CN110266314A - 一种集中序列生成器 - Google Patents

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Abstract

一种集中序列生成器，属于集成电路领域，具体涉及一种开关电阻型概率计算集中序列生成器。解决了传统序列生成器无法直接得到集中分布序列及二进制向随机序列转化过程中仍存在易发生单粒子翻转现象的问题。本发明所述的一种集中序列生成器能够由模拟信号直接生成概率计算所需的集中式分布序列，中间没有使用二进制表示，能够增强序列生成过程对比特翻转的不敏感性；生成的序列中1的个数表示模拟信号的相对大小；放大电路将ΔV放大滤波后与采样电压进行比较，比较器的输出控制着双向移位寄存器的移位方向，序列最终由双向移位寄存器输出。本发明主要应用于基于概率计算的高性能运算单元、数字信号处理单元，通信编解码单元等。

Description

一种集中序列生成器
技术领域
本发明属于集成电路领域，具体涉及一种开关电阻型概率计算集中序列生成器。
背景技术
概率计算是一种无权重的数值计算系统，它使用二进制随机比特流中“1”所占的比例来表征数据的大小。例如下式中，对于十进制小数0.25，用二进制表示为0.01，在概率计算中，可以用0001、0100、00100100等等表示。
概率计算的一个突出优点是，当数值按随机比特序列生成后，其原来复杂的算术运算可以由非常简单的硬件逻辑电路实现；例如，加法可以由一个数据选择器实现，乘法可以由一个与门实现，除法则可以由一个JK触发器实现等。
概率计算的另一个重要特征就是容错性，特别是针对由于外界辐射所带来的比特翻转错误。
在随机序列中，一个比特发生错误所带来的误差是十分微小的；以纯小数为例，比如序列00100100中，单比特翻转所带来的误差仅为1/8，但在传统二进制系统中，单比特翻转发生的错误幅度最高可达到0.5。
上述优点得益于在概率计算中，其每个比特的权重都是同等的。当然，这些优点是以牺牲一部分精度和速度作为代价的，概率计算被认为在小规模、低功耗、容错性要求较高的系统中有极大的优势。
一个典型的概率计算系统，首先要包含序列生成器，序列生成器将信号转换为概率计算系统可以处理的随机比特序列。
传统的序列生成器构成如图1所示，利用数字比较器，待转换的数值(可预先归一化到0～1之间，且用二进制表示)与N个0～1之间随机数逐次比较，可以得到所需的随机序列DN。N个随机数是由线性反馈移位寄存器(LFSR)得到的，而信号从输入到表示成二进制形式是由模数转换器(ADC)实现的。尽管概率计算本身具有较好的容错性能，但二进制系统对比特翻转非常敏感，标准CMOS工艺下存储单元(如寄存器等)在受到高能粒子的辐照下，可以导致所存数据的位翻转，即单粒子翻转(SEU)现象。
传统序列生成器中包含基于LFSR的随机数发生器和ADC，其一、如果LFSR受SEU影响发生为翻转，将极大的影响序列生成器性能；其二、ADC作为LFSR的随机数发生器前面的数字和模拟信号的接口，其中必然包含寄存器等数字存储单元，如果ADC长时间暴露在辐照环境下，也会给系统的可靠运行带来风险，ADC可以采用三模冗余结构对存储单元进行加固，但这只能使电路出现错误的概率降低，并不能从根本上消除比特翻转带来的影响。
因此，传统序列生成器中通过ADC对数据进行二进制表示过程中，对比特翻转非常敏感，且通由线性反馈移位寄存器(LFSR)将二进制数据与N个0～1之间随机数逐次比较从而生成随机序列DN的过程中，也易发生单粒子翻转(SEU)现象，导致传统序列生成器生成的随机比特序列的错误率高，准确率低。
此外，根据最新的研究表明，如果将由传统序列生成器生成的参与运算的随机序列转换成确定序列，如集中分布和均匀分布序列，则传统序列生成器接入的随机运算系统的运算精度将得到极大的提升。而传统的序列生成器无法直接得到这样的序列，但仍会面临二进制表示向确定序列转换的过程中易发生单粒子翻转现象的问题，故，以上问题亟需解决。
发明内容
本发明是为了解决传统序列生成器无法直接得到集中分布序列及二进制向随机序列转化过程中仍存在易发生单粒子翻转现象的问题，本发明提供了一种集中序列生成器。
一种集中序列生成器，包括采样保持电路、比较器、双向移位寄存器、ΔV产生器、放大电路和低通滤波器；
采样保持电路，用于在采样保持时钟ClkS的作用下，对模拟电压信号进行采集，获得的模拟电压VS输入至比较器的正输入端；
比较器，用于对其正、负输入端接收的电压信号进行比较，比较结果为数字信号，并将该数字信号送至控制双向移位寄存器；
双向移位寄存器，在开关时钟ClkD的作用下，根据接收的比较结果确定输出序列的移位方向，获得移位后的N位集中序列DN＝[d1～dN]，其中，d1～dN分别表示序列从低位至高位方向上，第1至第N位的数字信号，N为正整数；
ΔV产生器，用于根据数字信号d1、d2、d3生成基准电压ΔV；
放大电路，根据数字信号d2至dN对ΔV产生器生成的基准电压ΔV进行放大，输出放大后的电压VA，并送至低通滤波器；
低通滤波器，用于对电压VA进行滤波后，送至比较器的负输入端；
TS＝KTD，并满足N>K>N/2；
其中，TS为采样保持时钟ClkS的周期，TD为开关时钟ClkD的周期，K为系数。
优选的是，当比较器输出的数字信号为‘1’时，控制双向移位寄存器输出序列最低位内的数值右移，并在最低位补‘1’，当比较器输出的数字信号为‘0’时，控制双向移位寄存器输出序列最高位内的数值左移，并在最高位补‘0’。
优选的是，双向移位寄存器由N个寄存器单元级联而成，且该寄存器单元采用D触发器实现。
优选的是，放大电路包括3个运算放大器OP1、OP2、OP3、N–1个逻辑开关Ss，1至Ss，N-1、N–1个开关电阻Rs，1至Rs，N-1和比例电阻R1至R6；
N–1个逻辑开关Ss，1至Ss，N-1的控制端分别用于接收双向移位寄存器输出的数字信号d2至dN；
N–1个逻辑开关Ss，1至Ss，N-1分别与N–1个开关电阻Rs，1至Rs，N-1串联后，并联在运算放大器OP1的反相输入端和运算放大器OP2的反相输入端之间；
运算放大器OP1的同相输入端作为放大电路的电压输入端，与ΔV产生器的基准电压输出端连接；
运算放大器OP1的输出端与比例电阻R1的一端和比例电阻R3的一端同时连接，比例电阻R1的另一端与运算放大器OP1的反相输入端连接，比例电阻R3的另一端与比例电阻R5的一端和运算放大器OP3的同相输入端同时连接，比例电阻R5的另一端接电源地；
运算放大器OP3反相输入端与比例电阻R4的一端和比例电阻R6的一端同时连接，比例电阻R6的另一端与运算放大器OP3的输出端同时连接，比例电阻R4的另一端与比例电阻R2的一端和运算放大器OP2的输出端同时连接，比例电阻R2的另一端与运算放大器OP2的反相输入端连接，运算放大器OP2的同相输入端接电源地；
运算放大器OP3的输出端作为放大电路的电压输出端与低通滤波器的输入端连接；
运算放大器OP1、OP2、OP3的正电压输入端均与电源VDD连接；
运算放大器OP1、OP2、OP3的负电压输入端均与电源VSS连接。
优选的是，
优选的是，ΔV产生器包括差分放大器、PMOS管Mp3至Mp10、NMOS管Mn3、数据选择器Mux1、Mux2、Mux3，电阻RA、电阻RB、电阻Rd0至Rd3、电阻R7、电阻R8、运算放大器OP4、运算放大器OP5、传输门Sd1、Sd2、Sd3，非门Y1、非门Y2和非门Y3；
数据选择器Mux1至Mux3的控制端分别作为ΔV产生器的三个数字信号输入端；
运算放大器OP5的输出端作为ΔV产生器的输出端；
差分放大器的同相输入端用于接收基准电压VREF，差分放大器的正电压输入端接电源VDD，差分放大器的负电压输入端接电源地；
差分放大器的反相输入端与电阻RA的一端和NMOS管Mn3的源极同时连接，电阻RA的另一端接电源地；
差分放大器的输出端与NMOS管Mn3的栅极连接；
NMOS管Mn3的漏极同时与PMOS管Mp4的漏极、PMOS管Mp4的栅极、数据选择器Mux1至Mux3的‘1’输入端连接；
PMOS管Mp3、Mp5、Mp7、Mp9的源极，以及数据选择器Mux1至Mux3的‘0’输入端同时与电源VDD连接；
PMOS管Mp3、Mp5、Mp7、Mp9的栅极、以及PMOS管Mp3的漏极和PMOS管Mp4的源极同时连接；
PMOS管Mp5的漏极与PMOS管Mp6的源极连接，PMOS管Mp7的漏极与PMOS管Mp8的源极连接，PMOS管Mp9的漏极与PMOS管Mp10的源极连接；
PMOS管Mp6、Mp8、Mp10的漏极同时连接；
PMOS管Mp6的栅极与数据选择器Mux1的输出端连接，PMOS管Mp8的栅极与数据选择器Mux2的输出端连接，PMOS管Mp10的栅极与数据选择器Mux3的输出端连接；
数据选择器Mux1至Mux3的控制端分别与双向移位寄存器的数字信号d1、d2、d3的输出端连接；
PMOS管Mp10的漏极与电阻RB的一端、运算放大器OP4的反向输入端同时连接；
运算放大器OP4的同相输入端与电阻R7的一端连接，电阻R7的另一端接电源地；
运算放大器OP4的正电压输入端与电源VDD连接，运算放大器OP4的负电压输入端与电源VSS连接；
运算放大器OP4的输出端与电阻RB的另一端与和电阻Rd0的一端同时连接；
电阻Rd0的另一端与运算放大器OP5的反相输入端、传输门Sd1的一个固定连接端、传输门Sd2的一个固定连接端和传输门Sd3的一个固定连接端同时连接；
运算放大器OP5的同相输入端与电阻R8的一端连接，电阻R8的另一端接电源地；
运算放大器OP5的正电压输入端与电源VDD连接，运算放大器OP5的负电压输入端与电源VSS连接；
传输门Sd1的另一个固定连接端与电阻Rd1的一端连接，电阻Rd1的另一端与运算放大器OP5的输出端连接；
传输门Sd2的另一个固定连接端与电阻Rd2的一端连接，电阻Rd2的另一端与运算放大器OP5的输出端连接；
传输门Sd3的另一个固定连接端与电阻Rd3的一端连接；电阻Rd3的另一端与运算放大器OP5的输出端连接；
双向移位寄存器的数字信号d1、d2、d3的输出端分别与非门Y1、Y2、Y3的输入端连接；
非门Y1的输出端与传输门Sd1的负控制端连接，传输门Sd1的正控制端与双向移位寄存器的数字信号d1的输出端连接；
非门Y2的输出端与传输门Sd2的负控制端连接，传输门Sd2的正控制端与双向移位寄存器的数字信号d2的输出端连接；
非门Y3的输出端与传输门Sd3的负控制端连接，传输门Sd3的正控制端与双向移位寄存器的数字信号d3的输出端连接。
优选的是，差分放大器包括PMOS管Mp1、Mp2,，NMOS管Mn1、Mn2，以及电阻R0；
NMOS管Mn1栅极作为差分放大器的同相输入端，用于接收基准电压VREF；
NMOS管Mn1源极、NMOS管Mn2源极和电阻R0的一端同时连接，电阻R0的另一端接电源地；
NMOS管Mn1的漏极与PMOS管Mp1的栅极、PMOS管Mp2的栅极同时连接；
NMOS管Mn1的漏极作为差分放大器的输出端与PMOS管Mp2的漏极、NMOS管Mn3的栅极同时连接，
NMOS管Mn2栅极作为差分放大器的反相输入端与电阻RA的一端连接；
PMOS管Mp1的源极和PMOS管Mp2的源极均作为差分放大器的电源端，并与电源VDD连接。
优选的是，电压
其中，i为整数。
优选的是，
优选的是，每个逻辑开关包括一个非门和一个传输门；
非门的输入端作为逻辑开关的控制端，且非门的输入端与传输门的正控制端连接；
非门的输出端与传输门的负控制端连接；
传输门的一个固定端作为逻辑开关的一个固定连接端，传输门的另一个固定端作为逻辑开关的另一个固定连接端。
当用图1电路产生的随机序列做乘法运算时，精度并不能保证很高。已有研究证明：采用确定分布的序列能够有效地改善计算的精确性，其基本思路是将两个序列的生成模式固定，其中，一个序列呈集中分布(1集中在一端)，另一个序列呈均匀分布(1在序列中呈近似等间隔分布)，均匀分布可以由集中式分布得到。集中分布序列可以由二进制数值转换得到，但是需要借助计数器，这会使电路的规模增加，且二进制表示会使序列抗单粒子翻转的性能变差，最重要是计数器会使转换过程浪费大量的时钟周期。而本发明所述的集中序列生成器所生成的序列本身就是集中分布的，省去了转换的过程，具体参见图2。
序列呈集中式分布的另一大优点是个别位的翻转可以很方便的得到纠正。例如原始序列[d1 d2 d3 d4]＝[1 1 1 1]中第二位发生翻转，原始序列[d1 d2 d3 d4]＝[1 1 1 1]翻转后变为[1 0 1 1]。
本发明带来的有益效果是，本发明可以将模拟信号直接生成概率运算能够处理的集中序列，中间没有使用二进制表示，能够增强序列生成过程对比特翻转的不敏感性；此外，所生成的序列呈集中式分布，有利于后续处理过程中提高概率计算中乘法运算的精度，且这种集中分布的序列增强了系统对于随机单比特反转的纠错能力。
本发明序列生成器本质上由一种特殊的ADC结构构成，这种ADC结构的输出位数较多，宜片内集成并与其它电路组成概率计算SOC芯片，适用于对速度和精度要求不太高而对容错性要求较高的场合。
由于这些技术特点，本发明主要应用于基于概率计算的高性能运算单元、数字信号处理单元，通信编解码单元等，基于本发明所述集中序列生成器构成的上述单元，可广泛应用于神经网络，控制逻辑，通信系统等领域。
附图说明
图1为传统随机序列生成器的序列生成过程原理示意图；
图2为本发明所述一种集中序列生成器的序列生成过程简图；
图3为本发明所述的一种集中序列生成器的原理示意图；
图4为双向移位寄存器3与放大电路5的原理示意图；其中，S1至SN-1分别为逻辑开关Ss，1至Ss，N-1中的传输门；A点为比例电阻R6的另一端与运算放大器OP3的输出端的交点；
图5为双向移位寄存器3根据采样获得的模拟电压VS，调整序列输出的工作原理示意图；
图6为ΔV产生器4的原理示意图。其中，IB为流入电阻RB的电流，I1为PMOS管Mp6漏极流出的电流，I2为PMOS管Mp8漏极流出的电流，I3为PMOS管Mp10漏极流出的电流；B点为运算放大器OP4的输出端与电阻Rd0的一端相交的那点。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
参见图3说明本实施方式，本实施方式所述的一种集中序列生成器，包括采样保持电路1、比较器2、双向移位寄存器3、ΔV产生器4、放大电路5和低通滤波器6；
采样保持电路1，用于在采样保持时钟ClkS的作用下，对模拟电压信号进行采集，获得的模拟电压VS输入至比较器2的正输入端；
比较器2，用于对其正、负输入端接收的电压信号进行比较，比较结果为数字信号，并将该数字信号送至控制双向移位寄存器3；
双向移位寄存器3，在开关时钟ClkD的作用下，根据接收的比较结果确定输出序列的移位方向，获得移位后的N位集中序列DN＝[d1～dN]，其中，d1～dN分别表示序列从低位至高位方向上，第1至第N位的数字信号，N为正整数；
ΔV产生器4，用于根据数字信号d1、d2、d3生成基准电压ΔV；
放大电路5，根据数字信号d2至dN对ΔV产生器4生成的基准电压ΔV进行放大，输出放大后的电压VA，并送至低通滤波器6；
低通滤波器6，用于对电压VA进行滤波后，送至比较器2的负输入端；
TS＝KTD，并满足N>K>N/2；
其中，TS为采样保持时钟ClkS的周期，TD为开关时钟ClkD的周期，K为系数。
本实施方式中，ΔV产生器4的输入为三个数字信号d1、d2和d3，如果d1、d2和d3均为零，则ΔV产生器4的输出为零电压，使后面的放大电路5输出也为零，代表输入至采样保持电路1的模拟信号为零；如果d1、d2和d3不全为零，则ΔV产生器4输出一个固定的电压，等于外部基准电压乘一个比例系数。
数字信号为‘1’时，对应逻辑高电平，数字信号为‘0’时，对应逻辑低电平；比较器2输出的比较结果在一个采样周期TS内保持低电平，则双向移位寄存器3从右侧最高位dN移入多个0状态，或称左移补0；比较器2输出的比较结果在一个采样周期TS内保持高电平，则双向移位寄存器3从左侧最低位d1移入多个1状态，或称右移补1。
本发明生成的序列呈集中式分布，即‘1’若存在，则集中在低位，‘0’若存在，则集中在高位。所以在‘1’集中的区域若出现‘0’，则可判断出该位发生翻转，出现错误，例如：11011100000，则判断出从低位至高位(即：从左至右的方向上)的第三位发生翻转，由‘1’翻转为‘0’，因此，通过本发明生成的集中式分布的序列，可以直观显示出其所输出的序列的相应位是否发生翻转，及具体哪一位发生翻转，为后续的纠错环节，提供一个准确的基础数据。
一个采样保持周期的结束代表着该周期采样到的模拟电压相应的数字序列转换完毕，也意味着下一个模拟电压即将开始转换。
双向移位寄存器3的传输方式为串行输入，并行输出。
本发明所述的一种集中序列生成器能够由模拟信号直接生成概率计算所需的集中式分布序列，序列中1的个数表示模拟信号的相对大小；对于概率计算系统而言，该序列生成器也可视为一种特殊的模数转换器，或者说这种模数转换器可以用作序列生成器。放大电路5将ΔV放大滤波后与采样电压进行比较，放大电路5的放大倍数受序列中1的个数控制，比较器2的输出控制着双向移位寄存器3的移位方向，序列最终由双向移位寄存器3输出。本发明所述的一种集中序列生成器在采样保持周期内动态调整序列中1的个数，使之与采样电压相匹配。本发明在产生集中式分布序列的过程中，未使用二进制表示，较一般随机序列生成方法受单粒子翻转影响小，且ΔV产生器4使该影响进一步减小；且所产生的集中式分布序列易于纠错。
参见图3说明本优选实施方式，本优选实施方式中，双向移位寄存器3由N个寄存器单元级联而成，且该寄存器单元采用D触发器实现。
双向移位寄存器3通过现有技术即可实现，如图4中给出了双向移位寄存器3的一种具体结构示意图，图4中，双向移位寄存器3由N个寄存器级联而成，寄存器采用D触发器结构。
该D触发器有两个数据输入端Dri和Dli；
当时钟信号ClkD上升沿到来时，D触发器将Dri或Dli的值锁存，具体选择锁存Dri还是Dli的值，由比较器输出信号Compout决定；
当比较器2输出的Compout为高电平时，选择Dri作为D触发器的输入，即锁存Dri的值，
当比较器2输出Compout为低电平时，选择Dli作为D触发器的输入，即锁存Dli的值。
双向移位寄存器3由低到高位分别是d1到dN，输出最低位d1至最高位dN所使用D触发器分别用U1至UN表示。前一级D触发器的输出Dout接后一级D触发器的输入端口Dri；后一级D触发器的输出Dout接前一级D触发器的输入端口Dli，依此类推完成级联；U1的输入端口Dri接高电平VDD，UN的输入端口Dli接低电平电源地；所有D触发器的时钟Clk、复位R输入端，接收信号Compout的Dout端均接在一起。
参见图4和5说明本优选实施方式，本优选实施方式中，当比较器2输出的数字信号为‘1’时，控制双向移位寄存器3输出序列最低位内的数值右移，并在最低位补‘1’，当比较器2输出的数字信号为‘0’时，控制双向移位寄存器3输出序列最高位内的数值左移，并在最高位补‘0’。
原理分析：
图5为双向移位寄存器3根据采样获得的模拟电压VS，调整序列输出的工作原理示意图；
(A)上电伊始，即t＝0时刻，双向移位寄存器3的状态被复位信号Reset清零，如图5所示；
复位完毕后，如果比较器2输出的Compout保持为高电平，则在时钟ClkD的作用下，双向移位寄存器3状态在在采样保持时钟ClkS的周期TS 内，输出的序列DN由最低位d1向高位方向上逐次变为1，具体参见图4和图5；
如果Compout保持为低电平，则在时钟信号的作用下，双向移位寄存器3状态在采样保持时钟ClkS的周期TS 内，输出的序列DN由最高位dN向高位方向上逐次变为0，具体参见图4和图5；因此，序列DN呈集中式分布，即：若‘1’存在，则‘1’集中在低位，若‘0’存在，则‘0’集中在高位。
(B)在t＝t0时刻，采样到的模拟输入电压VS＝0.5VDD，对应双向移位寄存器3的状态d1位到位均为‘1’，其余为零。
如果Compout在采样电压保持期间内保持低电平，则双向移位寄存器3从右侧最高位dN移入多个0状态，或称左移补0；
如果Compout在采样电压保持期间内保持高电平，则双向移位寄存器3从左侧最低位d1移入多个1状态，或称右移补1。
如图4所示，传输门S1～SN-1分别受d2～dN控制，当控制电压为高电平时，相应的传输门导通，低电平时则不导通。S1～SN-1分别与RS,1～RS,N-1串联后并联，RS,1～RS,N-1阻值相同，设为RS，则等效的并联电阻可以表示成
该等效电阻RS,eq与运放OP1、OP2、OP3，比例电阻R1～R6共同组成放大电路，放大ΔV产生器4输出的信号ΔV，其中R3＝R4＝R5＝R6，2R1＝2R2＝RS。则A点的电压VA可以表示成
VA经过通带增益为1的正向低通滤波电路反馈回比较器的负端。当采样到的模拟电压VS>VA时，Compout为高电平，高电平对应电源VDD，双向移位寄存器3输出DN在时钟信号ClkD的作用下右移补1，VA逐步增大；
当VS<VA时,Compout为低电平，低电平对应电源地，DN在ClkD的作用下左移补0，VA逐步减小。
在某个采样保持周期持续期间，序列生成器动态调整DN中1的个数，使VA逐渐逼近VS；当采样保持周期结束时刻，即，本发明完成了采样模拟电压VS到数字序列DN的转换，VA应与VS尽可能接近，从而实现了用DN中1所占的比例表征VS。
因此，当VS和VA取最小值0时，对应DN中全为0；当VS和VA取最大值，即：满量程电压VDD时，对应DN中全为1。
本发明所述的一种集中序列生成器可看做一种新型的模数转换器，由公式二可知，VA等于ΔV的整数倍，倍数等于序列中1的个数，又由于转换完成时VA与VS趋于一致，因此VS也相当于ΔV的整数倍，因此，可知集中序列所能代表的模拟电压为ΔV的整数倍，最小为一个ΔV(序列中全为0的情况除外)，因此，可称ΔV为新型的模数转换器的分辨率，即：数字输出所能代表的最小模拟输入电压。
参见图3和4说明本优选实施方式，本优选实施方式中，放大电路5包括3个运算放大器OP1、OP2、OP3、N–1个逻辑开关Ss，1至Ss，N-1、N–1个开关电阻Rs，1至Rs，N-1和比例电阻R1至R6；
N–1个逻辑开关Ss，1至Ss，N-1的控制端分别用于接收双向移位寄存器3输出的数字信号d2至dN；
N–1个逻辑开关Ss，1至Ss，N-1分别与N–1个开关电阻Rs，1至Rs，N-1串联后，并联在运算放大器OP1的反相输入端和运算放大器OP2的反相输入端之间；
运算放大器OP1的同相输入端作为放大电路5的电压输入端与ΔV产生器4的输出端连接；
运算放大器OP1的输出端与比例电阻R1的一端和比例电阻R3的一端同时连接，比例电阻R1的另一端与运算放大器OP1的反相输入端连接，比例电阻R3的另一端与比例电阻R5的一端和运算放大器OP3的同相输入端同时连接，比例电阻R5的另一端接电源地；
运算放大器OP3反相输入端与比例电阻R4的一端和比例电阻R6的一端同时连接，比例电阻R6的另一端与运算放大器OP3的输出端同时连接，比例电阻R4的另一端与比例电阻R2的一端和运算放大器OP2的输出端同时连接，比例电阻R2的另一端与运算放大器OP2的反相输入端连接，运算放大器OP2的同相输入端接电源地；
运算放大器OP3的输出端作为放大电路5的电压输出端与低通滤波器6的输入端连接；
运算放大器OP1、OP2、OP3的正电压输入端均与电源VDD连接；
运算放大器OP1、OP2、OP3的负电压输入端均与电源VSS连接。
本优选实施方式中，放大电路5的放大倍数由d2～dN中‘1’的个数决定；N–1个逻辑开关的状态分别受N–1个数字信号d2～dN控制，从逻辑电平的角度讲，当数字信号为‘1’时，即：为高电平，当数字信号为‘0’时，即：为低电平，相应的逻辑开关闭合，逻辑开关所在的传输通路导通，反之逻辑开关打开，逻辑开关所在的传输通路断开。
优选的是，每个逻辑开关包括一个非门和一个传输门；
非门的输入端作为逻辑开关的控制端，且非门的输入端与传输门的正控制端连接；
非门的输出端与传输门的负控制端连接；
传输门的一个固定端作为逻辑开关的一个固定连接端，传输门的另一个固定端作为逻辑开关的另一个固定连接端。
参见图3和4说明本优选实施方式，本优选实施方式中，
本优选实施方式中，以N的取值范围取决于VDD和ΔV；同时N一般也要满足N>K>N/2，其中，K是采样周期TS相对于时钟周期TD的倍数。
参见图6说明本优选实施方式，本优选实施方式中，ΔV产生器4包括差分放大器、PMOS管Mp3至Mp10、NMOS管Mn3、数据选择器Mux1、Mux2、Mux3，电阻RA、电阻RB、电阻Rd0至Rd3、电阻R7、电阻R8、运算放大器OP4、运算放大器OP5、传输门Sd1、Sd2、Sd3，非门Y1、非门Y2和非门Y3；
数据选择器Mux1至Mux3的控制端分别作为ΔV产生器4的三个数字信号输入端；
运算放大器OP5的输出端作为ΔV产生器4的输出端；
差分放大器的同相输入端用于接收基准电压VREF，差分放大器的正电压输入端接电源VDD，差分放大器的负电压输入端接电源地；
差分放大器的反相输入端与电阻RA的一端和NMOS管Mn3的源极同时连接，电阻RA的另一端接电源地；
差分放大器的输出端与NMOS管Mn3的栅极连接；
NMOS管Mn3的漏极同时与PMOS管Mp4的漏极、PMOS管Mp4的栅极、数据选择器Mux1至Mux3的‘1’输入端连接；
PMOS管Mp3、Mp5、Mp7、Mp9的源极，以及数据选择器Mux1至Mux3的‘0’输入端同时与电源VDD连接；
PMOS管Mp3、Mp5、Mp7、Mp9的栅极、以及PMOS管Mp3的漏极和PMOS管Mp4的源极同时连接；
PMOS管Mp5的漏极与PMOS管Mp6的源极连接，PMOS管Mp7的漏极与PMOS管Mp8的源极连接，PMOS管Mp9的漏极与PMOS管Mp10的源极连接；
PMOS管Mp6、Mp8、Mp10的漏极同时连接；
PMOS管Mp6的栅极与数据选择器Mux1的输出端连接，PMOS管Mp8的栅极与数据选择器Mux2的输出端连接，PMOS管Mp10的栅极与数据选择器Mux3的输出端连接；
数据选择器Mux1至Mux3的控制端分别与双向移位寄存器3的数字信号d1、d2、d3的输出端连接；
PMOS管Mp10的漏极与电阻RB的一端、运算放大器OP4的反向输入端同时连接；
运算放大器OP4的同相输入端与电阻R7的一端连接，电阻R7的另一端接电源地；
运算放大器OP4的正电压输入端与电源VDD连接，运算放大器OP4的负电压输入端与电源VSS连接；
运算放大器OP4的输出端与电阻RB的另一端与和电阻Rd0的一端同时连接；
电阻Rd0的另一端与运算放大器OP5的反相输入端、传输门Sd1的一个固定连接端、传输门Sd2的一个固定连接端和传输门Sd3的一个固定连接端同时连接；
运算放大器OP5的同相输入端与电阻R8的一端连接，电阻R8的另一端接电源地；
运算放大器OP5的正电压输入端与电源VDD连接，运算放大器OP5的负电压输入端与电源VSS连接；
传输门Sd1的另一个固定连接端与电阻Rd1的一端连接，电阻Rd1的另一端与运算放大器OP5的输出端连接；
传输门Sd2的另一个固定连接端与电阻Rd2的一端连接，电阻Rd2的另一端与运算放大器OP5的输出端连接；
传输门Sd3的另一个固定连接端与电阻Rd3的一端连接；电阻Rd3的另一端与运算放大器OP5的输出端连接；
双向移位寄存器3的数字信号d1、d2、d3的输出端分别与非门Y1、Y2、Y3的输入端连接；
非门Y1的输出端与传输门Sd1的负控制端连接，传输门Sd1的正控制端与双向移位寄存器3的数字信号d1的输出端连接；
非门Y2的输出端与传输门Sd2的负控制端连接，传输门Sd2的正控制端与双向移位寄存器3的数字信号d2的输出端连接；
非门Y3的输出端与传输门Sd3的负控制端连接，传输门Sd3的正控制端与双向移位寄存器3的数字信号d3的输出端连接。
本优选实施方式中，给出了ΔV产生器4的构成，差分放大器与Mn3、RA组成电流源，电流大小IA＝VREF/RA；Mp3、Mp5、Mp7、Mp9构成电流镜像结构。
Mp6、Mp8、Mp10的栅极分别接多路数据选择器Mux1、Mux2、Mux3的输出。这几个多路数据选择器的“0”输入端都接在VDD上，“1”输入端都接在Mp4的栅上，控制端分别接在d1、d2、d3上。以其中一路为例，当d1＝0，即d1为低电平时，Mux1的输出为VDD，即Mp6栅极接VDD，则Mp6截止，其流过的电流I1为零；
当d1＝1，即d1为高电平时，Mux1的输出为Mp4的栅极电压，则Mp3、Mp4、Mp5、Mp6组成共源共栅的电流镜结构，镜像比例为1∶1，则流过Mp6的电流I1就等于IA，其它三路工作原理相同。
因此，具体参见图6，IB为流入电阻RB的电流，IB可以表示成IB＝I1+I2+I3＝IA(d1+d2+d3)，其中，d1、d2、d3取0或者1。B点电压VB＝–IB*RB。传输门Sd1、Sd2、Sd3分别与Rd1、Rd2、Rd3串联后并联，与运放OP5、Rd0、R8构成反向放大器，放大B点电压得到基准电压ΔV。传输门Sd1、Sd2、Sd3分别受d1、d2、d3控制，当控制电压为高电平时，即：为1时，相应的传输门导通，低电平时，则相应的传输门不导通。Rd1、Rd2、Rd3、Rd0阻值相同，反向放大器的放大倍数可以表示成Av＝–1/(d1+d2+d3)。综上可知：
由公式三可知，ΔV只能取两个值：0或者VREF(RB/RA)，而RB/RA通过合理的集成电路版图设计可以做的比较精确，从而保证了ΔV产生器4输出的ΔV的精确性。
如果不考虑比特翻转的影响，由于DN呈集中式分布，则当d1、d2、d3不全为0时，必然有d1＝1，则ΔV＝d1·VREF(RB/RA)成立。由公式三可得到：
综上可知，当DN中全为0时，则ΔV＝0，VA＝0；当DN右移补1，使d1＝1时，VA＝ΔV＝VREF(RB/RA)；再次右移1位，将使d1＝d2＝1时，VA＝2ΔV＝2VREF(RB/RA)，依此类推；当DN中全为1时，VA＝VDD，因此，关系式VDD＝N·VREF(RB/RA)成立，从而可知ΔV＝VREF(RB/RA)。
验证试验：用于验证本发明ΔV产生器4为何设置三个输入端用于分别接收数字信号d1、d2、d3。
采用图6的结构可以减小位翻转带来的误差。
假设ΔV产生器只有一个输入，即：只有d1作为输入，此时ΔV＝d1·VREF(RB/RA)，如果不考虑比特翻转的影响，ΔV产生器可以正常工作；如果考虑到比特翻转的影响，若d1发生位翻转则将使ΔV产生器输出错误的值，进而由公式四可知，VA会出现巨大的偏差。
例如，当VS＝VDD时，对应的DN中应全为1时，但如果由于位翻转使d1由1变0，则此时，ΔV＝0，VA＝0；由于VA大大偏离了VS，系统将需要很长一段时钟周期去修正这一错误。
本发明设计的ΔV产生器4以d1、d2、d3作为输入，当d1、d2、d3不全为0，即d1or d2ord3＝1(or代表逻辑或)，公式四可以改写为：
表1单位翻转给VA带来的偏差
表1，给出了4位概率计算系统中单个位翻转给VA造成的偏差，下划线表示该位将发生翻转。由于d1、d2、d3同时发生位翻转的概率很低，因此，单个位翻转使VA出现的最大偏差不会超过2ΔV；而如果只有d1作为ΔV产生器的输入，单个位翻转将使VA出现高达NΔV＝VDD的偏差。
参见图6说明优选实施方式，本优选实施方式中，差分放大器包括PMOS管Mp1、Mp2,，NMOS管Mn1、Mn2，以及电阻R0；
NMOS管Mn1栅极作为差分放大器的同相输入端，用于接收基准电压VREF；
NMOS管Mn1源极、NMOS管Mn2源极和电阻R0的一端同时连接，电阻R0的另一端接电源地；
NMOS管Mn1的漏极与PMOS管Mp1的栅极、PMOS管Mp2的栅极同时连接；
NMOS管Mn1的漏极作为差分放大器的输出端与PMOS管Mp2的漏极、NMOS管Mn3的栅极同时连接，
NMOS管Mn2栅极作为差分放大器的反相输入端与电阻RA的一端连接；
PMOS管Mp1的源极和PMOS管Mp2的源极均作为差分放大器的电源端，并与电源VDD连接。
参见图6说明优选实施方式，本优选实施方式中，电压
其中，i为整数。
参见图6说明优选实施方式，本优选实施方式中，
虽然在本文中参照了特定的实施方式来描述本发明，但是应该理解的是，这些实施例仅仅是本发明的原理和应用的示例。因此应该理解的是，可以对示例性的实施例进行许多修改，并且可以设计出其它的布置，只要不偏离所附权利要求所限定的本发明的精神和范围。应该理解的是，可以通过不同于原始权利要求所描述的方式来结合不同的从属权利要求和本文中所述的特征。还可以理解的是，结合单独实施例所描述的特征可以使用在其它所述实施例。

Claims (10)

1.一种集中序列生成器，其特征在于，包括采样保持电路(1)、比较器(2)、双向移位寄存器(3)、ΔV产生器(4)、放大电路(5)和低通滤波器(6)；
采样保持电路(1)，用于在采样保持时钟ClkS的作用下，对模拟电压信号进行采集，获得的模拟电压VS输入至比较器(2)的正输入端；
比较器(2)，用于对其正、负输入端接收的电压信号进行比较，比较结果为数字信号，并将该数字信号送至控制双向移位寄存器(3)；
双向移位寄存器(3)，在开关时钟ClkD的作用下，根据接收的比较结果确定输出序列的移位方向，获得移位后的N位集中序列DN＝[d1～dN]，其中，d1～dN分别表示序列从低位至高位方向上，第1至第N位的数字信号，N为正整数；
ΔV产生器(4)，用于根据数字信号d1、d2、d3生成基准电压ΔV；
放大电路(5)，根据数字信号d2至dN对ΔV产生器(4)生成的基准电压ΔV进行放大，输出放大后的电压VA，并送至低通滤波器(6)；
低通滤波器(6)，用于对电压VA进行滤波后，送至比较器(2)的负输入端；
TS＝KTD，并满足N>K>N/2；
其中，TS为采样保持时钟ClkS的周期，TD为开关时钟ClkD的周期，K为系数。
2.根据权利要求1所述的一种集中序列生成器，其特征在于，当比较器(2)输出的数字信号为‘1’时，控制双向移位寄存器(3)输出序列最低位内的数值右移，并在最低位补‘1’，当比较器(2)输出的数字信号为‘0’时，控制双向移位寄存器(3)输出序列最高位内的数值左移，并在最高位补‘0’。
3.根据权利要求1所述的一种集中序列生成器，其特征在于，双向移位寄存器(3)由N个寄存器单元级联而成，且该寄存器单元采用D触发器实现。
4.根据权利要求1所述的一种集中序列生成器，其特征在于，放大电路(5)包括3个运算放大器OP1、OP2、OP3、N–1个逻辑开关Ss，1至Ss，N-1、N–1个开关电阻Rs，1至Rs，N-1和比例电阻R1至R6；
N–1个逻辑开关Ss，1至Ss，N-1的控制端分别用于接收双向移位寄存器(3)输出的数字信号d2至dN；
N–1个逻辑开关Ss，1至Ss，N-1分别与N–1个开关电阻Rs，1至Rs，N-1串联后，并联在运算放大器OP1的反相输入端和运算放大器OP2的反相输入端之间；
运算放大器OP1的同相输入端作为放大电路(5)的电压输入端，与ΔV产生器(4)的基准电压输出端连接；
运算放大器OP1的输出端与比例电阻R1的一端和比例电阻R3的一端同时连接，比例电阻R1的另一端与运算放大器OP1的反相输入端连接，比例电阻R3的另一端与比例电阻R5的一端和运算放大器OP3的同相输入端同时连接，比例电阻R5的另一端接电源地；
运算放大器OP3反相输入端与比例电阻R4的一端和比例电阻R6的一端同时连接，比例电阻R6的另一端与运算放大器OP3的输出端同时连接，比例电阻R4的另一端与比例电阻R2的一端和运算放大器OP2的输出端同时连接，比例电阻R2的另一端与运算放大器OP2的反相输入端连接，运算放大器OP2的同相输入端接电源地；
运算放大器OP3的输出端作为放大电路(5)的电压输出端与低通滤波器(6)的输入端连接；
运算放大器OP1、OP2、OP3的正电压输入端均与电源VDD连接；
运算放大器OP1、OP2、OP3的负电压输入端均与电源VSS连接。
5.根据权利要求4所述的一种集中序列生成器，其特征在于，
6.根据权利要求1所述的一种集中序列生成器，其特征在于，ΔV产生器(4)包括差分放大器、PMOS管Mp3至Mp10、NMOS管Mn3、数据选择器Mux1、Mux2、Mux3，电阻RA、电阻RB、电阻Rd0至Rd3、电阻R7、电阻R8、运算放大器OP4、运算放大器OP5、传输门Sd1、Sd2、Sd3，非门Y1、非门Y2和非门Y3；
数据选择器Mux1至Mux3的控制端分别作为ΔV产生器(4)的三个数字信号输入端；
运算放大器OP5的输出端作为ΔV产生器(4)的输出端；
差分放大器的同相输入端用于接收基准电压VREF，差分放大器的正电压输入端接电源VDD，差分放大器的负电压输入端接电源地；
差分放大器的反相输入端与电阻RA的一端和NMOS管Mn3的源极同时连接，电阻RA的另一端接电源地；
差分放大器的输出端与NMOS管Mn3的栅极连接；
NMOS管Mn3的漏极同时与PMOS管Mp4的漏极、PMOS管Mp4的栅极、数据选择器Mux1至Mux3的‘1’输入端连接；
PMOS管Mp3、Mp5、Mp7、Mp9的源极，以及数据选择器Mux1至Mux3的‘0’输入端同时与电源VDD连接；
PMOS管Mp3、Mp5、Mp7、Mp9的栅极、以及PMOS管Mp3的漏极和PMOS管Mp4的源极同时连接；
PMOS管Mp5的漏极与PMOS管Mp6的源极连接，PMOS管Mp7的漏极与PMOS管Mp8的源极连接，PMOS管Mp9的漏极与PMOS管Mp10的源极连接；
PMOS管Mp6、Mp8、Mp10的漏极同时连接；
PMOS管Mp6的栅极与数据选择器Mux1的输出端连接，PMOS管Mp8的栅极与数据选择器Mux2的输出端连接，PMOS管Mp10的栅极与数据选择器Mux3的输出端连接；
数据选择器Mux1至Mux3的控制端分别与双向移位寄存器(3)的数字信号d1、d2、d3的输出端连接；
PMOS管Mp10的漏极与电阻RB的一端、运算放大器OP4的反向输入端同时连接；
运算放大器OP4的同相输入端与电阻R7的一端连接，电阻R7的另一端接电源地；
运算放大器OP4的正电压输入端与电源VDD连接，运算放大器OP4的负电压输入端与电源VSS连接；
运算放大器OP4的输出端与电阻RB的另一端与和电阻Rd0的一端同时连接；
电阻Rd0的另一端与运算放大器OP5的反相输入端、传输门Sd1的一个固定连接端、传输门Sd2的一个固定连接端和传输门Sd3的一个固定连接端同时连接；
运算放大器OP5的同相输入端与电阻R8的一端连接，电阻R8的另一端接电源地；
运算放大器OP5的正电压输入端与电源VDD连接，运算放大器OP5的负电压输入端与电源VSS连接；
传输门Sd1的另一个固定连接端与电阻Rd1的一端连接，电阻Rd1的另一端与运算放大器OP5的输出端连接；
传输门Sd2的另一个固定连接端与电阻Rd2的一端连接，电阻Rd2的另一端与运算放大器OP5的输出端连接；
传输门Sd3的另一个固定连接端与电阻Rd3的一端连接；电阻Rd3的另一端与运算放大器OP5的输出端连接；
双向移位寄存器(3)的数字信号d1、d2、d3的输出端分别与非门Y1、Y2、Y3的输入端连接；
非门Y1的输出端与传输门Sd1的负控制端连接，传输门Sd1的正控制端与双向移位寄存器(3)的数字信号d1的输出端连接；
非门Y2的输出端与传输门Sd2的负控制端连接，传输门Sd2的正控制端与双向移位寄存器(3)的数字信号d2的输出端连接；
非门Y3的输出端与传输门Sd3的负控制端连接，传输门Sd3的正控制端与双向移位寄存器(3)的数字信号d3的输出端连接。
7.根据权利要求6所述的一种集中序列生成器，其特征在于，差分放大器包括PMOS管Mp1、Mp2,，NMOS管Mn1、Mn2，以及电阻R0；
NMOS管Mn1栅极作为差分放大器的同相输入端，用于接收基准电压VREF；
NMOS管Mn1源极、NMOS管Mn2源极和电阻R0的一端同时连接，电阻R0的另一端接电源地；
NMOS管Mn1的漏极与PMOS管Mp1的栅极、PMOS管Mp2的栅极同时连接；
NMOS管Mn1的漏极作为差分放大器的输出端与PMOS管Mp2的漏极、NMOS管Mn3的栅极同时连接，
NMOS管Mn2栅极作为差分放大器的反相输入端与电阻RA的一端连接；
PMOS管Mp1的源极和PMOS管Mp2的源极均作为差分放大器的电源端，并与电源VDD连接。
8.根据权利要求6所述的一种集中序列生成器，其特征在于，电压
其中，i为整数。
9.根据权利要求6所述的一种集中序列生成器，其特征在于，
10.根据权利要求4所述的一种集中序列生成器，其特征在于，每个逻辑开关包括一个非门和一个传输门；
非门的输入端作为逻辑开关的控制端，且非门的输入端与传输门的正控制端连接；
非门的输出端与传输门的负控制端连接；
传输门的一个固定端作为逻辑开关的一个固定连接端，传输门的另一个固定端作为逻辑开关的另一个固定连接端。
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