CN110377267A - 一种基于概率计算集中序列的有符号数的加/减法器 - Google Patents

Abstract

一种基于概率计算集中序列的有符号数的加/减法器,属于集成电路领域，具体涉及一种集中序列的加/减法器。如何提供一种面向基于集中序列的有符号数的加/减法器的问题。主要用于对两个n+1位二进制有符号数进行加法或减法运算，其中，一个n+1位二进制有符号数由一位符号位S_A和n位二进制数A所对应的数字位构成；另一个n+1位二进制有符号数由一位符号位S_B和n位二进制数B所对应的数字位构成；符号确定模块根据接收的符号位S_A和S_B，获得运算方式，并根据确定的运算方式对两个n+1位二进制有符号数进行加法或减法运算。本发明主要适用于神经网络计算等既包含大量乘法运算也包含大量累加运算的场合。

Description

一种基于概率计算集中序列的有符号数的加/减法器

技术领域

本发明属于集成电路领域，具体涉及一种基于概率计算集中序列的加/减法器。

背景技术

概率计算是一种无权重的数值计算系统，它使用二进制随机比特流中“1”所占的比例来表征数据的大小。例如下式中，对于十进制小数0.25，用二进制表示为0.01，在概率计算中，可以用0001、0100、00100100等等表示。

(0.25)₁₀＝(0×2⁰+0×2^-1+1×2^-2)₁₀＝(0.01)₂

＝(0001)_SC4＝(00100100)_SC8＝(11000000)_SC8 (公式一)；

概率计算的一个突出优点是，当数值按随机比特序列生成后，其原来复杂的算术运算可以由非常简单的硬件逻辑电路实现；例如，加法可以由一个数据选择器实现，乘法可以由一个与门实现，除法则可以由一个JK触发器实现等，但是由数据选择器实现的加法器为随机序列加法器，无法生成集中序列。

概率计算的另一个重要特征就是容错性，特别是针对由于外界辐射所带来的比特翻转错误。

在随机序列中，一个比特发生错误所带来的误差是十分微小的；以纯小数为例，比如序列00100100中，单比特翻转所带来的误差仅为1/8，但在传统二进制系统中，单比特翻转发生的错误幅度最高可达到0.5，这种特性得益于在概率计算中，其每个比特的权重都是同等的。

一个典型的概率计算系统，首先要包含序列生成器，序列生成器将信号转换为概率计算系统可以处理的随机比特序列。

概率计算系统可以处理的随机比特序列可以由图1所示传统的序列生成器得到，传统的序列生成器利用数字比较器，待转换的数值(可预先归一化到0～1之间，且用二进制表示)与N个0～1之间随机数逐次比较，可以得到所需的随机序列D^N。

当图1电路产生的随机序列做基于与门的乘法运算时，精度并不能保证很高。已有研究证明采用确定分布的序列能够有效地改善基于与门的乘法运算的精确性，其基本思路是将两个序列的生成模式固定，其中一个序列呈集中分布(1集中在一端)，另一个序列呈均匀分布(1在序列中呈近似等间隔分布)。

图6给出了一种集中分布序列的产生方法，待转换的数值(可预先归一化到0～N之间，且用二进制表示，N为序列长度)在时钟信号下持续做减1运算，其结果与0作比较，大于0时序列输出为1，减至等于0时序列输出为0且保持到转换结束，这样输出序列中的1集中位于序列的一端，称为集中序列。

由图1中两种序列的生成过程可以看出，它们均是将并行输入的二进制数据转换为1位串行输出的数据，序列长度为N个时钟周期。

目前的概率计算研究中，对于改善乘法运算性能的研究比较多，因为乘法运算的精度相对较低，是计算误差的主要来源；另一方面，如果计算过程中存在大量数据累加的情况时，加法运算的精度过低也会使最终计算的结果出现较大的累积误差。例如：在神经网络的计算过程中，第k+1层中某个神经元的输出等于与其连接的第k层中所有神经元与其相应权值积的累加和，如果每一层中都包含大量的神经元，则求和运算的次数是巨大的，单单提高乘积运算的精度不能够保证最终输出的精度。实际上，利用确定分布的序列也可以改善加法运算的精度，当使用集中序列做加/减法时，理论上精度可以达到定点运算的水平；而目前现有技术中只存在面向随机序列的加减法器，没有面向基于集中序列的加法和减法器，尤其是有符号数的加法和减法器设计暂无相关介绍，因此，以上问题亟需解决。

发明内容

本发明是为了解决如何提供一种面向基于集中序列的有符号数的加/减法器的问题，本发明提供了一种基于概率计算集中序列的有符号数的加/减法器。该集中序列的加/减法器能够将有符号二进制数转换为集中序列，并根据两个操作数的符号选择进行加法或者减法操作，得到求和或者求差的结果及其符号，与传统的基于数据选择器的随机序列加法器相比，精度获得极大的提升，可达到定点运算的水平。

一种基于概率计算集中序列的有符号数加/减法器，用于对两个n+1位二进制有符号数进行加法或减法运算，其中，

一个n+1位二进制有符号数由一位符号位S_A和n位二进制数A所对应的数字位构成；

另一个n+1位二进制有符号数由一位符号位S_B和n位二进制数B所对应的数字位构成；

0≤A＜2ⁿ，0≤B＜2ⁿ；

有符号数加/减法器包括缩放及数据选择模块、符号确定模块、序列生成模块、求和及缩放模块和符号生成模块，且求和及缩放模块的运算位数为n+1位；

符号确定模块，用于根据接收的两个n+1位二进制有符号数的符号位S_A和S_B，获得运算控制结果，且该运算控制结果用于对缩放及数据选择模块、序列生成模块和求和及缩放模块进行控制；

当符号确定模块输出的运算控制结果的取值为1或0，当取值为1时表示求差运算，当取值为0时表示求和运算；

符号生成模块，用于根据符号位S_A、S_B以及串行输出的序列D^A、D^B，获得两个n位二进制数A、B运算后的符号位S_C，该符号位S_C作为有符号数加/减法器符号位的输出结果；

所述序列D^A和D^B均呈集中分布，且序列D^A和D^B序列长度均为N，N＝2ⁿ；

(一)当符号确定模块输出的运算控制结果为1时，缩放及数据选择模块将接收的两个n位二进制数A和B输出至序列生成模块，序列生成模块将两个n位二进制数A和B分别转换为串行输出的序列D^A和D^B，序列D^A和D^B通过求和及缩放模块进行求差运算，并将求差运算的结果n+1位二进制数C作为有符号数加/减法器的数字位的输出结果；

(二)当符号确定模块输出的运算控制结果为0时，缩放及数据选择模块对接收的两个n位二进制数A和B进行移位，从而使两个n位二进制数A和B均缩小一半，并将缩小一半后的两个n位二进制A’和B’输出至序列生成模块，序列生成模块将两个n位二进制数A’和B’分别转换为串行输出的序列D^A和D^B，并将序列D^A和D^B输出至求和及缩放模块，求和及缩放模块先对序列D^A和D^B进行求和运算，再将求和运算的结果n+1位二进制数C’进行移位，使二进制数C’放大一倍，变为n+1位二进制数C，n+1位二进制数C作为有符号数加/减法器的数字位的输出结果。

优选的是，缩放及数据选择模块包括1号移位寄存器、2号移位寄存器、数据选择器Mux₁和数据选择器Mux₂；

1号移位寄存器和2号移位寄存器均为n位移位寄存器；

数据选择器Mux₁和数据选择器Mux₂均为n位二选一数据选择器；

1号移位寄存器，用于接收n位二进制数A，并将n位二进制数A上所有数字位所对应的数值在最高位至最低位方向上右移一位，此时，最高位内为空，且在最高位补“0”，并输出从最高位至最低位方向上的n位数字位，使得n位二进制数A缩小至原来的一半，变为n位二进制数A’，并送至数据选择器Mux₁的0输入端；

数据选择器Mux₁的1输入端，用于接收n位二进制数A；

数据选择器Mux₁的控制端用于接收符号确定模块输出的运算控制结果，当运算控制结果的取值为0时，数据选择器Mux₁输出n位二进制A’，当运算控制结果的取值为1时，数据选择器Mux₁输出n位二进制数A；

2号移位寄存器，用于接收n位二进制数B，并将n位二进制数B上所有数字位所对应的数值在最高位至最低位方向上右移一位，此时，最高位内为空，且在最高位补“0”，并输出从最高位至最低位方向上的n位数字位，使得n位二进制数B缩小至原来的一半，变为n位二进制数B’，并送至数据选择器Mux₂的0输入端；

数据选择器Mux₂的1输入端，用于接收n位二进制数B；

数据选择器Mux₂的控制端用于接收符号确定模块输出的运算控制结果，当运算控制结果的取值为0时，数据选择器Mux₂输出n位二进制B’，当运算控制结果的取值为1时，数据选择器Mux₂输出n位二进制数B。

优选的是，符号确定模块采用异或门F₁实现；

异或门F₁的两个输入端分别用于接收两个n位二进制数的符号位S_A和S_B，异或门F₁输出的结果为0或1，异或门F₁输出的结果作为符号确定模块输出的运算控制结果。

优选的是，序列生成模块包括同或单元X₁、同或单元X₂、D触发器U₁、D触发器U₂、数据选择器Mux₃、数据选择器Mux₄、1号递增计数器、2号递增计数器和递减计数器；

D触发器U₁和D触发器U₂均为1位D触发器；

数据选择器Mux₃为n位二选一数据选择器；

数据选择器Mux₄为1位二选一数据选择器；

1号递增计数器、2号递增计数器和递减计数器均为n位计数器；

同或单元X₁的第一输入端用于接收n位二进制数A或A’，同或单元X₁的第二输入端用于接收数据选择器Mux₃输出的n位二进制数，同或单元X₁用于对接收的两个n位二进制数进行同或运算；

同或单元X₂的第一输入端用于接收n位二进制数B或B’，同或单元X₂的第二输入端用于接收2号递增计数器输出的n位二进制数，同或单元X₂用于对接收的两个n位二进制数进行同或运算；

1号递增计数器的复位端、2号递增计数器的复位端、递减计数器的复位端、D触发器U₁的复位端和D触发器U₂的复位端同时连接，并均用于接收复位信号；

1号递增计数器、2号递增计数器和递减计数器的时钟信号端均用于接收时钟信号Clk，且三者在时钟信号Clk的作用下开始计数时钟信号Clk上升沿的个数；

1号递增计数器输出的n位二进制数输入至数据选择器Mux₃的1输入端，递减计数器输出的n位二进制数输入至数据选择器Mux₃的0输入端，数据选择器Mux₃的控制端用于接收符号确定模块输出的运算控制结果；

同或单元X₁的输出端与D触发器U₁的时钟端连接，D触发器U₁的D输入端与供电电源连接，D触发器U₁的输出端Q与数据选择器Mux₄的0输入端连接，D触发器U₁的输出端与数据选择器Mux₄的1输入端连接，数据选择器Mux₄的控制端用于接收符号确定模块输出的运算控制结果，数据选择器Mux₄的输出端用于串行输出序列D^A；

同或单元X₂的输出端与D触发器U₂的时钟端连接，D触发器U₂的D输入端与供电电源连接，D触发器U₂的输出端用于串行输出序列D^B。

优选的是，求和及缩放模块包括异或门F₂、与门Y₁、3号递增计数器、3号移位寄存器和数据选择器Mux₅；

3号递增计数器为n+1位计数器；

3号移位寄存器为n+1位移位寄存器；

数据选择器Mux₅为n+1位二选一数据选择器；

异或门F₂的两个输入端分别用于接收串行输出的序列D^A和D^B，异或门F₂的输出端与与门Y₁的第一输入端连接，与门Y₁的第二输入端用于接收时钟信号Clk，与门Y₁的输出端与3号递增计数器的输入端连接，3号递增计数器的复位端用于接收复位信号，3号递增计数器的输出端同时与数据选择器Mux₅的1输入端和3号移位寄存器的输入端连接，3号移位寄存器的输出端与数据选择器Mux₅的0输入端连接，数据选择器Mux₅的控制端用于接收符号确定模块输出的运算控制结果；

数据选择器Mux₅的输出端作为有符号数加/减法器的输出端；

与门Y₁，用于在时钟信号Clk作用下输出脉冲信号Clk_S；

3号递增计数器用于对脉冲信号Clk_S的脉冲个数进行计数，且3号递增计数器的两个输出端均用于输出n位二进制数C’；

3号移位寄存器，用于对接收的n+1位二进制数C’上所有数字位所对应的数值在最高位至最低位方向上左移一位，此时，最低位内为空，并在最低位补“0”，使二进制数C’放大一倍，变为n+1位二进制数C，并通过3号移位寄存器的输出端输出n+1位二进制数C。

优选的是，符号生成模块包括与门Y₂、或门Z₁、异或门F₃、异或门F₄、D触发器U₃、数据选择器Mux₆和数据选择器Mux₇；与门Y₂的第一输入端、异或门F₃的第一输入端和数据选择器Mux₆的0输入端均用于接收n位二进制数A的符号位S_A；

与门Y₂的第二输入端、异或门F₃的第二输入端和数据选择器Mux₆的1输入端均用于接收n位二进制数B的符号位S_B；

与门Y₂的输出端与数据选择器Mux₇的0输入端连接，异或门F₃的输出端与数据选择器Mux₇的控制端连接，数据选择器Mux₆的输出端与数据选择器Mux₇的1输入端连接，数据选择器Mux₇的输出端用于输出符号位S_C；

或门Z₁的第一输入端用于接收串行输出的序列D^B，或门Z₁的第二输入端用于接收串行输出的序列D^A，

或门Z₁的第二输入端与异或门F₄的第一输入端连接，或门Z₁的输出端与异或门F₄的第二输入端连接，异或门F₄的输出端与D触发器U₃时钟端连接，D触发器U₃的D输入端与供电电源连接；

D触发器U₃的复位端用于接收复位信号，D触发器U₃的输出端Q与数据选择器Mux₆的控制端连接。

优选的是，T＝N T_D；

T为有符号数加/减法器的运算周期，T_D为时钟信号Clk的周期。

本发明带来的有益效果是，本发明所述的一种基于概率计算集中序列的加/减法器可以将二进制输入操作数转换为1位串行输出的集中序列，并根据两个操作数的符号选择进行加法还是减法运算，得到求和或者求差的结果及其符号。与传统的基于数据选择器的随机序列加法器相比，由于采用了确定分布的序列，精度获得极大的提升，可达到定点运算的水平。

本发明所述的一种基于概率计算集中序列的加/减法器用于概率计算领域，尤其适用于神经网络计算等既包含大量乘法运算也包含大量累加运算的场合。

附图说明

图1为随机序列生成器的结构示意图；

图2是本发明所述的一种基于概率计算集中序列的有符号数加/减法器的原理示意图；

图3是符号生成模块5的电路原理图；⊕表示异或关系；

图4是以减法运算的情况为例，图3中符号生成模块5中关键节点的波形示意图；

图5为两个n位二进制数A和B转化成相应的序列D^A和D^B后的求和过程示意图；

图5(a)为两个n位二进制数A和B均为小于0.5的操作数时，序列D^A和D^B求和结果示意图；

图5(b)为两个n位二进制数A和B均为小于0.5的操作数时，序列D^A和D^B求和结果示意图；

图6为集中序列生成器的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。

参见图2说明本实施方式，本实施方式所述的一种基于概率计算集中序列的有符号数加/减法器，用于对两个n+1位二进制有符号数进行加法或减法运算，其中，

一个n+1位二进制有符号数由一位符号位S_A和n位二进制数A所对应的数字位构成；

另一个n+1位二进制有符号数由一位符号位S_B和n位二进制数B所对应的数字位构成；

0≤A＜2ⁿ，0≤B＜2ⁿ；

有符号数加/减法器包括缩放及数据选择模块1、符号确定模块2、序列生成模块3、求和及缩放模块4和符号生成模块5，且求和及缩放模块4的运算位数为n+1位；

符号确定模块2，用于根据接收的两个n+1位二进制有符号数的符号位S_A和S_B，获得运算控制结果，且该运算控制结果用于对缩放及数据选择模块1、序列生成模块3和求和及缩放模块4进行控制；

当符号确定模块2输出的运算控制结果的取值为1或0，当取值为1时表示求差运算，当取值为0时表示求和运算；

符号生成模块5，用于根据符号位S_A、S_B以及串行输出的序列D^A、D^B，获得两个n位二进制数A、B运算后的符号位S_C，该符号位S_C作为有符号数加/减法器符号位的输出结果；

所述序列D^A和D^B均呈集中分布，且序列D^A和D^B序列长度均为N，N＝2ⁿ；

(一)当符号确定模块2输出的运算控制结果为1时，缩放及数据选择模块1将接收的两个n位二进制数A和B输出至序列生成模块3，序列生成模块3将两个n位二进制数A和B分别转换为串行输出的序列D^A和D^B，序列D^A和D^B通过求和及缩放模块4进行求差运算，并将求差运算的结果n+1位二进制数C作为有符号数加/减法器的数字位的输出结果；

(二)当符号确定模块2输出的运算控制结果为0时，缩放及数据选择模块1对接收的两个n位二进制数A和B进行移位，从而使两个n位二进制数A和B均缩小一半，并将缩小一半后的两个n位二进制A’和B’输出至序列生成模块3，序列生成模块3将两个n位二进制数A’和B’分别转换为串行输出的序列D^A和D^B，并将序列D^A和D^B输出至求和及缩放模块4，求和及缩放模块4先对序列D^A和D^B进行求和运算，再将求和运算的结果n+1位二进制数C’进行移位，使二进制数C’放大一倍，变为n+1位二进制数C，n+1位二进制数C作为有符号数加/减法器的数字位的输出结果。

本实施方式能够将有符号二进制数转换为集中序列，并根据两个操作数的符号选择进行加法或者减法操作，得到求和或者求差的结果及其符号，与传统的基于数据选择器的随机序列加法器相比，精度获得极大的提升，可达到定点运算的水平。

当本发明进行加法运算时，由于序列D^A和D^B序列长度均定值N，为了防止求和及缩放模块4输出的序列溢出，先将两个n位二进制数A和B进行缩小，并缩小至原来的一半，进行后续的序列转化及求和操作，求和后获得n+1位二进制数C’，再对n+1位二进制数C’进行放大一倍，变为n+1位二进制数C，避免了两个n+1位二进制有符号数进行加法运算后，避免了求和及缩放模块4输出的序列结果溢出导致n+1位二进制数C错误的问题。

而当本发明进行减法运算时，不存在数据溢出的问题，故可对接收的两个n+1位二进制有符号数，依次进行序列转化及求和的过程，最后输出求差结果。

本发明将接收的两个n+1位二进制有符号数的n位数字位和1位符号位分开进行处理，使得本发明所述的一种基于概率计算集中序列的有符号数加/减法器结构简单，运算过程简单易行。

参见图2说明本优选实施方式，本优选实施方式中，缩放及数据选择模块1包括1号移位寄存器、2号移位寄存器、数据选择器Mux₁和数据选择器Mux₂；

1号移位寄存器和2号移位寄存器均为n位移位寄存器；

数据选择器Mux₁和数据选择器Mux₂均为n位二选一数据选择器；

1号移位寄存器，用于接收n位二进制数A，并将n位二进制数A上所有数字位所对应的数值在最高位至最低位方向上右移一位，此时，最高位内为空，且在最高位补“0”，并输出从最高位至最低位方向上的n位数字位，使得n位二进制数A缩小至原来的一半，变为n位二进制数A’，并送至数据选择器Mux₁的0输入端；

数据选择器Mux₁的1输入端，用于接收n位二进制数A；

数据选择器Mux₁的控制端用于接收符号确定模块2输出的运算控制结果，当运算控制结果的取值为0时，数据选择器Mux₁输出n位二进制A’，当运算控制结果的取值为1时，数据选择器Mux₁输出n位二进制数A；

2号移位寄存器，用于接收n位二进制数B，并将n位二进制数B上所有数字位所对应的数值在最高位至最低位方向上右移一位，此时，最高位内为空，且在最高位补“0”，并输出从最高位至最低位方向上的n位数字位，使得n位二进制数B缩小至原来的一半，变为n位二进制数B’，并送至数据选择器Mux₂的0输入端；

数据选择器Mux₂的1输入端，用于接收n位二进制数B；

数据选择器Mux₂的控制端用于接收符号确定模块2输出的运算控制结果，当运算控制结果的取值为0时，数据选择器Mux₂输出n位二进制B’，当运算控制结果的取值为1时，数据选择器Mux₂输出n位二进制数B。

本优选实施方式给出了缩放及数据选择模块1的一种具体结构，且1号移位寄存器和2号移位寄存器均为n位移位寄存器，该n位移位寄存器可对接收的n位二进制数进行并行处理，数据选择器Mux₁和数据选择器Mux₂均为n位数据选择器，该n位数据选择器可对接收的n位二进制数进行并行处理。

具体应用时，缩放及数据选择模块1根据接收的运算控制信号，可确定两个n+1位二进制有符号数是进行加法或减法运算，根据运算方式对输出的数据进行选择，确定输出A、B或A’、B’；

当进行加法运算时，为了防止求和及缩放模块4输出的序列溢出，通过1号移位寄存器和2号移位寄存器对接收的两个n位二进制数A、B进行缩小，并缩小至原来的1倍，避免求和结果溢出。

参见图2说明本优选实施方式，本优选实施方式中，符号确定模块2采用异或门F₁实现；

异或门F₁的两个输入端分别用于接收两个n位二进制数的符号位S_A和S_B，异或门F₁输出的结果为0或1，异或门F₁输出的结果作为符号确定模块2输出的运算控制结果。

本优选实施方式中，符号位S_A和S_B的符号相同，则异或结果为0，可确定两个n位二进制数进行求和运算，符号位S_A和S_B的符号相同，则异或结果为1，可确定两个n位二进制数进行求差运算。

本优选实施方式提供了符号确定模块2的第一种具体结构，符号确定模块2仅仅通过一个异或门F₁实现，结构简单，便于实现。

参见图2说明本优选实施方式，本优选实施方式中，序列生成模块3包括同或单元X₁、同或单元X₂、D触发器U₁、D触发器U₂、数据选择器Mux₃、数据选择器Mux₄、1号递增计数器、2号递增计数器和递减计数器；

D触发器U₁和D触发器U₂均为1位D触发器；

数据选择器Mux₃为n位二选一数据选择器；

数据选择器Mux₄为1位二选一数据选择器；

1号递增计数器、2号递增计数器和递减计数器均为n位计数器；

同或单元X₁的第一输入端用于接收n位二进制数A或A’，同或单元X₁的第二输入端用于接收数据选择器Mux₃输出的n位二进制数，同或单元X₁用于对接收的两个n位二进制数进行同或运算；

同或单元X₂的第一输入端用于接收n位二进制数B或B’，同或单元X₂的第二输入端用于接收2号递增计数器输出的n位二进制数，同或单元X₂用于对接收的两个n位二进制数进行同或运算；

1号递增计数器的复位端、2号递增计数器的复位端、递减计数器的复位端、D触发器U₁的复位端和D触发器U₂的复位端同时连接，并均用于接收复位信号；

1号递增计数器、2号递增计数器和递减计数器的时钟信号端均用于接收时钟信号Clk，且三者在时钟信号Clk的作用下开始计数时钟信号Clk上升沿的个数；

1号递增计数器输出的n位二进制数输入至数据选择器Mux₃的1输入端，递减计数器输出的n位二进制数输入至数据选择器Mux₃的0输入端，数据选择器Mux₃的控制端用于接收符号确定模块2输出的运算控制结果；

同或单元X₁的输出端与D触发器U₁的时钟端连接，D触发器U₁的D输入端与供电电源连接，D触发器U₁的输出端Q与数据选择器Mux₄的0输入端连接，D触发器U₁的输出端与数据选择器Mux₄的1输入端连接，数据选择器Mux₄的控制端用于接收符号确定模块2输出的运算控制结果，数据选择器Mux₄的输出端用于串行输出序列D^A；

同或单元X₂的输出端与D触发器U₂的时钟端连接，D触发器U₂的D输入端与供电电源连接，D触发器U₂的输出端用于串行输出序列D^B。

本优选实施方式中，提供了序列生成模块3的一种具体结构，结构简单，便于实现，序列生成模块3将并行接收的数据，转化成串行输出的集中序列。

同或单元X₁和同或单元X₂均为2输入，且同或单元X₁和同或单元X₂的每个输入端均用于接收n位二进制数；

若输入至同或单元X₁的两个n位二进制数之间相应数字位上操作数都对应相等，则同或单元X₁输出为1，否则同或单元X₁输出为0；

若输入至同或单元X₂的两个n位二进制数之间相应数字位上操作数都对应相等，则同或单元X₂输出为1，否则同或单元X₂输出为0。

参见图2说明本优选实施方式，本优选实施方式中，求和及缩放模块4包括异或门F₂、与门Y₁、3号递增计数器、3号移位寄存器和数据选择器Mux₅；

3号递增计数器为n+1位计数器；

3号移位寄存器为n+1位移位寄存器；

数据选择器Mux₅为n+1位二选一数据选择器；

异或门F₂的两个输入端分别用于接收串行输出的序列D^A和D^B，异或门F₂的输出端与与门Y₁的第一输入端连接，与门Y₁的第二输入端用于接收时钟信号Clk，与门Y₁的输出端与3号递增计数器的输入端连接，3号递增计数器的复位端用于接收复位信号，3号递增计数器的输出端同时与数据选择器Mux₅的1输入端和3号移位寄存器的输入端连接，3号移位寄存器的输出端与数据选择器Mux₅的0输入端连接，数据选择器Mux₅的控制端用于接收符号确定模块2输出的运算控制结果；

数据选择器Mux₅的输出端作为有符号数加/减法器的输出端；

与门Y₁，用于在时钟信号Clk作用下输出脉冲信号Clk_S；

3号递增计数器用于对脉冲信号Clk_S的脉冲个数进行计数，且3号递增计数器的两个输出端均用于输出n位二进制数C’；

3号移位寄存器，用于对接收的n+1位二进制数C’上所有数字位所对应的数值在最高位至最低位方向上左移一位，此时，最低位内为空，并在最低位补“0”，使二进制数C’放大一倍，变为n+1位二进制数C，并通过3号移位寄存器的输出端输出n+1位二进制数C。

本优选的实施方式中，提供了求和及缩放模块4的一种具体结构，当本发明作用为减法器使用时，其求和及缩放模块4仅仅用于求和，当本发明作用为减法器使用时，先求和运算，再对求和结果进行放大，避免了加法运算时结果的溢出。

参见图6说明本优选实施方式，本优选实施方式中，符号生成模块5包括与门Y₂、或门Z₁、异或门F₃、异或门F₄、D触发器U₃、数据选择器Mux₆和数据选择器Mux₇；与门Y₂的第一输入端、异或门F₃的第一输入端和数据选择器Mux₆的0输入端均用于接收n位二进制数A的符号位S_A；

与门Y₂的第二输入端、异或门F₃的第二输入端和数据选择器Mux₆的1输入端均用于接收n位二进制数B的符号位S_B；

与门Y₂的输出端与数据选择器Mux₇的0输入端连接，异或门F₃的输出端与数据选择器Mux₇的控制端连接，数据选择器Mux₆的输出端与数据选择器Mux₇的1输入端连接，数据选择器Mux₇的输出端用于输出符号位S_C；

或门Z₁的第一输入端用于接收串行输出的序列D^B，或门Z₁的第二输入端用于接收串行输出的序列D^A，

或门Z₁的第二输入端与异或门F₄的第一输入端连接，或门Z₁的输出端与异或门F₄的第二输入端连接，异或门F₄的输出端与D触发器U₃时钟端连接，D触发器U₃的D输入端与供电电源连接；

D触发器U₃的复位端用于接收复位信号，D触发器U₃的输出端Q与数据选择器Mux₆的控制端连接。

本优选实施方式中，图3为符号生成模块5的电路原理图，对于加法运算，即S_A⊕S_B＝0的情况，数据选择器Mux₇选择S_A和S_B的逻辑与作为加法运算结果的符号，即S_C＝S_A S_B。对于减法运算，即S_A⊕S_B＝1的情况，运算结果的符号与两操作数中绝对值较大的一方相同，也就是Mux₆要在S_A和S_B中二选一，选择信号是S_-。

以图4所示减法运算的情况为例，图5(a)中|A|>|B|，则(D_A⊕D_B)D_A始终保持低电平，因此符号生成器中D触发器U3的时钟输入端没有上升沿出现，D触发器U3的Q端始终保持其复位状态即低电平，则Mux₆就选择S_A作为减法运算结果的符号；图5(b)中中|A|<|B|，(D_A⊕D_B)D_A存在上升沿，因此，D触发器U3的Q端将由低变高，Mux₆就选择S_B作为减法运算结果的符号。

参见图2说明本优选实施方式，本优选实施方式中，T＝N T_D；T为有符号数加/减法器的运算周期，T_D为时钟信号Clk的周期。

参见图2对本发明进行原理分析：

假设输入加/减法器的两个n+1位二进制有符号操作数的绝对值分别为A和B，符号位分别为S_A和S_B；A和B相当于n位二进制无符号数，则有0≤A,B<2ⁿ，且有2ⁿ＝N,T＝N T_D，加/减法器对数字位部分和符号位分别单独进行处理。

如果S_A和S_B相同，则说明两操作数要进行求和运算，如果S_A和S_B不同，则说明两操作数要进行求差运算；因此，将S_A⊕S_B的结果作为选择加法还是减法操作的控制信号，S_A⊕S_B＝0进行加法运算，S_A⊕S_B＝1则进行减法运算。

当S_A⊕S_B＝0时，两操作数将进行求和运算，由于求和结果可能大于1，因此，将两操作数的绝对值各缩小一半，对于二进制表示的数来说，A和B分别右移1位即可，且最高位补零，得到新的绝对值A’和B’。其后的2选1数据选择器将根据S_A⊕S_B的值，即运算的类型，选择原值还是移位后的值进行下一步操作。

具体来说如果S_A⊕S_B＝0，就选择A’和B’进行下一步操作，否则就选择A和B，此即：缩放及数据选择模块1的功能。

由于A、A’以及B、B’都是n位的二进制数，因此，缩放及数据选择模块1中的2选1数据选择器也是n位的，即：在两个n位的二进制数之间选择其中一个输出。

在图2中，凡是涉及处理多位信号的电路模块，其线条均加粗表示，例如：n位的寄存器，n位计数器，n位数据选择器，同或逻辑门的每个信号输入端均用于接收n位二进制数。

两操作数经过缩放及数据选择模块1的处理后就进入序列生成模块3，序列生成模块3的主体是递增和递减计数器，该部分完成并行输入数据到串行序列的转换。

计数器在时钟Clk的作用下开始计数，复位信号控制序列生成周期的开始。递增计数器在复位完成后由0开始计数到2ⁿ-1，递减计数器在复位完成后由2ⁿ-1开始负向计数到0，因此序列产生的周期为2ⁿ T_D＝NT_D，即加/减法器的运算周期T。根据S_A⊕S_B的不同，分为两种情况说明：

(1)当S_A⊕S_B＝1情况下，D^A/D^B序列生成器的输入为A和B本身，且选择U1的端作为D^A输出；

在递增计数器的工作过程中，A和B分别与计数状态作比较，如果当前的计数值与A或B的值相同，则此时D触发器U1或U2的时钟输入端就会由低变高，即出现一个上升沿；由于U1和U2的数据输入端都恒接高电平，因此该上升沿将使D触发器U1或U2的输出端由其复位状态即高电平变为低电平。

两个同或门X₁、X₂分别完成计数值与A和B的比较，并输出给D触发器作为时钟信号。U2的输出端始终作为D^B序列输出，但对于U1当S_A⊕S_B＝1时将选择作为D^A序列输出。

D^A和D^B的高电平持续时间分别代表了A和B值的大小，即AT_D和BT_D，而D^A和D^B的总持续时间均等于NT_D＝T。

(2)当S_A⊕S_B＝0情况下，序列生成模块(3)的输入为A’和B’，且选择U1的Q端作为D^A输出；

与第一种情况不同，A’和B’将分别与递减计数器和递增计数器的状态作比较。如果A’与递减计数器当前的计数值一致，则D触发器U1的时钟输入端就会由低变高，即出现一个上升沿，该上升沿将使U1的输出端Q由其复位状态即低电平变为高电平。

D^A的高电平持续时间代表了A’值的大小，总持续时间也等于NT_D＝T。

两种情况的不同点是，当S_A⊕S_B＝0时，D^A的高电平持续时间处于T的结束段，即(T-A’T_D)～T，而当S_A⊕S_B＝1时，D^A的高电平持续时间处于T的开始段，即0～AT_D；D^B在两种情况下高电平持续时间均处于T的开始段，即0～BT_D或0～B’T_D。

得到D^A和D^B之后，运算进入求和及缩放模块4，D^A和D^B序列做异或运算然后再与时钟Clk做与运算，得到Clk_S＝(D_A⊕D_B)Clk；Clk_S中包含时钟脉冲的个数与加/减运算结果的绝对值相等，即在S_A⊕S_B＝0时，Clk_S中的脉冲个数为A’+B’，在S_A⊕S_B＝1时，Clk_S中的脉冲个数为|A-B|。对Clk_S中的脉冲进行计数，得到一个二进制数C’，并将其存入一个n+1位寄存器的低n位，最高位是0，则C’是n+1位的二进制数。

如果S_A⊕S_B＝0，表明进行的是求和运算，由于求和运算伊始，对两个操作数的绝对值各缩小了一半，即分别右移一位，则此时要对C’左移一位，即放大一倍，得到n+1位的二进制数C；

如果S_A⊕S_B＝1，则C’不需要移位。后序的n+1位的数据选择器根据S_A⊕S_B的值选择C’或者C作为加/减法器的最终输出。

验证部分：

图5为两个n位二进制数A和B转化成相应的序列D^A和D^B后的求和过程示意图；

如图5所示，两个操作数A和B转换成串行序列D^A和D^B后求和的结果，求和过程是对两序列做异或得到的，序列中高电平持续时间占总持续时间的比例等于操作数的大小，例如图5(a)中，D^B的高电平持续时间为0.3T，T为有符号数加/减法器的运算周期，则表示B'＝0.3，同理A'＝0.4，A'+B'＝0.7，可见D^A⊕D^B的高电平持续时间为0.7T，因此可推知两个不大于0.5的操作数做加法运算结果肯定无误。

另一方面，如果两个操作数并不都小于0.5，则加法运算的结果有可能有误，例如图5(b)中，D^B的高电平持续时间为0.6T，表示B＝0.6，同理A＝0.8，A+B＝1.4，而D^A⊕D^B的高电平持续时间为0.6T，不能反映真实的结果。出现错误的原因是，总持续时间T是固定的，它表示序列所能代表的最大值1，如果运算结果大于1，则序列无法表示出来。为保证求和运算正确，运算开始前要先把两个操作数无条件缩小一倍，因此两个操作数都不会大于0.5，进一步求和结果也不会超过1，这样求和的结果才不会出错，当然求和结束后，需将结果放大一倍才能得到想要的结果。

例如将图5(b)中的A和B都缩小一倍得到A'＝0.5A＝0.4，B'＝0.5B＝0.3，这样如图5(a)A'+B'＝0.7，再放大一倍得到2(A'+B')＝1.4，就是最终正确的结果。

当然需要指出的是，在图5的举例中，操作数采用了归一化后的值，由于A和B都是n位二进制整数，因此，0≤A＜2ⁿ，0≤B＜2ⁿ，且2ⁿ＝N，而操作数转换成串行序列D^A和D^B后，D^A和D^B实际代表的数值分别是A/N和B/N，也就是A和B归一化的值，只要N足够大，序列表示可以达到任意表示精度，归一化不会影响结果的正确性。

虽然在本文中参照了特定的实施方式来描述本发明，但是应该理解的是，这些实施例仅仅是本发明的原理和应用的示例。因此应该理解的是，可以对示例性的实施例进行许多修改，并且可以设计出其它的布置，只要不偏离所附权利要求所限定的本发明的精神和范围。应该理解的是，可以通过不同于原始权利要求所描述的方式来结合不同的从属权利要求和本文中所述的特征。还可以理解的是，结合单独实施例所描述的特征可以使用在其它所述实施例。

Claims (7)

1.一种基于概率计算集中序列的有符号数加/减法器，用于对两个n+1位二进制有符号数进行加法或减法运算，其中，

一个n+1位二进制有符号数由一位符号位S_A和n位二进制数A所对应的数字位构成；

另一个n+1位二进制有符号数由一位符号位S_B和n位二进制数B所对应的数字位构成；

0≤A＜2ⁿ，0≤B＜2ⁿ；

其特征在于，有符号数加/减法器包括缩放及数据选择模块(1)、符号确定模块(2)、序列生成模块(3)、求和及缩放模块(4)和符号生成模块(5)，且求和及缩放模块(4)的运算位数为n+1位；

符号确定模块(2)，用于根据接收的两个n+1位二进制有符号数的符号位S_A和S_B，获得运算控制结果，且该运算控制结果用于对缩放及数据选择模块(1)、序列生成模块(3)和求和及缩放模块(4)进行控制；

当符号确定模块(2)输出的运算控制结果的取值为1或0，当取值为1时表示求差运算，当取值为0时表示求和运算；

符号生成模块(5)，用于根据符号位S_A、S_B以及串行输出的序列D^A、D^B，获得两个n位二进制数A、B运算后的符号位S_C，该符号位S_C作为有符号数加/减法器符号位的输出结果；

所述序列D^A和D^B均呈集中分布，且序列D^A和D^B序列长度均为N，N＝2ⁿ；

(一)当符号确定模块(2)输出的运算控制结果为1时，缩放及数据选择模块(1)将接收的两个n位二进制数A和B输出至序列生成模块(3)，序列生成模块(3)将两个n位二进制数A和B分别转换为串行输出的序列D^A和D^B，序列D^A和D^B通过求和及缩放模块(4)进行求差运算，并将求差运算的结果n+1位二进制数C作为有符号数加/减法器的数字位的输出结果；

(二)当符号确定模块(2)输出的运算控制结果为0时，缩放及数据选择模块(1)对接收的两个n位二进制数A和B进行移位，从而使两个n位二进制数A和B均缩小一半，并将缩小一半后的两个n位二进制A’和B’输出至序列生成模块(3)，序列生成模块(3)将两个n位二进制数A’和B’分别转换为串行输出的序列D^A和D^B，并将序列D^A和D^B输出至求和及缩放模块(4)，求和及缩放模块(4)先对序列D^A和D^B进行求和运算，再将求和运算的结果n+1位二进制数C’进行移位，使二进制数C’放大一倍，变为n+1位二进制数C，n+1位二进制数C作为有符号数加/减法器的数字位的输出结果。

2.根据权利要求1所述的一种基于概率计算集中序列的有符号数加/减法器，其特征在于，缩放及数据选择模块(1)包括1号移位寄存器、2号移位寄存器、数据选择器Mux₁和数据选择器Mux₂；

1号移位寄存器和2号移位寄存器均为n位移位寄存器；

数据选择器Mux₁和数据选择器Mux₂均为n位二选一数据选择器；

1号移位寄存器，用于接收n位二进制数A，并将n位二进制数A上所有数字位所对应的数值在最高位至最低位方向上右移一位，此时，最高位内为空，且在最高位补“0”，并输出从最高位至最低位方向上的n位数字位，使得n位二进制数A缩小至原来的一半，变为n位二进制数A’，并送至数据选择器Mux₁的0输入端；

数据选择器Mux₁的1输入端，用于接收n位二进制数A；

数据选择器Mux₁的控制端用于接收符号确定模块(2)输出的运算控制结果，当运算控制结果的取值为0时，数据选择器Mux₁输出n位二进制A’，当运算控制结果的取值为1时，数据选择器Mux₁输出n位二进制数A；

2号移位寄存器，用于接收n位二进制数B，并将n位二进制数B上所有数字位所对应的数值在最高位至最低位方向上右移一位，此时，最高位内为空，且在最高位补“0”，并输出从最高位至最低位方向上的n位数字位，使得n位二进制数B缩小至原来的一半，变为n位二进制数B’，并送至数据选择器Mux₂的0输入端；

数据选择器Mux₂的1输入端，用于接收n位二进制数B；

数据选择器Mux₂的控制端用于接收符号确定模块(2)输出的运算控制结果，当运算控制结果的取值为0时，数据选择器Mux₂输出n位二进制B’，当运算控制结果的取值为1时，数据选择器Mux₂输出n位二进制数B。

3.根据权利要求1所述的一种基于概率计算集中序列的有符号数加/减法器，其特征在于，符号确定模块(2)采用异或门F₁实现；

异或门F₁的两个输入端分别用于接收两个n位二进制数的符号位S_A和S_B，异或门F₁输出的结果为0或1，异或门F₁输出的结果作为符号确定模块(2)输出的运算控制结果。

4.根据权利要求1所述的一种基于概率计算集中序列的有符号数加/减法器，其特征在于，序列生成模块(3)包括同或单元X₁、同或单元X₂、D触发器U₁、D触发器U₂、数据选择器Mux₃、数据选择器Mux₄、1号递增计数器、2号递增计数器和递减计数器；

D触发器U₁和D触发器U₂均为1位D触发器；

数据选择器Mux₃为n位二选一数据选择器；

数据选择器Mux₄为1位二选一数据选择器；

1号递增计数器、2号递增计数器和递减计数器均为n位计数器；

同或单元X₁的第一输入端用于接收n位二进制数A或A’，同或单元X₁的第二输入端用于接收数据选择器Mux₃输出的n位二进制数，同或单元X₁用于对接收的两个n位二进制数进行同或运算；

同或单元X₂的第一输入端用于接收n位二进制数B或B’，同或单元X₂的第二输入端用于接收2号递增计数器输出的n位二进制数，同或单元X₂用于对接收的两个n位二进制数进行同或运算；

1号递增计数器的复位端、2号递增计数器的复位端、递减计数器的复位端、D触发器U₁的复位端和D触发器U₂的复位端同时连接，并均用于接收复位信号；

1号递增计数器、2号递增计数器和递减计数器的时钟信号端均用于接收时钟信号Clk，且三者在时钟信号Clk的作用下开始计数时钟信号Clk上升沿的个数；

1号递增计数器输出的n位二进制数输入至数据选择器Mux₃的1输入端，递减计数器输出的n位二进制数输入至数据选择器Mux₃的0输入端，数据选择器Mux₃的控制端用于接收符号确定模块(2)输出的运算控制结果；

同或单元X₁的输出端与D触发器U₁的时钟端连接，D触发器U₁的D输入端与供电电源连接，D触发器U₁的输出端Q与数据选择器Mux₄的0输入端连接，D触发器U₁的输出端与数据选择器Mux₄的1输入端连接，数据选择器Mux₄的控制端用于接收符号确定模块(2)输出的运算控制结果，数据选择器Mux₄的输出端用于串行输出序列D^A；

同或单元X₂的输出端与D触发器U₂的时钟端连接，D触发器U₂的D输入端与供电电源连接，D触发器U₂的输出端用于串行输出序列D^B。

5.根据权利要求1所述的一种基于概率计算集中序列的有符号数加/减法器，其特征在于，求和及缩放模块(4)包括异或门F₂、与门Y₁、3号递增计数器、3号移位寄存器和数据选择器Mux₅；

3号递增计数器为n+1位计数器；

3号移位寄存器为n+1位移位寄存器；

数据选择器Mux₅为n+1位二选一数据选择器；

异或门F₂的两个输入端分别用于接收串行输出的序列D^A和D^B，异或门F₂的输出端与与门Y₁的第一输入端连接，与门Y₁的第二输入端用于接收时钟信号Clk，与门Y₁的输出端与3号递增计数器的输入端连接，3号递增计数器的复位端用于接收复位信号，3号递增计数器的输出端同时与数据选择器Mux₅的1输入端和3号移位寄存器的输入端连接，3号移位寄存器的输出端与数据选择器Mux₅的0输入端连接，数据选择器Mux₅的控制端用于接收符号确定模块(2)输出的运算控制结果；

数据选择器Mux₅的输出端作为有符号数加/减法器的输出端；

与门Y₁，用于在时钟信号Clk作用下输出脉冲信号Clk_S；

3号递增计数器用于对脉冲信号Clk_S的脉冲个数进行计数，且3号递增计数器的两个输出端均用于输出n位二进制数C’；

3号移位寄存器，用于对接收的n+1位二进制数C’上所有数字位所对应的数值在最高位至最低位方向上左移一位，此时，最低位内为空，并在最低位补“0”，使二进制数C’放大一倍，变为n+1位二进制数C，并通过3号移位寄存器的输出端输出n+1位二进制数C。

6.根据权利要求1所述的一种基于概率计算集中序列的有符号数加/减法器，其特征在于，符号生成模块(5)包括与门Y₂、或门Z₁、异或门F₃、异或门F₄、D触发器U₃、数据选择器Mux₆和数据选择器Mux₇；与门Y₂的第一输入端、异或门F₃的第一输入端和数据选择器Mux₆的0输入端均用于接收n位二进制数A的符号位S_A；

与门Y₂的第二输入端、异或门F₃的第二输入端和数据选择器Mux₆的1输入端均用于接收n位二进制数B的符号位S_B；

与门Y₂的输出端与数据选择器Mux₇的0输入端连接，异或门F₃的输出端与数据选择器Mux₇的控制端连接，数据选择器Mux₆的输出端与数据选择器Mux₇的1输入端连接，数据选择器Mux₇的输出端用于输出符号位S_C；

或门Z₁的第一输入端用于接收串行输出的序列D^B，或门Z₁的第二输入端用于接收串行输出的序列D^A，

或门Z₁的第二输入端与异或门F₄的第一输入端连接，或门Z₁的输出端与异或门F₄的第二输入端连接，异或门F₄的输出端与D触发器U₃时钟端连接，D触发器U₃的D输入端与供电电源连接；

D触发器U₃的复位端用于接收复位信号，D触发器U₃的输出端Q与数据选择器Mux₆的控制端连接。

7.根据权利要求1所述的一种基于概率计算集中序列的有符号数加/减法器，其特征在于，T＝NT_D；

T为有符号数加/减法器的运算周期，T_D为时钟信号Clk的周期。