CN101489129A - 一种实现高速二维离散余弦变换的集成电路及方法 - Google Patents

Abstract

一种实现高速二维离散余弦变换的集成电路及方法，属视频和图像数据压缩技术领域。包括变换编码控制模块、位扩展模块等模块，位扩展模块和数据选择模块相连接；数据选择模块和串并转换模块相连接；串并转换模块和一维离散余弦变换模块相连接；一维离散余弦变换模块和并转串模块相连接；并转串模块经过位截取模块和转置存储矩阵RAM模块相连接；变换编码控制模块分别同数据选择模块、串并转换模块、一维离散余弦变换模块、并转串模块、转置地址产生器模块和转置存储矩阵RAM模块相连接；转置存储矩阵RAM模块和数据选择模块相连接。本发明资源消耗小，在满足实时处理速度要求同时，最大限度的节省资源。

Description

一种实现高速二维离散余弦变换的集成电路及方法

技术领域

本发明涉及一种实现高速二维离散余弦变换的集成电路及方法，属视频和图像数据压缩技术领域。

背景技术

作为一种频域变换，DCT变换即离散余弦变换(Discrete Cosine Transform，DCT)是大多数当今图像和视频编解码标准的核心，包括JPEG，H.264，H.263+，MPEG-1，MPEG-2和MPEG-4。作为一种变换编码器，以其在聚集图像能量，去除数据间的相关性和适于软硬件实现等方面的优势，广泛地应用于静态与动态图像和视频压缩中。其中常用的变换编码方式为8×8数据块的二维离散余弦变换。

对于像素为N×N给定序列f(x，y)，其二维DCT变换为：

$F(u,v)=\frac{2}{N}C\left(u\right)C\left(v\right)\left[\underset{x=0}{\overset{(N-1)}{\mathrm{\Σ}}}\underset{y=0}{\overset{(N-1)}{\mathrm{\Σ}}}f(x,y)\cos \frac{(2x+1)\mathrm{u\π}}{2N}\cos \frac{(2y+1)\mathrm{v\π}}{2N}\right]---\left(1\right)$

其中，u，v＝0，1，…，N-1

$C\left(u\right),C\left(v\right)=\left\{\begin{array}{c}\frac{1}{\sqrt{2}},u,v=0\\ 1,u,v\≠0\end{array}\right.$

现行的二维离散余弦变换硬件实现方法，其在实时处理方面达到一定要求，但是在并行现方式和乘法器资源使用上消耗过多的芯片资源，成本较高，如公开号为CN1816144、名称为‘一种二维离散余弦变换装置及方法’的申请专利即为此列。本发明结合流水线阵列乘法器和固定乘法系数的特点，以并行加法器替代乘法器，通过优化方式达到实现乘法运算的最小资源消耗；同时采用复用技术，在满足实时处理速度要求同时，最大限度的节省资源。

发明内容

为了克服现有技术的缺陷和不足，本发明提供了一种实现高速二维离散余弦变换的集成电路及方法，以解决目前高速图像数据压缩处理的问题。

一种实现高速二维离散余弦变换的集成电路，包括变换编码控制模块、位扩展模块、数据选择模块、串并转换模块、一维离散余弦变换模块、并转串模块、转置存储矩阵RAM模块、位截取模块和转置地址产生模块，其特征在于位扩展模块和数据选择模块相连接；数据选择模块和串并转换模块相连接；串并转换模块和一维离散余弦变换模块相连接；一维离散余弦变换模块和并转串模块相连接；并转串模块经过位截取模块和转置存储矩阵RAM模块相连接；变换编码控制模块分别同数据选择模块、串并转换模块、一维离散余弦变换模块、并转串模块、转置地址产生器模块和转置存储矩阵RAM模块相连接；转置存储矩阵RAM模块连接在数据选择模块输入端。

所述位扩展模块为输入无符号8比特数据，输出扩展为无符号11比特数据信号接入所述数据选择模块的0输入端。

所述串并转换模块包含输入数据位为11比特的7个普通D触发器8个带使能的D触发器。7个普通D触发器顺序相连组成七级寄存器，每一级数据输出均接入一带使能的D触发器，并且输入数据接入第一级寄存器的同时接入一带使能的D触发器。

所述并转串模块包含一级寄存器和一个数据选择器，并转串模块的使能输出接数据选择器的数据选择信号，其输入数据信号接数据选择器的1输入端，数据选择器的输出接寄存器的输入，寄存器的输出低94位接入数据选择器的0输入端，寄存器的高13位为并转串模块的输出数据。

所述为截取模块为将输入带符号位的13比特位数据，提取最高符号位和低10位，组成新数据作为输入数据信号接入大小为64字11比特位的双端口RAM的所述转置存储矩阵RAM模块。

所述转置地址产生模块包含读地址产生器、写地址产生器和输入数据为5比特位的数据选择器，其读地址产生器和写地址产生器的数据输出分别接数据选择器的0和1输入端，数据选择器的输出作为接模块数据输出端。读地址产生器为一个6位二进制计数器，读地址使能信号有效时计数，无效时复位。写地址产生器包含两个3位二进制计数器A和B，计数器A的进位为B的计数使能信号，A和B的组合地址为写地址产生器的数据输出，写地址使能信号有效时计数，无效时复位。写地址产生器输出列的方式地址，读地址产生器输出行的方式地址。

所述一维离散余弦变换模块包含9个加减法运算模块A1、A2、A3、A4、A5、A6、A7、A8、A9、2个寄存器模块D1、D2、3个右移模块R1、R2、R3、3个加法乘法混合模块B1、B2、B3、并行减法器模块、加法器模块、减法器模块和4个乘系数为90的乘法器替代模块M1、M2、M3、M4用以实现八输入数据的一维离散余弦变换；如图2所示，定义一维离散余弦变换的并行输入数据为f0、f1、f2、f3、f4、f5、f6、f7，输出变换结果数据为F0、F1、F2、F3、F4、F5、F6、F7；一维离散余弦变换模块输入数据f0与f7输入加减法运算模块A1，f3与f4输入加减法运算模块A2，f1与f6输入加减法运算模块A3，f2与f5输入加减法运算模块A4；加减法运算模块A1输出端的求和数据信号接入加减法运算模块A5上输入端，求差数据信号接入加法乘法混合模块B1上输入端；加减法运算模块A2输出的求和数据信号接入加减法运算模块A5下输入端，求差数据信号接入加法乘法混合模块B1下输入端；加减法运算模块A3输出的求和数据信号接入加减法运算模块A6上输入端，求差数据信号接入加法乘法混合模块B2上输入端；加减法运算模块A4输出的求和数据信号接入加减法运算模块A6下输入端，求差数据信号接入加法乘法混合模块B2下输入端；加法乘法混合模块B1输出信号接入加减法运算模块A8和并行减法器模块被减数输入端；加法乘法混合模块B2输出信号接入加减法运算模块A9和并行减法器模块减数输入端；加减法运算模块A5输出的求和数据信号接入加减法运算模块A7上输入端，求差数据信号接入加法乘法混合模块B3上输入端；加减法运算模块A6输出的求和数据信号接入加减法运算模块A7下输入端，求差数据信号接入加法乘法混合模块B3下输入端；加减法运算模块A7输出的求和数据信号接入乘系数为90的乘法器替代模块M1，输出求差数据信号接入乘系数为90的乘法器替代模块M2；加法乘法混合模块B3输出信号接入右移模块R1输入端；加减法运算模块A8输出的求和数据信号接入加法器模块，输出的求差数据信号接入减法器模块的减数输入端；加减法运算模块A9输出的求和数据信号接入加法器模块，输出的求差数据信号接入减法器模块的被减数输入端；并行减法器模块的输出信号接入右移模块R1输入端；加法器模块输出信号接入乘系数为90的乘法器替代模块M3；减法器模块输出信号接入乘系数为90的乘法器替代模块M4；乘系数为90的乘法器替代模块M1、M2接入右移模块R2；右移模块R1的输出信号接入右移模块R2；乘系数为90的乘法器替代模块M3、M4接入右移模块R3；右移模块R2的上4组输出信号接入寄存器模块D1，下两组输出信号接入寄存器模块D2；右移模块R3的输出数据和寄存器模块D1、D2的输出数据为一维离散余弦变换的输出结果。其中右移模块R3的输出数据为F1、F7；寄存器D1输出数据为F5、F3、F2、F6；寄存器模块D2输出数据为F0、F4。每一级运算模块加入寄存器，实现寄存器的流水线操作，由于最长路径为八级寄存器，对于较短路径，使用延时模块填补，实现流水线同步操作，本一维离散余弦变换模块实现为八级流水线操作。

所述一维离散余弦变换模块的加减法运算模块包含加法模块、减法模块两个并行模块，每一个模块包含有比较器、数据选择器、加法器和减法器；数据同时进入比较器、加法器和减法器，数据比较器的输出结果接入数据选择器的数据选择端，加法器和减法器的输出数据接入数据选择器的数据输入端数据选择器的数据输出为加法器模块或减法器模块的数据结果的数值位，数据比较器输出数据结果的符号位。输入数据进入加法模块，通过比较器，首先判决输入数据的符号位，两个输入数据同号，判决作加法，输出求和数据结果最高符号位与输入数据相同，异号则做减法，根据两个输入数据的大小判决输出求和数据的符号位；输入数据进入减法模块，通过比较器，首先判断输入数据的符号位，两个输入数据同号，判决作减法，根据两个输入数据的大小判决输出求差数据的符号位，异号则做加法，输出求差数据的结果最高符号位与输入数据的被减数相同。

所述一维离散余弦变换模块的寄存器模块D1包含4个位宽为13比特的D触发器，组成四组并行的延时功能模块，实现模块的一个时钟周期的延时；寄存器模块D2包含4个位宽为13比特的D触发器，构成两组并行的延时功能模块，每一组模块为两级D触发器组成，实现模块的两个时钟周期的延时。

所述一维离散余弦变换模块的右移模块R1为并行四输入的右移一位模块；右移模块R2为并行六输入的右移八位模块；右移模块R3为并行两输入的右移16位模块。

所述一维离散余弦变换模块的加法乘法混合模块包含两个加法模块，一个减法模块、上下两个寄存器模块和三个不同乘系数的乘法运算替代模块；加法乘法混合模块B1，输入数据进入加法模块，同时上输入数据接入上寄存器模块输入端，下输入数据接入下寄存器输入端；上寄存器模块输出信号接入乘系数为35的乘法运算替代模块，下寄存器输出信号接入乘系数为106的乘法运算替代模块，加法模块输出信号接入乘系数为177的乘法运算替代模块，乘系数为35的乘法运算替代模块输出信号接入加法模块输入端，乘系数为106的乘法运算替代模块输出信号接入加法模块输入端和减法模块被减数输入端，乘系数为177的乘法运算替代模块输出信号接入减法模块减数输入端；加法乘法混合模块B2，输入数据进入加法模块，同时上输入数据接入上寄存器模块输入端，下输入数据接入下寄存器输入端；上寄存器模块输出信号接入乘系数为100的乘法运算替代模块，下寄存器输出信号接入乘系数为125的乘法运算替代模块，加法模块输出信号接入乘系数为150的乘法运算替代模块，乘系数为100的乘法运算替代模块输出信号接入加法模块输入端，乘系数为125的乘法运算替代模块输出信号接入加法模块输入端和减法模块被减数输入端，乘系数为150的乘法运算替代模块输出信号接入减法模块减数输入端；加法乘法混合模块B3，输入数据进入加法模块，同时上输入数据接入上寄存器模块输入端，下输入数据接入下寄存器输入端；上寄存器模块输出信号接入乘系数为69的乘法运算替代模块，下寄存器输出信号接入乘系数为48的乘法运算替代模块，加法模块输出信号接入乘系数为167的乘法运算替代模块，乘系数为69的乘法运算替代模块输出信号接入加法模块输入端，乘系数为48的乘法运算替代模块输出信号接入加法模块输入端和减法模块被减数输入端，乘系数为167的乘法运算替代模块输出信号接入减法模块减数输入端；乘法运算替代模块为经过优化的流水线乘法实现方式。

所述的一维离散余弦变换模块的乘法运算替代模块包含移位扩展模块、前级加法器模块和后级加法器模块；移位扩展模块接入前级加法器模块，前级加法器模块接入后级加法器模块；上述模块类型有乘系数为90、35、106、177、100、125、150、69、48、167的乘法器替代模块.其中乘系数为90的乘法器替代模块(M1、M2、M3、M4)的移位扩展模块的输出为左移6、4、3、0位的输入数据值，前级加法器模块为两个并行加法器模块；乘系数为35的乘法运算替代模块的移位扩展模块的输出为左移5、1、0位的输入数据值，前级加法器模块为一个加法器模块，左移5位输出值接入后级加法器模块，其他两个输出值接入前级加法器模块；乘系数为106的乘法运算替代模块的移位扩展模块的输出为左移6、5、3、1位的输入数据值，前级加法器为两个并行加法器模块；乘系数为177的乘法运算替代模块的移位扩展模块的输出为左移7、5、4、0位的输入数据值，前级加法器模块为两个并行加法器模块；乘系数为100的乘法运算替代模块的移位扩展模块的输出为左移5、4、2位的输入数据值，前级加法器模块为一个加法器模块，左移5位输出值接入后级加法器模块，其他两个输出值接入前级加法器模块；乘系数为125的乘法运算替代模块的移位扩展模块的输出为左移7、1、0位的输入数据值，前级加法器模块为一个加法器模块，左移7位输出值接入后级加法器模块，其他两个输出值接入前级加法器模块；乘系数为150的乘法运算替代模块的移位扩展模块的输出为左移7、4、2、1位的输入数据值，前级加法器模块为两个并行加法器模块；乘系数为69的乘法运算替代模块的移位扩展模块的输出为左移6、2、0位的输入数据值，前级加法器模块为一个加法器模块，左移7位输出值接入后级加法器模块，其他两个输出值接入前级加法器模块；乘系数为48的乘法运算替代模块的移位扩展模块的输出为左移5、4的输入数据值，前级加法器模块为一个加法器模块；乘系数为167的乘法运算替代模块的移位扩展模块的输出为左移7、4、2、1位的输入数据值，前级加法器模块为两个并行加法器模块。

所述一维离散余弦变换模块的并行减法器模块包含并行的两个减法模块。

所述减法器模块包含一个减法模块。

所述加法器模块包含一个加法模块。

所述变换编码控制模块包含状态控制机、计数器、数据选择器和寄存器。计数器与状态控制机相连，状态控制机通过数据选择器接入寄存器，用以实现对数据流的控制，实现行DCT变换和列DCT变换的交替进行，来实现整个装置的变换编码功能。

所述变换编码控制模块的计数器，在复位信号为0时，计数器信号值为0；在复位信号为1时，当变换启动使能信号为0时，计数器信号值为0，当变换启动使能信号为1时，计数器开始计数功能计数器信号值在每一个时钟上升沿到来时加1，如若计数器信号值为163时，计数器信号值为0。

电路的输入数据为无符号8比特的8×8的数据块，输入数据输入位截取模块，变换启动使能信号输入变换编码控制模块，启动电路运行；数据选择模块的两个数据输入信号分别接入位截取模块输出数据信号和转置存储矩阵RAM模块输出数据信号；数据选择模块的数据选择端接入变换编码控制模块的数据选择信号，数据选择模块的数据输出端接入串并转换模块的数据输入端；串并转换模块的输出使能端接编码变换控制模块的串并转换使能信号输出端，串并转换模块的输出端接入一维离散余弦变换模块的数据输入端；一维离散余弦变换模块的输入使能信号接变换编码控制模块的一维离散余弦变换模块变换使能信号，其数据输出端接入并转串模块的输入数据端；并转串模块的输入使能信号接编码变换控制模块的并转串使能信号输出端，并转串模块的输出数据接位截取模块的数据输入端；位截取模块的数据输出端接转置存储矩阵RAM模块的数据输入端；转置存储矩阵RAM模块的地址输入端接入转置地址产生模块的数据地址输出端，其读写信号输入端接入变换编码控制模块的RAM读写信号；转置地址产生模块的输入接变换编码控制模块的写地址使能信号和读地址使能信号。变换编码控制模块的变换输出有效信号和并转串模块的数据输出信号是二维离散余弦变换装置的数据输出信号，输出信号数据最高位为符号位，其它数据位为数值结果的绝对值。数据表示方式为有符号数。所述串并转换模块、一维离散余弦变换模块和并转串模块构成流水线操作。

一种上述电路中的变换编码控制模块的工作方法，步骤如下：

Step1：初始状态，装置空闲，数据变换结束信号为高电平；其它控制输出信号为低电平；

Step2：输入变换启动使能信号为高电平，变换编码控制模块包含的模163的计数器开始计数，模块输出信号全部为低电平，计数器增加到6时，跳转到下一步骤；

Step3：输出串并转换使能信号为高电平，其它控制输出信号为低电平；下一时钟周期跳转到下一步骤；

Step4：输出一维离散余弦变换模块变换使能信号为高电平，其它控制信号为低电平，计数器增加到14跳转到下一步骤；

Step5：输出一维离散余弦变换模块变换使能信号为高电平，串并转换使能信号为高电平，其它控制输出信号为低电平，下一时钟周期跳转到下一步骤；

Step6：一维离散余弦变换模块变换使能信号为高电平，并转串使能信号为高电平，其它控制输出信号为低电平，下一时钟周期跳转到下一步骤；

Step7：一维离散余弦变换模块变换使能信号为高电平，写地址使能信号输出为高电平，RAM读写信号输出高电平，其它输出信号为低电平，计数器信号值为22，30，38，46，54，62，70时，跳转到下一步骤；

Step8：串并转换使能信号为高电平，一维离散余弦变换模块变换使能信号为高电平，写地址使能信号输出为高电平，RAM读写信号输出高电平，其它输出信号为低电平，下一时钟周期跳转到下一步骤；

Step9：一维离散余弦变换模块变换使能信号为高电平，并转串使能信号为高电平，写地址使能信号输出为高电平，RAM读写信号输出高电平，其它输出信号为低电平，计数器不为72时，跳转到步骤7，计数器信号值为72时，跳转到下一步骤；

Step10：，写地址使能信号输出为高电平，RAM读写信号输出高电平，其它输出信号为低电平，计数器信号值为80时，跳转到下一步骤；

Step11：数据选择信号为高电平，读地址使能信号输出为高电平，其它输出信号为低电平，计数器信号值为89时，跳转到下一步骤；

Step12：数据选择信号为高电平，串并转换使能信号为高电平，读地址使能信号输出为高电平，其它输出信号为低电平，下一时钟周期跳转到下一步骤；

Step13：数据选择信号为高电平，一维离散余弦变换模块变换使能信号为高电平，读地址使能信号输出为高电平，其它输出信号为低电平，计数器信号值为97时，跳转到下一步骤；

Step14：数据选择信号为高电平，串并转换使能信号为高电平，一维离散余弦变换模块变换使能信号为高电平，读地址使能信号输出为高电平，其它输出信号为低电平，下一时钟周期跳转到下一步骤；

Step15：数据选择信号为高电平，一维离散余弦变换模块变换使能信号为高电平，并转串使能信号为高电平，读地址使能信号输出为高电平，其它输出信号为低电平，下一时钟周期跳转到下一步骤；

Step16：数据选择信号为高电平，一维离散余弦变换模块变换使能信号为高电平，读地址使能信号输出为高电平，变换输出有效信号为高电平，其它输出信号为低电平，计数器信号值为105，113，121，129，137，145，153时，跳转到下一步骤；

Step17：数据选择信号为高电平，串并转换使能信号为高电平，一维离散余弦变换模块变换使能信号为高电平，读地址使能信号输出为高电平，变换输出有效信号为高电平，其它输出信号为低电平，下一时钟周期跳转到下一步骤；

Step18：数据选择信号为高电平，一维离散余弦变换模块变换使能信号为高电平，并转串使能信号为高电平，读地址使能信号输出为高电平，变换输出有效信号为高电平，其它输出信号为低电平，计数器信号值为155时，跳转到下一步骤，不为155时，跳转到步骤16；

Step19：变换输出有效信号为高电平，其它输出信号为低电平，计数器信号值为162时，跳转到下一步骤；

Step20：变换输出有效信号为高电平，数据变换结束信号为高电平，其它输出信号为低电平，下一时钟周期跳转到步骤1。

一种利用上述电路实现高速二维离散余弦变换的方法，步骤如下：

Step1：启动变换装置，输入为无符号数据位宽8比特的8×8数据块，输入数据进入位扩展模块，通过位扩展模块将输入数据扩展为11位数据，启动变换编码控制模块计数器，数据选择模块输出位扩展模块数据；

Step2：串并转换模块接收数据选择模块的输出数据，变换编码控制模块在计数器信号值为6、14、22、30、38、46、54、62、70时，向串并转换输出高电平的串并转换使能信号，串并转换输出8个并行输出数据；

Step3：一维离散余弦变换模块接收串并转换的并行数据，变换编码控制模块的一维离散余弦变换模块变换使能信号为高电平，启动一维离散余弦变换的行变换；

Step4：经过八个时钟周期，一维离散余弦变换的输出端输出一维变换数据结果；

Step5：并转串模块接收到一维离散余弦变换的模块输入数据，在接收到变换编码控制模块的高电平的并转串使能信号，将八个并行数据转换为串行数据输出；

Step6：位截取模块将并转串模块输入数据最高位符号位和低十位组成行变换数据结果；

Step7：转置地址产生模块接收到变换编码控制模块的高电平的写地址使能信号，将8个行变换编码数据的地址依时钟送入转置存储矩阵RAM模块，将数据写入转置存储矩阵RAM模块中；

Step8：上述步骤1到7施行流水线操作，64个数据全部实现行变换后，转置地址产生模块接收到变换编码控制模块的高电平的读地址使能信号，将8个行变换编码数据地址依时钟送入转置存储矩阵RAM模块，将行变换存储数据线性读出转置存储矩阵RAM模块；

Step9：数据选择模块在变换编码控制模块的数据选择信号为高电平时，输出从转置存储矩阵RAM模块数据输出端输入的数据；

Step10：串并转换模块接收数据选择模块的输出数据，变换编码控制模块在计数器信号值为97、105、113、121、129、137、145、153时，向串并转换模块输出高电平的串并转换使能信号，串并转换输出8个并行输出数据；

Step11：一维离散余弦变换模块接收到串并转换的并行数据，变换编码控制模块输出高电平的一维离散余弦变换模块变换使能信号，启动一维离散余弦变换的列变换；

Step12：经过八个时钟周期，一维离散余弦变换的输出端输出一维变换数据结果；

Step13：并转串模块接收到一维离散余弦变换的模块输入数据，在接收到变换编码控制模块高电平的并转串使能信号，将八个并行数据转换为串行数据输出，同时变换编码控制模块的变换输出有效信号输出高电平，表示二维离散余弦变换装置的输出有效变换结果；

Step14：以上步骤9到13施行流水线操作，输出最后一组变换结果数据时，变换编码控制模块的数据变换结束信号输出高电平，表示数据变换过程完成，装置可接收到新的数据块，进行新的二维离散余弦变换。

基于二维离散余弦变换技术是视频和图像数据压缩的核心，针对基于高速编码变换需求进行设计，提出了基于行列式分解的一种快速、高效、简捷的变换编码装置及其控制方法，该装置的系统设计思路简洁、硬件要求简单、适合于高速数据处理系统的变换编码应用。

本发明的有益效果是：

1、对传统的数据流设计电路为主的模块在架构上进行了创新，结合查找表和分布式算法，采用了优化的并行加法取代通用累加器，实现乘法运算，减少资源消耗。

2、本装置首先适应了数据压缩的高速数据率的应用场合，可以工作在较高的频率上，通过在Altera CycloneII EP2C5T144C6系列的FPGA实现，可以得到该模块可以工作在118MHz的频率上，可以满足视频和图像数据压缩的工作实时处理需求。

3、本发明整个设计采用模块复用技术，摆脱了传统的复杂逻辑电路设计，使得电路结构简单，占用面积较少，在Altera CycloneII EP2C5T144C6系列的FPGA实现结果表明，本装置只占用了该FPGA 33216个Logic Elements中的2788个，从而达到节省芯片成本的作用。整个设计设计采用最高比特位为符号位，其余位为数值绝对值的数制表示方法，为后续的熵编码提供更便利的实现方法，减少运算的比特位，进一步减少功耗和面积。

4、本发明由于采用了对模块加入使能信号，在不需要调用模块工作时，将模块悬起，最大限度的减少电平的翻转，降低了逻辑电平翻转所带来的功耗。采用了流水线结构，截断了长的数据路径，降低了时钟周期内的充放电电容，从而使得其工作电压可以降低。所以，本发明的功耗也是非常低的。

本装置其较高的时钟频率、占用较小的芯片资源及其低功耗的特点都可以降低整个芯片的成本，提高产品在市场上的竞争力。

附图说明

图1为本发明的硬件结构示意图。

其中，1、位扩展模块；2、数据选择模块；3、串并转换模块；4、一维离散余弦变换模块；5、并转串模块；6、转置地址产生器模块；7、转置存储矩阵RAM模块；8、变换编码控制模块，9、位截取模块。

图2为本发明的一维离散余弦变换模块的硬件结构示意图

其中：10、加减法运算模块；11、并行减法模块；12、加法器模块；13、减法器模块；14、右移模块；15、寄存器模块；16、乘系数为90的乘法器替代模块；17、加法乘法混合模块。

图3为本发明的变换编码控制模块的工作方法的流程框图。

其中：18—37按顺序表示了该工作方法的各个步骤。

图4为本发明实现高速二维离散余弦变换的方法的流程框图。

其中：38—51按顺序表示了该变换方法的各个步骤。

具体实施方式

下面结合附图与实施例对本发明作进一步说明，但不限于此。

实施例1：(硬件实施例)

本发明集成电路实施例如图1-2所示，包括变换编码控制模块8、位扩展模块1、数据选择模块2、串并转换模块3、一维离散余弦变换模块4、并转串模块5、转置存储矩阵RAM模块7、位截取模块9和转置地址产生模块6，其特征在于位扩展模块1和数据选择模块2相连接；数据选择模块2和串并转换模块3相连接；串并转换模块3和一维离散余弦变换模块4相连接；一维离散余弦变换模块4和并转串模块5相连接；并转串模块5经过位截取模块9和转置存储矩阵RAM模块7相连接；变换编码控制模块8分别同数据选择模块2、串并转换模块3、一维离散余弦变换模块4、并转串模块5、转置地址产生器模块6和转置存储矩阵RAM模块7相连接；转置存储矩阵RAM模块7连接在数据选择模块2输入端。

所述转置地址产生模块6包含读地址产生器、写地址产生器和输入数据为5比特位的数据选择器，其读地址产生器和写地址产生器的数据输出分别接数据选择器的0和1输入端，数据选择器的输出作为接模块数据输出端。

所述一维离散余弦变换模块4包含9个加减法运算模块10，即A1、A2、A3、A4、A5、A6、A7、A8、A9、2个寄存器模块15，即D1、D2、3个右移模块14，即R1、R2、R3和3个加法乘法混合模块17即B1、B2、B3、并行减法器模块11、加法器模块12、减法器模块13、4个乘法运算替代模块16即M1、M2、M3、M4用以实现八输入数据的一维离散余弦变换；定义一维离散余弦变换的并行输入数据为f0、f1、f2、f3、f4、f5、f6、f7，输出变换结果数据为F0，F1，F2，F3，F4，F5，F6，F7；一维离散余弦变换模块输入数据f0与f7输入加减法运算模块A1，f3与f4输入加减法运算模块A2，f1与f6输入加减法运算模块A3，f2与f5输入加减法运算模块A4；加减法运算模块A1输出端的求和数据信号接入加减法运算模块A5上输入端，求差数据信号接入加法乘法混合模块B1上输入端；加减法运算模块A2输出的求和数据信号接入加减法运算模块A5下输入端，求差数据信号接入加法乘法混合模块B1下输入端；加减法运算模块A3输出的求和数据信号接入加减法运算模块A6上输入端，求差数据信号接入加法乘法混合模块B2上输入端；加减法运算模块A4输出的求和数据信号接入加减法运算模块A6下输入端，求差数据信号接入加法乘法混合模块B2下输入端；加法乘法混合模块B1输出信号接入加减法运算模块A8和并行减法器模块被减数输入端；加法乘法混合模块B2输出信号接入加减法运算模块A9和并行减法器模块减数输入端；加减法运算模块A5输出的求和数据信号接入加减法运算模块A7上输入端，求差数据信号接入加法乘法混合模块B3上输入端加减法运算模块A6输出的求和数据信号接入加减法运算模块A7下输入端，求差数据信号接入加法乘法混合模块B3下输入端；加减法运算模块A7输出的求和数据信号接入乘系数为90的乘法器替代模块M1，输出求差数据信号接入乘系数为90的乘法器替代模块M2；加法乘法混合模块B3输出信号接入右移模块R1输入端；加减法运算模块A8输出的求和数据信号接入加法器模块，输出的求差数据信号接入减法器模块13的减数输入端；加减法运算模块A9输出的求和数据信号接入加法器模块12，输出的求差数据信号接入减法器模块13的被减数输入端；并行减法器模块11的输出信号接入右移模块R1输入端；加法器模块12输出信号接入乘系数为90的乘法器替代模块M3；减法器模块13输出信号接入乘系数为90的乘法器替代模块M4；乘系数为90的乘法器替代模块M1、M2接入右移模块R2；右移模块R1的输出信号接入右移模块R2；乘系数为90的乘法器替代模块M3、M4接入右移模块R3；右移模块R2的上4组输出信号接入寄存器模块D1，下两组输出信号接入寄存器模块D2；右移模块R3的输出数据和寄存器模块D1、D2的输出数据为一维离散余弦变换的输出结果。

所述一维离散余弦变换模块4的加减法运算模块10包含加法模块、减法模块两个并行模块，每一个模块包含有比较器、数据选择器、加法器和减法器；数据同时进入比较器、加法器和减法器，数据比较器的输出结果接入数据选择器的数据选择端，加法器和减法器的输出数据接入数据选择器的数据输入端；数据选择器的数据输出为加法器模块或减法器模块的数据结果的数值位，数据比较器输出数据结果的符号位。

所述一维离散余弦变换模块4的加法乘法混合模块17包含两个加法模块，一个减法模块、上下两个寄存器模块和三个不同乘系数的乘法运算替代模块。

所述的一维离散余弦变换模块4的乘法运算替代模块16包含移位扩展模块、前级加法器模块和后级加法器模块；移位扩展模块接入前级加法器模块，前级加法器模块接入后级加法器模块。

所述变换编码控制模块8包含状态控制机、计数器、数据选择器和寄存器。计数器与状态控制机相连，状态控制机通过数据选择器接入寄存器，用以实现对数据流的控制，实现行DCT变换和列DCT变换的交替进行，来实现整个装置的变换编码功能。

实施例2：(方法实施例)

一种上述电路中的变换编码控制模块8的工作方法，如图3所示，步骤如下：

18：初始状态，装置空闲，数据变换结束信号为高电平；其它控制输出信号为低电平；

19：输入变换启动使能信号为高电平，变换编码控制模块8包含的模163的计数器开始计数，模块输出信号全部为低电平，计数器增加到6时，跳转到下一步骤；

20：输出串并转换使能信号为高电平，其它控制输出信号为低电平；下一时钟周期跳转到下一步骤；

21：输出一维离散余弦变换模块变换使能信号为高电平，其它控制信号为低电平，计数器增加到14跳转到下一步骤；

22：输出一维离散余弦变换模块变换使能信号为高电平，串并转换使能信号为高电平，其它控制输出信号为低电平，下一时钟周期跳转到下一步骤；

23：一维离散余弦变换模块变换使能信号为高电平，并转串使能信号为高电平，其它控制输出信号为低电平，下一时钟周期跳转到下一步骤；

24：一维离散余弦变换模块变换使能信号为高电平，写地址使能信号输出为高电平，RAM读写信号输出高电平，其它输出信号为低电平，计数器信号值为22，30，38，46，54，62，70时，跳转到下一步骤；

25：串并转换使能信号为高电平，一维离散余弦变换模块变换使能信号为高电平，写地址使能信号输出为高电平，RAM读写信号输出高电平，其它输出信号为低电平，下一时钟周期跳转到下一步骤；

26：一维离散余弦变换模块变换使能信号为高电平，并转串使能信号为高电平，写地址使能信号输出为高电平，RAM读写信号输出高电平，其它输出信号为低电平，计数器不为72时，跳转到步骤7，计数器信号值为72时，跳转到下一步骤；

27：写地址使能信号输出为高电平，RAM读写信号输出高电平，其它输出信号为低电平，计数器信号值为80时，跳转到下一步骤；

28：数据选择信号为高电平，读地址使能信号输出为高电平，其它输出信号为低电平，计数器信号值为89时，跳转到下一步骤；

29：数据选择信号为高电平，串并转换使能信号为高电平，读地址使能信号输出为高电平，其它输出信号为低电平，下一时钟周期跳转到下一步骤；

30：数据选择信号为高电平，一维离散余弦变换模块变换使能信号为高电平，读地址使能信号输出为高电平，其它输出信号为低电平，计数器信号值为97时，跳转到下一步骤；

31：数据选择信号为高电平，串并转换使能信号为高电平，一维离散余弦变换模块变换使能信号为高电平，读地址使能信号输出为高电平，其它输出信号为低电平，下一时钟周期跳转到下一步骤；

32：数据选择信号为高电平，一维离散余弦变换模块变换使能信号为高电平，并转串使能信号为高电平，读地址使能信号输出为高电平，其它输出信号为低电平，下一时钟周期跳转到下一步骤；

33：数据选择信号为高电平，一维离散余弦变换模块变换使能信号为高电平，读地址使能信号输出为高电平，变换输出有效信号为高电平，其它输出信号为低电平，计数器信号值为105，113，121，129，137，145，153时，跳转到下一步骤；

34：数据选择信号为高电平，串并转换使能信号为高电平，一维离散余弦变换模块变换使能信号为高电平，读地址使能信号输出为高电平，变换输出有效信号为高电平，其它输出信号为低电平，下一时钟周期跳转到下一步骤；

35：数据选择信号为高电平，一维离散余弦变换模块变换使能信号为高电平，并转串使能信号为高电平，读地址使能信号输出为高电平，变换输出有效信号为高电平，其它输出信号为低电平，计数器信号值为155时，跳转到下一步骤，不为155时，跳转到步骤16；

36：变换输出有效信号为高电平，其它输出信号为低电平，计数器信号值为162时，跳转到下一步骤；

37：变换输出有效信号为高电平，数据变换结束信号为高电平，其它输出信号为低电平，下一时钟周期跳转到步骤1。

一种利用上述电路实现高速二维离散余弦变换的方法，如图4所示，步骤如下：

38：启动变换装置，输入为无符号数据位宽8比特的8×8数据块，输入数据进入位扩展模块，通过位扩展模块将输入数据扩展为11位数据，启动变换编码控制模块计数器，数据选择模块输出位扩展模块数据；

39：串并转换模块接收数据选择模块的输出数据，变换编码控制模块在计数器信号值为6、14、22、30、38、46、54、62、70时，向串并转换输出高电平的串并转换使能信号，串并转换输出8个并行输出数据；

40：一维离散余弦变换模块接收串并转换的并行数据，变换编码控制模块的一维离散余弦变换模块变换使能信号为高电平，启动一维离散余弦变换的行变换；

41：经过八个时钟周期，一维离散余弦变换的输出端输出一维变换数据结果；

42：并转串模块接收到一维离散余弦变换的模块输入数据，在接收到变换编码控制模块的高电平的并转串使能信号，将八个并行数据转换为串行数据输出；

43：位截取模块将并转串模块输入数据最高位符号位和低十位组成行变换数据结果；

44：转置地址产生模块接收到变换编码控制模块的高电平的写地址使能信号，将8个行变换编码数据的地址依时钟送入转置存储矩阵RAM模块，将数据写入转置存储矩阵RAM模块中；

45：上述步骤1到7施行流水线操作，64个数据全部实现行变换后，转置地址产生模块接收到变换编码控制模块的高电平的读地址使能信号，将8个行变换编码数据地址依时钟送入转置存储矩阵RAM模块，将行变换存储数据线性读出转置存储矩阵RAM模块；

46：数据选择模块在变换编码控制模块的数据选择信号为高电平时，输出从转置存储矩阵RAM模块数据输出端输入的数据；

47：串并转换模块接收数据选择模块的输出数据，变换编码控制模块在计数器信号值为97、105、113、121、129、137、145、153时，向串并转换模块输出高电平的串并转换使能信号，串并转换输出8个并行输出数据；

48：一维离散余弦变换模块接收到串并转换的并行数据，变换编码控制模块输出高电平的一维离散余弦变换模块变换使能信号，启动一维离散余弦变换的列变换；

49：经过八个时钟周期，一维离散余弦变换的输出端输出一维变换数据结果；

50：并转串模块接收到一维离散余弦变换的模块输入数据，在接收到变换编码控制模块高电平的并转串使能信号，将八个并行数据转换为串行数据输出，同时变换编码控制模块的变换输出有效信号输出高电平，表示二维离散余弦变换装置的输出有效变换结果；

51：以上步骤9到13施行流水线操作，输出最后一组变换结果数据时，变换编码控制模块的数据变换结束信号输出高电平，表示数据变换过程完成，装置可接收到新的数据块，进行新的二维离散余弦变换。

Claims (9)

1、一种实现高速二维离散余弦变换的集成电路，包括变换编码控制模块、位扩展模块、数据选择模块、串并转换模块、一维离散余弦变换模块、并转串模块、转置存储矩阵RAM模块、位截取模块和转置地址产生模块，其特征在于位扩展模块和数据选择模块相连接；数据选择模块和串并转换模块相连接；串并转换模块和一维离散余弦变换模块相连接；一维离散余弦变换模块和并转串模块相连接；并转串模块经过位截取模块和转置存储矩阵RAM模块相连接；变换编码控制模块分别同数据选择模块、串并转换模块、一维离散余弦变换模块、并转串模块、转置地址产生器模块和转置存储矩阵RAM模块相连接；转置存储矩阵RAM模块连接在数据选择模块输入端。

2、如权利要求1所述的一种实现高速二维离散余弦变换的集成电路，其特征在于所述转置地址产生模块包含读地址产生器、写地址产生器和输入数据为5比特位的数据选择器，其读地址产生器和写地址产生器的数据输出分别接数据选择器的0和1输入端，数据选择器的输出作为接模块数据输出端。

3、如权利要求1所述的一种实现高速二维离散余弦变换的集成电路，其特征在于所述一维离散余弦变换模块包含9个加减法运算模块A1、A2、A3、A4、A5、A6、A7、A8、A9、2个寄存器模块D1、D2、3个右移模块R1、R2、R3、3个加法乘法混合模块B1、B2、B3、并行减法器模块、加法器模块、减法器模块和4个乘系数为90的乘法器替代模块M1、M2、M3、M4用以实现八输入数据的一维离散余弦变换；定义一维离散余弦变换的并行输入数据为f0、f1、f2、f3、f4、f5、f6、f7，输出变换结果数据为F0，F1，F2，F3，F4，F5，F6，F7；一维离散余弦变换模块输入数据f0与f7输入加减法运算模块A1，f3与f4输入加减法运算模块A2，f1与f6输入加减法运算模块A3，f2与f5输入加减法运算模块A4；加减法运算模块A1输出端的求和数据信号接入加减法运算模块A5上输入端，求差数据信号接入加法乘法混合模块B1上输入端；加减法运算模块A2输出的求和数据信号接入加减法运算模块A5下输入端，求差数据信号接入加法乘法混合模块B1下输入端；加减法运算模块A3输出的求和数据信号接入加减法运算模块A6上输入端，求差数据信号接入加法乘法混合模块B2上输入端；加减法运算模块A4输出的求和数据信号接入加减法运算模块A6下输入端，求差数据信号接入加法乘法混合模块B2下输入端；加法乘法混合模块B1输出信号接入加减法运算模块A8和并行减法器模块被减数输入端；加法乘法混合模块B2输出信号接入加减法运算模块A9和并行减法器模块减数输入端；加减法运算模块A5输出的求和数据信号接入加减法运算模块A7上输入端，求差数据信号接入加法乘法混合模块B3上输入端；加减法运算模块A6输出的求和数据信号接入加减法运算模块A7下输入端，求差数据信号接入加法乘法混合模块B3下输入端；加减法运算模块A7输出的求和数据信号接入乘系数为90的乘法器替代模块M1，输出求差数据信号接入乘系数为90的乘法器替代模块M2；加法乘法混合模块B3输出信号接入右移模块R1输入端；加减法运算模块A8输出的求和数据信号接入加法器模块，输出的求差数据信号接入减法器模块的减数输入端；加减法运算模块A9输出的求和数据信号接入加法器模块，输出的求差数据信号接入减法器模块的被减数输入端；并行减法器模块的输出信号接入右移模块R1输入端；加法器模块输出信号接入乘系数为90的乘法器替代模块M3；减法器模块输出信号接入乘系数为90的乘法器替代模块M4；乘系数为90的乘法器替代模块M1、M2接入右移模块R2；右移模块R1的输出信号接入右移模块R2；乘系数为90的乘法器替代模块M3、M4接入右移模块R3；右移模块R2的上4组输出信号接入寄存器模块D1，下两组输出信号接入寄存器模块D2；右移模块R3的输出数据和寄存器模块D1、D2的输出数据为一维离散余弦变换的输出结果。

4、如权利要求3所述的一维离散余弦变换模块，其特征在于所述的加减法运算模块包含加法模块、减法模块两个并行模块，每一个模块包含有比较器、数据选择器、加法器和减法器；数据同时进入比较器、加法器和减法器，数据比较器的输出结果接入数据选择器的数据选择端，加法器和减法器的输出数据接入数据选择器的数据输入端；数据选择器的数据输出为加法器模块或减法器模块的数据结果的数值位，数据比较器输出数据结果的符号位。

5、如权利要求3所述的一维离散余弦变换模块，其特征在于所述的加法乘法混合模块包含两个加法模块，一个减法模块、上下两个寄存器模块和三个不同乘系数的乘法运算替代模块。

6、如权利要求3所述的一维离散余弦变换模块，其特征在于所述的一维离散余弦变换模块的乘法运算替代模块包含移位扩展模块、前级加法器模块和后级加法器模块；移位扩展模块接入前级加法器模块，前级加法器模块接入后级加法器模块。

7、如权利要求1所述的一种实现高速二维离散余弦变换的集成电路，其特征在于所述的变换编码控制模块包含状态控制机、计数器、数据选择器和寄存器，计数器与状态控制机相连，状态控制机通过数据选择器接入寄存器，用以实现对数据流的控制，实现行DCT变换和列DCT变换的交替进行，来实现整个装置的变换编码功能。

8、一种如权利要求1所述电路中的变换编码控制模块的工作方法，步骤如下：

Step1：初始状态，装置空闲，数据变换结束信号为高电平；其它控制输出信号为低电平；

Step2：输入变换启动使能信号为高电平，变换编码控制模块包含的模163的计数器开始计数，模块输出信号全部为低电平，计数器增加到6时，跳转到下一步骤；

Step3：输出串并转换使能信号为高电平，其它控制输出信号为低电平；下一时钟周期跳转到下一步骤；

Step4：输出一维离散余弦变换模块变换使能信号为高电平，其它控制信号为低电平，计数器增加到14跳转到下一步骤；

Step5：输出一维离散余弦变换模块变换使能信号为高电平，串并转换使能信号为高电平，其它控制输出信号为低电平，下一时钟周期跳转到下一步骤；

Step6：一维离散余弦变换模块变换使能信号为高电平，并转串使能信号为高电平，其它控制输出信号为低电平，下一时钟周期跳转到下一步骤；

Step7：一维离散余弦变换模块变换使能信号为高电平，写地址使能信号输出为高电平，RAM读写信号输出高电平，其它输出信号为低电平，计数器信号值为22，30，38，46，54，62，70时，跳转到下一步骤；

Step8：串并转换使能信号为高电平，一维离散余弦变换模块变换使能信号为高电平，写地址使能信号输出为高电平，RAM读写信号输出高电平，其它输出信号为低电平，下一时钟周期跳转到下一步骤；

Step9：一维离散余弦变换模块变换使能信号为高电平，并转串使能信号为高电平，写地址使能信号输出为高电平，RAM读写信号输出高电平，其它输出信号为低电平，计数器不为72时，跳转到步骤7，计数器信号值为72时，跳转到下一步骤；

Step10：，写地址使能信号输出为高电平，RAM读写信号输出高电平，其它输出信号为低电平，计数器信号值为80时，跳转到下一步骤；

Step11：数据选择信号为高电平，读地址使能信号输出为高电平，其它输出信号为低电平，计数器信号值为89时，跳转到下一步骤；

Step12：数据选择信号为高电平，串并转换使能信号为高电平，读地址使能信号输出为高电平，其它输出信号为低电平，下一时钟周期跳转到下一步骤；

Step13：数据选择信号为高电平，一维离散余弦变换模块变换使能信号为高电平，读地址使能信号输出为高电平，其它输出信号为低电平，计数器信号值为97时，跳转到下一步骤；

Step14：数据选择信号为高电平，串并转换使能信号为高电平，一维离散余弦变换模块变换使能信号为高电平，读地址使能信号输出为高电平，其它输出信号为低电平，下一时钟周期跳转到下一步骤；

Step15：数据选择信号为高电平，一维离散余弦变换模块变换使能信号为高电平，并转串使能信号为高电平，读地址使能信号输出为高电平，其它输出信号为低电平，下一时钟周期跳转到下一步骤；

Step16：数据选择信号为高电平，一维离散余弦变换模块变换使能信号为高电平，读地址使能信号输出为高电平，变换输出有效信号为高电平，其它输出信号为低电平，计数器信号值为105，113，121，129，137，145，153时，跳转到下一步骤；

Step17：数据选择信号为高电平，串并转换使能信号为高电平，一维离散余弦变换模块变换使能信号为高电平，读地址使能信号输出为高电平，变换输出有效信号为高电平，其它输出信号为低电平，下一时钟周期跳转到下一步骤；

Step18：数据选择信号为高电平，一维离散余弦变换模块变换使能信号为高电平，并转串使能信号为高电平，读地址使能信号输出为高电平，变换输出有效信号为高电平，其它输出信号为低电平，计数器信号值为155时，跳转到下一步骤，不为155时，跳转到步骤16；

Step19：变换输出有效信号为高电平，其它输出信号为低电平，计数器信号值为162时，跳转到下一步骤；

Step20：变换输出有效信号为高电平，数据变换结束信号为高电平，其它输出信号为低电平，下一时钟周期跳转到步骤1。

9.一种利用权利要求1所述电路实现高速二维离散余弦变换的方法，步骤如下：

Step1：启动变换装置，输入为无符号数据位宽8比特的8×8数据块，输入数据进入位扩展模块，通过位扩展模块将输入数据扩展为11位数据，启动变换编码控制模块计数器，数据选择模块输出位扩展模块数据；

Step2：串并转换模块接收数据选择模块的输出数据，变换编码控制模块在计数器信号值为6、14、22、30、38、46、54、62、70时，向串并转换输出高电平的串并转换使能信号，串并转换输出8个并行输出数据；

Step3：一维离散余弦变换模块接收串并转换的并行数据，变换编码控制模块的一维离散余弦变换模块变换使能信号为高电平，启动一维离散余弦变换的行变换；

Step4：经过八个时钟周期，一维离散余弦变换的输出端输出一维变换数据结果；

Step5：并转串模块接收到一维离散余弦变换的模块输入数据，在接收到变换编码控制模块的高电平的并转串使能信号，将八个并行数据转换为串行数据输出；

Step6：位截取模块将并转串模块输入数据最高位符号位和低十位组成行变换数据结果；

Step7：转置地址产生模块接收到变换编码控制模块的高电平的写地址使能信号，将8个行变换编码数据的地址依时钟送入转置存储矩阵RAM模块，将数据写入转置存储矩阵RAM模块中；

Step8：上述步骤1到7施行流水线操作，64个数据全部实现行变换后，转置地址产生模块接收到变换编码控制模块的高电平的读地址使能信号，将8个行变换编码数据地址依时钟送入转置存储矩阵RAM模块，将行变换存储数据线性读出转置存储矩阵RAM模块；

Step9：数据选择模块在变换编码控制模块的数据选择信号为高电平时，输出从转置存储矩阵RAM模块数据输出端输入的数据；

Step10：串并转换模块接收数据选择模块的输出数据，变换编码控制模块在计数器信号值为97、105、113、121、129、137、145、153时，向串并转换模块输出高电平的串并转换使能信号，串并转换输出8个并行输出数据；

Step11：一维离散余弦变换模块接收到串并转换的并行数据，变换编码控制模块输出高电平的一维离散余弦变换模块变换使能信号，启动一维离散余弦变换的列变换；

Step12：经过八个时钟周期，一维离散余弦变换的输出端输出一维变换数据结果；

Step13：并转串模块接收到一维离散余弦变换的模块输入数据，在接收到变换编码控制模块高电平的并转串使能信号，将八个并行数据转换为串行数据输出，同时变换编码控制模块的变换输出有效信号输出高电平，表示二维离散余弦变换装置的输出有效变换结果；

Step14：以上步骤9到13施行流水线操作，输出最后一组变换结果数据时，变换编码控制模块的数据变换结束信号输出高电平，表示数据变换过程完成，装置可接收到新的数据块，进行新的二维离散余弦变换。

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