CN103092559B - 用于hevc标准下dct/idct电路的乘法器结构 - Google Patents

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Abstract

本发明涉及一种用于HEVC标准下DCT/IDCT电路的乘法器结构，包括依次串联连接的预处理运算模块、第一级移位加运算模块和第二级移位加运算模块，所述的预运算单元设有输入数据端口和输入参数端口，所述的第二级移位加运算模块设有运算结果输出端口。与现有技术相比，本发明具有可满足系统功能并具有更小的硬件资源占用和更快的运行周期等优点。

Description

用于HEVC标准下DCT/IDCT电路的乘法器结构
技术领域
本发明涉及一种数字集成电路领域，尤其是涉及一种用于HEVC标准下DCT/IDCT电路的乘法器结构。
背景技术
1、视频编解码标准发展背景
随着多媒体技术在军事领域、民用领域的应用范围不断扩大和深入，尤其随着消费类电子产品的不断发展，视频编解码技术已经是当前在国际上备受关注的研究领域。视频编解码技术是构建视频和播放视频的主要技术，是所有视频类应用的根本技术。
随着视频分辨率的不断提高，高清、超高清乃至4K全高清视频分辨率逐渐进入应用环节，不断变大的视频规模对视频编解码技术的实现过程提出了巨大的挑战。针对这个问题，国际上已经提出了多种视频编解码技术标准，比如MPEG1/2/4，H.263/264。目前最新提出的视频编解码标准为HEVC。HEVC全称为HighEfficiencyVideoCoding，也称为H.265，由JCT-VC小组2010年开始制订并逐渐完善，是目前为止最新的视频编解码技术标准。在HEVC提出之前，可支持的视频分辨率最大为H.264标准中定义的1920×1080。相比之前的标准，使用HEVC标准的算法能够在视频编解码过程中具有更高的压缩比的同时，支持到处理更大分辨率视频流。
2、DCT/IDCT运算中使用的乘法器
离散余弦变换及其逆变换DCT/IDCT是视频的编解码运算中最基本也是最常用的变换，是视频编解码过程的核心运算过程之一。IDCT运算的计算复杂度可以通过所处理的块大小来衡量，随着标准中定义的数据单元规模的逐渐增大，这个处理过程日趋复杂。在H.264中，IDCT的块大小最大为8像素×8像素(以下简称8×8，类似表示均表示同义)，对应数据量为64个，在HEVC中，处理单元引入了16×16和32×32的规模，最大的块大小定义为32×32，对应的数据量增长到了1024个，造成对应行列处理过程中的暂存数据量有了极大的增加。同时，DCT/IDCT运算所使用的参数矩阵和数据位宽也对应变大，增加了系统的设计难度。
视频编解码过程中实现DCT/IDCT的经典算法为CHEN快速DCT/IDCT算法。CHEN算法的基本运算模块包括乘法器、加法器，其中乘法运算是该算法的重点功能。经过统计，在HEVC标准中定义的CHEN算法定义的DCT设计中，每个32×32的块需要进行11008次乘法运算。
3、现有技术的不足
针对HEVC标准的DCT/IDCT设计中，目前绝大多数采用的是CHEN算法，比如S.Shen的《AUNIFIED4/8/16/32-POINTINTEGERIDCTARCHITECTUREFORMULTIPLEVIDEOCODINGSTANDARDS》(2012)、J.S.Park的《2-DLargeInverseTransform(16×16，32×32)forHEVC(HighEfficiencyVideoCoding)》(2012)。结合CHEN算法中乘法为常数乘的特点，即一个乘数为已知参数，目前针对DCT/IDCT设计中多数乘法器采用移位加运算设计来降低乘法器规模。与H.264标准不同，HEVC标准中的CHEN算法使用的参数更多，且具有更宽的位数，设计难度更大，对应运算复杂度更高。
一个移位加运算模块由加法器和移位器组成，由于在集成电路实现中，加法器的规模往往大于移位器，因此在电路设计过程中，评估一个移位加电路的规模，可以简单根据加法器的使用量来确定。一般整数相乘的移位加算法采用单位移位加法的方法实现，在HEVC标准的DCT/IDCT中定义的常数乘参数为7位整数，应用于一般的移位加电路结构，使用6次移位运算和6次加法运算。按照通常的集成电路制造工艺条件和设计原则，预估一次移位和一次加法占用一个周期，则一般的移位加电路需要占用至少6个周期能够运算完毕。这样的算法在电路设计方法中存在运算时间长，运算资源占用多等缺点。为了精简加法器，J.S.Park的设计中将HEVC的参数进行分类，使用了两种乘法器，其中一种使用了3个加法器，另一个使用了4个加法器。
发明内容
本发明的目的就是为了克服上述现有技术存在的缺陷而提供一种计算效率高、降低了运算成本的用于HEVC标准下DCT/IDCT电路的乘法器结构，可满足系统功能并具有更小的硬件资源占用和更快的运行周期。
本发明的目的可以通过以下技术方案来实现：
一种用于HEVC标准下DCT/IDCT电路的乘法器结构，其特征在于，包括依次串联连接的预处理运算模块、第一级移位加运算模块和第二级移位加运算模块，所述的预处理运算模块设有输入数据端口和输入参数端口，所述的第二级移位加运算模块设有运算结果输出端口；
所述的预处理运算模块包括分别与输入数据端口连接的取补单元、左移单元、1个3口多路复用选择器单元、2个4口多路复用选择器单元和1个2口多路复用选择器单元；
所述的2个4口多路复用选择器单元为MUX-32和MUX-10，所述3口多路复用选择器单元为MUX-65，所述2口多路复用选择器单元为MUX-4；
所述的取补单元设有一个输入端口和一个输出端口，所述的左移单元设有一个输入端口和一个输出端口，所述的2个4口多路复用选择器单元MUX-32和MUX-10分别设有4个数据输入端口、1个选择信号端口和1个输出端口，所述的3口多路复用选择器单元MUX-65设有3个数据输入端口、1个选择信号端口和1个输出端口，所述的2口多路复用选择器单元MUX-4设有2个数据输入端口、1个选择信号端口和1个输出端口；所述的输入数据端口分别连接取补单元的输入端口、左移单元的输入端口、MUX-65的第一个数据输入端口、MUX-4的第一个数据输入端口、MUX-32的第二个数据输入端口和MUX-10的第二个数据输入端口；
所述的输入参数端口为7位端口，其第6位和第5位均连接MUX-65的选择信号端口、其第4位连接MUX-4的选择信号端口、其第3位和第2位均连接MUX-32的选择信号端口、其第1位和第0位均连接MUX-10的选择信号端口；
所述的左移单元的输出端口分别连接MUX-65的第2个数据输入端口、MUX-32的第一个数据输入端口和MUX-10的第一个数据输入端口；所述的取补单元的输出端口分别连接MUX-32的第3个数据输入端口和MUX-10的第3个数据输入端口；所述MUX-65的第3个数据输入端口、MUX-4的第2个数据输入端口、MUX-32的第4个数据输入端口和MUX-10的第4个数据输入端口分别接地；所述的MUX-65、MUX-4、MUX-32、MUX-10的输出端口分别作为预处理运算模块的输出端口1、输出端口2、输出端口3、输出端口4。
所述的第一级移位加运算模块包括两个左移单元LS-1、LS-2和两个加法器单元ADD-1、ADD-2；
所述的两个左移单元LS-1和LS-2分别设有1个数据输入端口和1个数据输出端口，所述的两个加法器单元ADD-1和ADD-2分别设有2个数据输入端口和1个数据输出端口；所述预处理运算模块的输出端口1连接左移单元LS-1的输入端口，所述预处理运算模块的输出端口2连接加法器单元ADD-1的输入端口2，所述预处理运算模块的输出端口3连接左移单元LS-2的输入端口，所述预处理运算模块的输出端口4连接加法器单元ADD-2的输入端口2；
所述左移单元LS-1的输出端口连接加法器单元ADD-1的输入端口1，所述的左移单元LS-2的输出端口连接加法器单元ADD-2的输入端口1；所述的加法器单元ADD-1和ADD-2的数据输出端口分别作为第一级移位加运算模块的输出端口1和输出端口2。
所述的第二级移位加运算模块包括第二左移单元和第二加法器单元；
所述的第二左移单元设有1个数据输入端口和1个数据输出端口，所述的第二加法器单元有2个数据输入端口和1个数据输出端口；所述第一级移位加运算模块的输出端口1连接第二左移单元的输入端口，所述第一级移位加运算模块的输出端口2连接第二加法器单元的输入端口2，所述第二左移单元的输出端口连接第二加法器单元的输入端口1；所述第二加法器单元的数据输出端口作为第二级移位加运算模块的输出端口，所述第二级移位加运算模块的输出端口连接运算结果输出端口。
本发明的工作原理如下：
第一步为预处理运算阶段，预处理运算功能可以分为两个步骤：
首先对输入数据DATAin进行预运算，分别进行左移和取补运算，加上原有输入数据和0，获得所需要的4个可选数据集Option。
Option＝{0DATAinDATAin＜＜1-DATAin}
接着，通过对输入参数不同位的读取，获得4个输出结果R65R4R32R10，具体取值范围如下式所示。
R65∈{0DATAinDATAin＜＜1}
R4∈{0DATAin}
R32∈{0DATAinDATAin＜＜1-DATAin}
R10∈{0DATAinDATAin＜＜1-DATAin}
第二步是第一级移位加运算阶段：
经过预处理运算，第一级移位加运算阶段得到了4个数据R65R4R32R10。
在第一级移位加运算中，输入数据R65左移1位后与输入数据R4相加，获得输出结果R654。
输入数据R32左移2位，与输入数据R10相加，获得输出结果R3210。具体运算过程见下式。
R654＝R65＜＜1+R4
R3210＝R32＜＜2+R10
第三步是第二级移位加运算阶段：
经过第一级移位加运算，第二级移位加运算阶段得到了2个数据R654R3210
输入数据R654左移1位后与输入数据R3210相加，获得系统最终运算结果DATAout。具体运算过程见下式。
DATAout＝R654＜＜4+R3210
与现有技术相比，本发明具有以下优点：
(1)本发明使用的乘法器结构，相比已有设计，提出一种新的移位加乘法器结构，适用于基于HEVC标准下的DCT/IDCT模块设计。
(2)与以往设计不同，本发明结合HEVC中的参数特点，引入预运算过程，通过预运算过程来提高计算效率，提高了运算速度，从而节省大量移位器和加法器资源，降低了在片上实现所使用的功耗和芯片面积；
(3)与以往设计相比，本发明在精简了硬件资源的使用，使用了3个加法器模块，并能够满足所有CHEN算法中使用的参数。
附图说明
图1为本发明的结构示意图；
图2为本发明预处理运算单元Preprocessor结构示意图；
图3为本发明第一级移位加运算模块Shift_Adder_1结构示意图；
图4为本发明第二级移位加运算模块Shift_Adder_2结构示意图。
具体实施方式
下面结合附图和具体实施例对本发明进行详细说明。
实施例
1)通常对于实现常数乘运算的乘法器，可采用移位加运算来实现，因此移位加电路设计就是本发明的基础。一般整数相乘的移位加算法采用单位移位加法的方法实现，DCT/IDCT所使用的常数乘参数为7位整数，应用于一般的移位加电路结构，使用6次移位运算和6次加法运算，按照通常的设计原则，预估一次移位和一次加法占用一个周期，则一般的移位加电路需要占用至少6个周期能够运算完毕。这样的算法在电路设计方法中存在运算时间长，运算资源占用多等缺点。
2)通过对DCT/IDCT所使用的常数乘运算过程进行研究，分析运算过程所使用常数取值特点，获得针对DCT/IDCT特定参数下的移位加优化算法。
3)发明中涉及结构有2路输入数据，第一路输入数据为DATAin，为DCT/IDCT输入数据；第二路输入数据为CHEN算法中定义的乘法对应常参数使用的常参数Constant对应的参数信号Parameter，相应对照表，见表1。
表1
CONSTANT 90 89 88 87 85 83 82 80
PARAMETER 1011010 1011011 1011000 1011001 1011111 1011101 1010001 1010001
CONSTANT 78 75 73 70 67 64 61 57
PARAMETER 1010101 1010101 1001001 1001101 1001101 1000001 1000101 1111001
CONSTANT 54 50 46 43 38 36 31 25
PARAMETER 1111101 1110001 1110101 1110101 1101101 1101101 1100001 0011011
CONSTANT 22 18 13 9 4
PARAMETER 0011110 0010010 0010111 0001011 0001100
4)本发明所设计的结构如下述：
(1)系统架构
系统架构如图1所示。整个系统由3个模块串联而成，预处理运算单元Preprocessor、第一级移位加运算模块Shift_Adder_1和第二级移位加运算模块Shift_Adder_2。
(2)预处理运算单元Preprocessor
预处理运算单元结构如图2所示。预运算阶段使用一个左移模块和一个取补模块处理输入数据，获得预处理备选数据DATAin＜＜1。预运算阶段使用一个取补模块处理输入数据，获得预处理备选数据-DATAin。另外两个备选数据DATAin来源于输入，0通过接地获得。
选择阶段中，通过使用4个多路复用单元MUX对4个备选数据进行选择。第一个MUX使用2位信号Parameter[6:5]控制，在3个备选数据DATAin＜＜1，DATAin和0中选择，获得输出结果R65。第二个MUX使用1位信号Parameter[4]控制，在2个备选数据DATAin和0中选择，获得输出结果R4。第三个MUX使用2位信号Parameter[3:2]控制，在4个备选数据DATAin＜＜1，-DATAin，DATAin和0中选择，获得输出结果R32。第四个MUX使用2位信号Parameter[1:0]控制，在4个备选数据DATAin＜＜1，-DATAin，DATAin和0中选择，获得输出结果R10。4个输出结果传输到下一级的Shift_Adder_1模块。
(3)第一级移位加运算模块Shift_Adder_1
Shift_Adder_1结构如图3所示。Shift_Adder_1使用了2个加法器和2个移位器。R65输入第一个移位器，被左移1位，所获得结果传入第一个加法器，与R4相加，输出结果R654。R32输入第二个移位器，被左移2位，所获得结果传入第二个加法器，与R10相加，输出结果R3210。两个输出结果传输到下一级的Shift_Adder_2模块。
(4)第二级移位加运算模块Shift_Adder_2
Shift_Adder_2结构如图4所示。Shift_Adder_2使用了1个加法器和1个移位器。R654输入移位器，被左移4位，所获得结果输入加法器，与R3210相加，输出结果DATAout。输出结果为乘法器最终输出结果。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。

Claims (3)

1.一种用于HEVC标准下DCT/IDCT电路的乘法器结构，其特征在于，包括依次串联连接的预处理运算模块、第一级移位加运算模块和第二级移位加运算模块，所述的预处理运算模块设有输入数据端口和输入参数端口，所述的第二级移位加运算模块设有运算结果输出端口；
所述的预处理运算模块包括分别与输入数据端口连接的取补单元、左移单元、1个3口多路复用选择器单元、2个4口多路复用选择器单元和1个2口多路复用选择器单元；
所述的2个4口多路复用选择器单元为MUX-32和MUX-10，所述3口多路复用选择器单元为MUX-65，所述2口多路复用选择器单元为MUX-4；
所述的取补单元设有一个输入端口和一个输出端口，所述的左移单元设有一个输入端口和一个输出端口，所述的2个4口多路复用选择器单元MUX-32和MUX-10分别设有4个数据输入端口、1个选择信号端口和1个输出端口，所述的3口多路复用选择器单元MUX-65设有3个数据输入端口、1个选择信号端口和1个输出端口，所述的2口多路复用选择器单元MUX-4设有2个数据输入端口、1个选择信号端口和1个输出端口；所述的输入数据端口分别连接取补单元的输入端口、左移单元的输入端口、MUX-65的第一个数据输入端口、MUX-4的第一个数据输入端口、MUX-32的第二个数据输入端口和MUX-10的第二个数据输入端口；
所述的输入参数端口为7位端口，其第6位和第5位均连接MUX-65的选择信号端口、其第4位连接MUX-4的选择信号端口、其第3位和第2位均连接MUX-32的选择信号端口、其第1位和第0位均连接MUX-10的选择信号端口；
所述的左移单元的输出端口分别连接MUX-65的第2个数据输入端口、MUX-32的第一个数据输入端口和MUX-10的第一个数据输入端口；所述的取补单元的输出端口分别连接MUX-32的第3个数据输入端口和MUX-10的第3个数据输入端口；所述MUX-65的第3个数据输入端口、MUX-4的第2个数据输入端口、MUX-32的第4个数据输入端口和MUX-10的第4个数据输入端口分别接地；所述的MUX-65、MUX-4、MUX-32、MUX-10的输出端口分别作为预处理运算模块的输出端口1、输出端口2、输出端口3、输出端口4。
2.根据权利要求1所述的一种用于HEVC标准下DCT/IDCT电路的乘法器结构，其特征在于，所述的第一级移位加运算模块包括两个左移单元LS-1、LS-2和两个加法器单元ADD-1、ADD-2；
所述的两个左移单元LS-1和LS-2分别设有1个数据输入端口和1个数据输出端口，所述的两个加法器单元ADD-1和ADD-2分别设有2个数据输入端口和1个数据输出端口；所述预处理运算模块的输出端口1连接左移单元LS-1的输入端口，所述预处理运算模块的输出端口2连接加法器单元ADD-1的输入端口2，所述预处理运算模块的输出端口3连接左移单元LS-2的输入端口，所述预处理运算模块的输出端口4连接加法器单元ADD-2的输入端口2；
所述左移单元LS-1的输出端口连接加法器单元ADD-1的输入端口1，所述的左移单元LS-2的输出端口连接加法器单元ADD-2的输入端口1；所述的加法器单元ADD-1和ADD-2的数据输出端口分别作为第一级移位加运算模块的输出端口1和输出端口2。
3.根据权利要求2所述的一种用于HEVC标准下DCT/IDCT电路的乘法器结构，其特征在于，所述的第二级移位加运算模块包括第二左移单元和第二加法器单元；
所述的第二左移单元设有1个数据输入端口和1个数据输出端口，所述的第二加法器单元有2个数据输入端口和1个数据输出端口；所述第一级移位加运算模块的输出端口1连接第二左移单元的输入端口，所述第一级移位加运算模块的输出端口2连接第二加法器单元的输入端口2，所述第二左移单元的输出端口连接第二加法器单元的输入端口1；所述第二加法器单元的数据输出端口作为第二级移位加运算模块的输出端口，所述第二级移位加运算模块的输出端口连接运算结果输出端口。
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