CN110825346A - 一种低逻辑复杂度的无符号近似乘法器 - Google Patents

Abstract

本发明提供了一种低逻辑复杂度的无符号近似乘法器。该近似乘法器包括部分积矩阵生成模块、第一阶段近似压缩模块、第二阶段近似压缩模块、第二阶段准确压缩模块和加法器模块。在部分积矩阵的压缩部分引入“近似”，在部分积矩阵压缩的第一阶段全部使用近似压缩器；在部分积矩阵压缩的第二阶段，权重高位部分使用全加器和半加器，权重低位部分仅使用近似压缩器。本发明使用的近似压缩器都仅使用逻辑与门和逻辑或门，相对于精确的压缩器(半加器和全加器)逻辑简单，硬件开销小。本发明的近似乘法器在提升电路性能的同时保障了准确度，在精度和硬件成本方面取得了较好的平衡。

Description

一种低逻辑复杂度的无符号近似乘法器

技术领域

本发明属于近似计算领域，尤其涉及一种低逻辑复杂度的面积小的无符号近似乘法器。

背景技术

近些年来，一些具有容错性的应用，例如多媒体信号处理、数据挖掘和深度学习，受到了人们的关注并得到了巨大的发展。对于实际应用，人们提出了以低能耗获得高计算性能的要求。但是，这类应用通常是计算密集型的应用，需要耗费大量的能量。将这类应用开发到嵌入式系统和移动平台十分困难，受到能耗和速度的限制。但同时，这类应用又具有一定的容错性，在计算过程中产生了一些错误和不精确的情况下，仍然能获得最终正确的有意义的结果。所以结合以上两种特性，近似计算已经成为数字设计中的新兴趋势。通过牺牲一定的精确度，降低设计的逻辑复杂度，可以获得高能效、低延时的有效设计，进一步取得在硬件开销和精度方面的一种平衡。

乘法器作为最常用的基本运算单元，在计算密集型应用中起到了基础而重要的作用，例如滤波和卷积运算。然而，乘法器又具有复杂的逻辑设计，是最耗能的子运算单元之一。因此，通过牺牲一定的精度来降低硬件成本的近似乘法器受到了越来越多的关注。

发明内容

为了更好地平衡近似乘法器的精度损失和硬件成本，本发明提供了一种新型的低逻辑复杂度的无符号近似乘法器，满足了低功耗、低延时和高精确度的需求。

本发明采用的技术方案如下：

一种低逻辑复杂度的无符号近似乘法器，包括：

部分积矩阵生成模块，利用逻辑与门，将N比特的乘数的每一位和N比特的被乘数的每一位通过逻辑与操作，形成部分积矩阵；

第一阶段近似压缩模块，利用近似压缩器对生成的部分积矩阵进行第一阶段的近似压缩；

第二阶段近似压缩模块，用于将第一阶段近似压缩模块输出的低权值的部分积，再次使用所述近似压缩器，进行第二阶段的近似压缩；

第二阶段准确压缩模块，用于将第一阶段近似压缩模块输出的高权值的部分积，仅使用全加器和半加器，进行准确地压缩；

加法器模块，是位宽为2N的准确加法器，将第二阶段近似压缩模块和第二阶段准确压缩模块的输出进行相加，得到最终无符号近似乘法器的输出结果。

进一步地，所述近似压缩器为3/2近似压缩器、4/2近似压缩器、5/3近似压缩器或6/3近似压缩器，或者以上近似压缩器的组合。

进一步地，所述3/2近似压缩器的结构为：假设三个输入值为p₀,p₁,p₂,具有相同权重的两个输出值为w₁,w₂，第一个输出值w₁包括两个逻辑或门，将输入值p₀和p₁经过逻辑或操作的输出值，与输入值p₂再次进行逻辑或操作，得到输出值w₁；第二个输出值w₂包括两个逻辑或门和三个逻辑与门，将输入值p₀和p₁逻辑与，且将输入值p₁和p₂逻辑与，得到两个输出结果是第一个或门的输入值；然后将输入值p₀和p₂进行逻辑与操作，操作输出值和第一个或门的输出值为第二个或门的输入值，第二个或门的输出值是w₂。

进一步地，所述4/2近似压缩器的结构为：假设四个输入值为p₀,p₁,p₂,p₃,具有相同权重的两个输出值w₁,w₂，第一个输出值w₁包括一个逻辑或门，输出值w₁等于输入值p₀和p₁经过逻辑或门的输出值；第二个输出值w₂包括两个逻辑或门和一个逻辑与门，将输入值p₀和p₁逻辑与，作为第一个或门的第一输入端，输入值p₂作为第一个或门的第二输入端；第一个或门的输出值作为第二个或门的第一输入端，输入值p₃作为第二个或门的第二输入端，第二个或门的输出值是w₂。

进一步地，所述5/3近似压缩器的结构为：假设五个输入值为p₀,p₁,p₂,p₃,p₄，具有相同权重的三个输出值w₁,w₂,w₃，第一个输出值w₁包括一个逻辑或门，输入值p₀和p₁经过逻辑或门的输出值是w₁；第二个输出值w₂包括一个逻辑或门，输入值p₂和p₃经过逻辑或门的输出值是w₂；第三个输出值w₃包括两个逻辑或门和两个逻辑与门，将输入值p₀和p₁逻辑与，作为第一个或门的第一输入端；将输入值p₂和p₃逻辑与，作为第一个或门的第二输入端；第一个或门的输出值是第二个或门的第一输入端，输入值p₄是第二个或门的第二输入端，第二个或门的输出值是w₃。

进一步地，所述6/3近似压缩器的结构为：假设六个输入值为p₀,p₁,p₂,p₃,p₄,p₅，具有相同权重的三个输出值w₁,w₂,w₃，第一个输出值w₁包括两个逻辑或门和一个逻辑与门，将输入值p₀和p₁输入到第一个或门，其输出值作为第二个或门的第一输入端；将输入值p₂和p₃逻辑与，其输出值是第二个或门的第二输入端，第二个或门的输出值是w₁；第二个输出值w₂包括两个逻辑或门和一个逻辑与门，将输入值p₀和p₁输入到与门，其输出值作为第二个或门的第一输入端；将输入值p₂和p₃输入到第一个或门，其输出值是第二个或门的第二输入端，第二个或门的输出值是w₂；第三个输出值w₃包括一个逻辑或门，输入值p₄和p₅经过逻辑或门的输出值是w₃。

进一步地，近似压缩器的组合方式为：当n mod 4为0时，n阶近似压缩器由n/4个所述的4/2近似压缩器组成；当n mod 4为1时，n阶近似压缩器由

个所述的4/2近似压缩器和1个所述的5/3近似压缩器组成；当n mod 4为2时，n阶近似压缩器由

个所述的4/2近似压缩器和1个所述的6/3近似压缩器组成；当n mod 4为3时，n阶近似压缩器由

个所述的4/2近似压缩器和1个所述的3/2近似压缩器组成。

进一步地，所述第一阶段近似压缩模块将部分积矩阵生成模块输出的每一列的部分积中，部分积个数大于等于3的列输入到近似压缩器进行处理；部分积个数小于3的列，不进行处理。

进一步地，所述第二阶段近似压缩模块将第一阶段近似压缩模块输出的低权重的部分积中，部分积个数大于等于3的列再次输入到近似压缩器中压缩；部分积个数小于3的列，不进行处理。

进一步地，所述第二阶段准确压缩模块对第一阶段近似压缩模块输出的高权重的部分积进行压缩时，对于每一列最多只使用一个半加器。

本发明提出的近似压缩器，与精确压缩器和其他近似压缩器相比，逻辑简单，仅使用与或逻辑门，不使用相对复杂的异或门，逻辑门数量少，面积小，能耗低。在降低硬件开销的同时，保持了较高的精确度。在准确度方面超过了现有的绝大部分的近似压缩器。

本发明利用上述近似压缩器实现的无符号近似乘法器，根据部分积矩阵中“1”的分布情况，应用合理而高效的压缩策略，保持了较高的精度；并且由于本发明中的近似压缩器的结果都具有相同的权值，没有传统意义上的“进位”值，所以缩短了关键路径，因此速度快，延时短。同时本发明中的近似乘法器复杂度低，逻辑门数量少，面积小。

附图说明

图1是3/2近似压缩器电路示意图。

图2是4/2近似压缩器电路示意图。

图3是5/3近似压缩器电路示意图。

图4是6/3近似压缩器电路示意图。

图5是本发明无符号N×N近似乘法器的整体结构图。

图6是8bit×8bit的无符号乘法器的部分积矩阵生成模块的输出值示意图。

图7是8bit×8bit的无符号近似乘法器的工作过程示意图。

具体实施方式

下面结合附图对本发明方案进行详细说明。

一个精确的乘法器运算分为以下三部分：通过逻辑与门产生部分积；将部分积矩阵使用压缩器(全加器和半加器)进行压缩；使用加法器产生最终的二进制结果。本发明提出的近似乘法器是在部分积矩阵的压缩部分引入“近似”。在压缩过程中，用本发明方案中的近似压缩器替换一部分半加器和全加器，起到减少逻辑门数量，降低硬件开销的作用。同时应用本发明中对应的设计，可以合理地控制准确压缩器和近似压缩器的数量和分布，保证较高的准确性。

如图1所示，是本发明中3/2近似压缩器的电路逻辑。p_n代表一个部分积x_iy_j，

假设三个输入值为p₀,p₁,p₂，两个输出值为w₁,w₂。与精确压缩器(全加器和半加器)不同的是，本发明中的近似压缩器都具有相同的权值，不存在“进位”项。

第一个输出值w₁包括两个逻辑或门，将输入值p₀和p₁经过逻辑或操作的输出值，与输入值p₂再次进行逻辑或操作，得到输出值w₁；

第二个输出值w₂包括两个逻辑或门和三个逻辑与门，将输入值p₀和p₁逻辑与，且将输入值p₁和p₂逻辑与，得到两个输出结果是第一个或门的输入值；然后将输入值p₀和p₂进行逻辑与操作，操作输出值和第一个或门的输出值为第二个或门的输入值，第二个或门的输出值是w₂。

如图2所示，是本发明中4/2近似压缩器的电路逻辑。假设四个输入为p₀,p₁,p₂,p₃，具有相同权重的两个输出值w₁,w₂，

第一个输出值w₁包括一个逻辑或门，输出值w₁等于输入值p₀和p₁经过逻辑或门的输出值；

第二个输出值w₂包括两个逻辑或门和一个逻辑与门，将输入值p₀和p₁逻辑与，作为第一个或门的第一输入端，输入值p₂作为第一个或门的第二输入端；第一个或门的输出值作为第二个或门的第一输入端，输入值p₃作为第二个或门的第二输入端，第二个或门的输出值是w₂。

如图3所示，是本发明中5/3近似压缩器的电路逻辑。假设五个输入为p₀,p₁,p₂,p₃,p₄,具有相同权重的三个输出值w₁,w₂,w₃，

第一个输出值w₁包括一个逻辑或门，输入值p₀和p₁经过逻辑或门的输出值是w₁；

第二个输出值w₂包括一个逻辑或门，输入值p₂和p₃经过逻辑或门的输出值是w₂；

第三个输出值w₃包括两个逻辑或门和两个逻辑与门，将输入值p₀和p₁逻辑与，作为第一个或门的第一输入端；将输入值p₂和p₃逻辑与，作为第一个或门的第二输入端；第一个或门的输出值是第二个或门的第一输入端，输入值p₄是第二个或门的第二输入端，第二个或门的输出值是w₃。

如图4所示，是本发明中6/3近似压缩器的电路逻辑。假设六个输入值为p₀,p₁,p₂,p₃,p₄,p₅,具有相同权重的三个输出值w₁,w₂,w₃，

第一个输出值w₁包括两个逻辑或门和一个逻辑与门，将输入值p₀和p₁输入到第一个或门，其输出值作为第二个或门的第一输入端；将输入值p₂和p₃逻辑与，其输出值是第二个或门的第二输入端，第二个或门的输出值是w₁；

第二个输出值w₂包括两个逻辑或门和一个逻辑与门，将输入值p₀和p₁输入到与门，其输出值作为第二个或门的第一输入端；将输入值p₂和p₃输入到第一个或门，其输出值是第二个或门的第二输入端，第二个或门的输出值是w₂；

第三个输出值w₃包括一个逻辑或门，输入值p₄和p₅经过逻辑或门的输出值是w₃。

更高次序的压缩器可以由以上四种近似压缩器组合而成。具体是：

当n mod 4为0时，n阶近似压缩器由n/4个4/2近似压缩器组成；

当n mod 4为1时，n阶近似压缩器由

个4/2近似压缩器和1个5/3近似压缩器组成；

当n mod 4为2时，n阶近似压缩器由

个4/2近似压缩器和1个6/3近似压缩器组成；

当n mod 4为3时，n阶近似压缩器由

个4/2近似压缩器和1个3/2近似压缩器组成。

例如：7/4近似压缩器可以由4/2和3/2近似压缩器构成；8/4近似压缩器可以由2个4/2近似压缩器构成；11/6近似压缩器可以由2个4/2近似压缩器和1个3/2近似压缩器；12/6近似压缩器可以由3个4/2近似压缩器构成。由四种基本近似压缩器可扩展组合成输入个数n大于6的任意规模的高阶近似压缩器。

如图5所示，是本发明中的N×N近似乘法器的整体结构图。具体包括：

部分积矩阵生成模块，利用逻辑与门，将N比特的乘数的每一位和N比特的被乘数的每一位通过逻辑与操作，形成部分积矩阵；

第一阶段近似压缩模块，利用一系列不同规模的近似压缩器对生成的部分积矩阵进行第一阶段的近似压缩；

第二阶段近似压缩模块，用于将第一阶段近似压缩模块输出的低权值的那一半部分，再次使用近似压缩器，进行第二阶段的近似压缩；

第二阶段准确压缩模块，用于将第一阶段近似压缩模块输出的高权值的那一半部分，使用全加器和半加器，进行准确地压缩；

加法器模块，是位宽为2N的准确加法器，将第二阶段近似压缩模块和第二阶段准确压缩模块的输出进行相加，得到最终无符号近似乘法器的输出结果。

如图6所示，是8bit×8bit的无符号乘法器的部分积矩阵生成模块的输出结果。由逻辑与门产生的无符号乘法器的部分积矩阵。从左边起为第一列，从左向右权值依次增大，每一列的高度为h(k)。

如图7所示，是以8bit×8bit的乘法器为例，展示了本发明中的无符号近似乘法器的实施过程。

(1)第一阶段近似压缩模块，均使用近似压缩器，不使用精确压缩器。对k∈[3,2N-3]，即第三列到第2N-3列，每一列使用规模为h(k)的所述的近似压缩器，其中每一列输出

个部分积；第一列、第二列、第2N-2列和第2N-1列原样保留不进行处理。

(2)将第一阶段近似压缩模块输出的第一列至第N列，即k∈[1,N],输入至第二阶段近似压缩模块，对k∈[5,N]，即第五列到第N列，每一列使用规模为h(k)的所述的近似压缩器，其中每一列输出

个部分积；第一列至第四列原样保留不进行处理。

(3)将第一阶段近似压缩模块输出的第N+1列至第2N-1列，即k∈[N+1,2N-1],输入至第二阶段准确压缩模块。每一列使用的全加器和半加器的个数的总和为C(k)，其中C(N+1)＝0,由于其右边的一列使用的是近似压缩器，没有“进位”产生。每一列使用的全加器个数为

每一列使用的半加器个数为HA(k)＝C(k)-FA(k)。

(4)将第二阶段近似压缩模块和第二阶段准确压缩模块的输出，使用位宽为2N的加法器相加，产生最终的二进制结果。

本发明提供的关于无符号近似乘法器的设计，可以根据压缩策略扩展到任意比特的乘法器。

以上对本发明提供的一种低逻辑复杂度的无符号近似乘法器进行了详细介绍，以便于理解本发明和其核心思想。对于本领域的一般技术人员，在具体实施时，可根据本发明的核心思想进行多种修改和演绎。

Claims (10)

1.一种低逻辑复杂度的无符号近似乘法器，其特征在于，包括：

部分积矩阵生成模块，利用逻辑与门，将N比特的乘数的每一位和N比特的被乘数的每一位通过逻辑与操作，形成部分积矩阵；

第一阶段近似压缩模块，利用近似压缩器对生成的部分积矩阵进行第一阶段的近似压缩；

第二阶段近似压缩模块，用于将第一阶段近似压缩模块输出的低权值的部分积，再次使用所述近似压缩器，进行第二阶段的近似压缩；

第二阶段准确压缩模块，用于将第一阶段近似压缩模块输出的高权值的部分积，使用全加器和半加器，进行准确地压缩；

加法器模块，是位宽为2N的准确加法器，将第二阶段近似压缩模块和第二阶段准确压缩模块的输出进行相加，得到最终无符号近似乘法器的输出结果。

2.根据权利要求1所述的一种低逻辑复杂度的无符号近似乘法器，所述近似压缩器为3/2近似压缩器、4/2近似压缩器、5/3近似压缩器或6/3近似压缩器，或者以上近似压缩器的组合。

3.根据权利要求2所述的一种低逻辑复杂度的无符号近似乘法器，其特征在于，所述3/2近似压缩器的结构为：假设三个输入值为p₀,p₁,p₂,具有相同权重的两个输出值为w₁,w₂，

第一个输出值w₁包括两个逻辑或门，将输入值p₀和p₁经过逻辑或操作的输出值，与输入值p₂再次进行逻辑或操作，得到输出值w₁；

第二个输出值w₂包括两个逻辑或门和三个逻辑与门，将输入值p₀和p₁逻辑与，且将输入值p₁和p₂逻辑与，得到两个输出结果是第一个或门的输入值；然后将输入值p₀和p₂进行逻辑与操作，操作输出值和第一个或门的输出值为第二个或门的输入值，第二个或门的输出值是w₂。

4.根据权利要求2所述的一种低逻辑复杂度的无符号近似乘法器，其特征在于，所述4/2近似压缩器的结构为：假设四个输入值为p₀,p₁,p₂,p₃,具有相同权重的两个输出值w₁,w₂，

第一个输出值w₁包括一个逻辑或门，输出值w₁等于输入值p₀和p₁经过逻辑或门的输出值；

第二个输出值w₂包括两个逻辑或门和一个逻辑与门，将输入值p₀和p₁逻辑与，作为第一个或门的第一输入端，输入值p₂作为第一个或门的第二输入端；第一个或门的输出值作为第二个或门的第一输入端，输入值p₃作为第二个或门的第二输入端，第二个或门的输出值是w₂。

5.根据权利要求2所述的一种低逻辑复杂度的无符号近似乘法器，其特征在于，所述5/3近似压缩器的结构为：假设五个输入值为p₀,p₁,p₂,p₃,p₄，具有相同权重的三个输出值w₁,w₂,w₃，

第一个输出值w₁包括一个逻辑或门，输入值p₀和p₁经过逻辑或门的输出值是w₁；

第二个输出值w₂包括一个逻辑或门，输入值p₂和p₃经过逻辑或门的输出值是w₂；

第三个输出值w₃包括两个逻辑或门和两个逻辑与门，将输入值p₀和p₁逻辑与，作为第一个或门的第一输入端；将输入值p₂和p₃逻辑与，作为第一个或门的第二输入端；第一个或门的输出值是第二个或门的第一输入端，输入值p₄是第二个或门的第二输入端，第二个或门的输出值是w₃。

6.根据权利要求2所述的一种低逻辑复杂度的无符号近似乘法器，其特征在于，所述6/3近似压缩器的结构为：假设六个输入值为p₀,p₁,p₂,p₃,p₄,p₅,具有相同权重的三个输出值w₁,w₂,w₃，

第一个输出值w₁包括两个逻辑或门和一个逻辑与门，将输入值p₀和p₁输入到第一个或门，其输出值作为第二个或门的第一输入端；将输入值p₂和p₃逻辑与，其输出值是第二个或门的第二输入端，第二个或门的输出值是w₁；

第二个输出值w₂包括两个逻辑或门和一个逻辑与门，将输入值p₀和p₁输入到与门，其输出值作为第二个或门的第一输入端；将输入值p₂和p₃输入到第一个或门，其输出值是第二个或门的第二输入端，第二个或门的输出值是w₂；

第三个输出值w₃包括一个逻辑或门，输入值p₄和p₅经过逻辑或门的输出值是w₃。

7.根据权利要求2所述的一种低逻辑复杂度的无符号近似乘法器，其特征在于，近似压缩器的组合方式为：

当n mod 4为0时，n阶近似压缩器由n/4个所述的4/2近似压缩器组成；

当n mod 4为1时，n阶近似压缩器由

个所述的4/2近似压缩器和1个所述的5/3近似压缩器组成；

当n mod 4为2时，n阶近似压缩器由

个所述的4/2近似压缩器和1个所述的6/3近似压缩器组成；

当n mod 4为3时，n阶近似压缩器由

个所述的4/2近似压缩器和1个所述的3/2近似压缩器组成。

8.根据权利要求1所述的一种低逻辑复杂度的无符号近似乘法器，其特征在于，所述第一阶段近似压缩模块将部分积矩阵生成模块输出的每一列的部分积中，部分积个数大于等于3的列输入到近似压缩器进行处理；部分积个数小于3的列，不进行处理。

9.根据权利要求1所述的一种低逻辑复杂度的无符号近似乘法器，其特征在于，所述第二阶段近似压缩模块将第一阶段近似压缩模块输出的低权重的部分积中，部分积个数大于等于3的列再次输入到近似压缩器中压缩；部分积个数小于3的列，不进行处理。

10.根据权利要求1所述的一种低逻辑复杂度的无符号近似乘法器，其特征在于，所述第二阶段准确压缩模块对第一阶段近似压缩模块输出的高权重的部分积进行压缩时，对于每一列最多只使用一个半加器。

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