CN106059597A - 一种基于概率Turbo译码器的有符号概率计算单元 - Google Patents

一种基于概率Turbo译码器的有符号概率计算单元 Download PDF

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Abstract

本发明公开了一种基于概率Turbo译码器的有符号概率计算单元，其特征在于，所述概率计算单元中的概率加法器包括随机比特计算模块、符号比特计算模块及饱和进位存储更新模块；所述随机比特计算模块完成随机比特计算；所述符号比特计算模块完成符号位比特计算；所述饱和进位存储更新模块实现饱和进位的存储更新。相比传统的概率加法器和概率归一化方法，本发明公开的概率计算单元实现方法精度更高，和快速收敛的特点，将其应用于概率Turbo译码器时，能够显著提高译码器译码性能并同时能够急剧降低译码周期数，基于本发明实现方法的概率Turbo译码器具有高吞吐，低复杂度和高性能的特点。

Description

一种基于概率Turbo译码器的有符号概率计算单元
技术领域
本发明涉及无线通信技术领域，特别涉及包括以Turbo码作为信道码的通信系统中的一种译码算法，可以应用到第三代、第四代甚至第五代移动通信系统中。
背景技术
Turbo码是一种逼近香农极限的前向纠错码，能够有效地提高通信系统的可靠性，已经被诸如3GPP、LTE/LTE-Advanced等通信协议所采纳。但是其最优译码算法复杂度极高而无法应用到实际系统中，因此学术界随即提出了低复杂度的MAP译码算法及其对数域的Log-MAP译码算法和近似算法Max-Log-MAP译码算法。然而，上述算法均为贯序译码算法，导致其译码延迟大，系统吞吐率低。为了解决译码延迟大的问题，研究人员又提出了滑窗译码算法，当窗长为1时，即为全并行Turbo译码算法，理论证明该算法能够达到传统译码算法的性能，然而，全并行译码算法硬件开销极大，仍然难以应用到实际系统中。
概率计算作为一种全新的数值表征体系，用无权重的随机序列表征概率值，能够以简单的逻辑门实现复杂的二进制定点加法，乘法和除法等。然而，基于概率计算的Turbo译码器一直都未能解决译码周期大和复杂度仍然较高的难题，这成为概率Turbo译码器应用到实际系统中的瓶颈。
发明内容
本发明的目的在于克服现有概率Turbo译码器中计算单元精度低，收敛慢和复杂度高的问题，针对基于Log-MAP的概率Turbo译码器，提供了一种新型的计算单元实现方法，其包括有符号概率加法器及概率归一化单元。所提出的新型概率计算单元大大地加快了译码器收敛速度，提高了译码器性能以及降低了译码器的计算复杂度。
为了实现上述发明目的，本发明提供了以下技术方案：
一种基于概率Turbo译码器的有符号概率计算单元，所述概率计算单元中的概率加法器包括随机比特计算模块、符号比特计算模块及饱和进位存储更新模块；
所述随机比特计算模块、符号比特计算模块及饱和进位存储更新模块任意两两连接；
所述随机比特计算模块完成随机比特计算；
所述符号比特计算模块完成符号位比特计算；
所述饱和进位存储更新模块实现饱和进位的存储更新。
进一步的，所述随机比特计算模块包括异或门、同或门、第一或门和第一多路选择器；
所述异或门输入当前概率X、Y对应的随机比特；
所述同或门输入当前概率X、Y对应的符号比特；
所述第一或门输入端连接所述异或门及所述同或门，其输出端连接所述第一比较器的置1端、所述第一比较器的控制端及第二比较器的控制端；
所述第一比较器的置0端连接所述饱和进位存储更新模块中的第二或门，输出Z＝(X+Y)对应的随机比特。
进一步的，所述饱和进位存储更新模块包括第一与门、第二与门、第三多路选择器、第四多路选择器、第一全加器、乘法器、Sign模块、MSB模块、第一寄存器及第二或门；
所述第一与门输入当前概率X、Y对应的随机比特及符号比特，输出端连接第三多路选择器的控制端；
所述第二与门输入当前概率X、Y对应的随机比特及符号比特，输出端连接第四多路选择器的控制端，其中连接符号比特的输入端连有非门；
所述第三多路选择器置0端输入0，置1端输入1；
所述第四多路选择器置0端输入0，置1端输入-1；
所述第一全加器正向输入端与所述第三多路选择器及所述第四多路选择器连接，反向输入端连接所述乘法器的输出端，其输出端连接所述第一寄存器；
所述乘法器输入端连接所述第一多路选择器输出端及所述Sign模块；
所述MSB模块取所述第一寄存器中的符号位；
所述Sign模块完成符号位到±1的映射功能；
所述第二或门与所述第一寄存器连接，其输出端连接所述第一多路选择器的置0端。
进一步的，所述符号比特计算模块包括第三与门、第四与门、第三或门及第二多路选择器；
所述第三与门输入当前概率X对应的随机比特及符号比特；
所述第四与门输入当前概率Y对应的随机比特及符号比特；
所述第三或门的输入端连接所述第三与门及所述第四与门，输出端连接所述第二多路选择器的置1端；
所述第二多路选择器的置0端连接MSB模块，所述第二多路选择器输出Z＝(X+Y)对应的符号比特。
进一步的，所述概率计算单元中的概率归一化单元包括输入模块、第二全加器、第二寄存器、第四或门、第五或门、输入判断模块及TFM模组；
所述输入模块、所述第二全加器、所述第二寄存器及所述第四或门依次连接；
所述第二寄存器存储饱和进位结果，所述第四或门实现对所述饱和进位结果是否大于0的判断功能；
所述输入判断模块与所述输入模块连接，完成当前译码时刻输入的随机比特是否大于0的判断功能；
所述TFM模组输入端与所述输入模块及第五或门连接，输出概率比特的更新结果。
进一步的，所述TFM模组包括一个以上并联的TFM模块，所述TFM模块数量与所述输入模块输入端数适配。
与现有技术相比，本发明的有益效果：
基于有符号概率加法器可以显著提高加法器的精度，加快译码器收敛速度；
基于TFM的概率归一化单元可以显著降低译码器复杂度，提高归一化精度，加快译码收敛速度。
综上所述，采用本发明提供的基于概率Turbo译码器的计算单元，有效克服了现有概率Turbo译码器中计算单元精度低，收敛慢和复杂度高的问题。
附图说明：
图1是概率Turbo译码器的全并行译码结构；
图2是概率Turbo译码器中译码单元的实现结构；
图3是本发明实施例1提出的有符号概率加法器电路结构；
图4是对符号位的映射电路结构；
图5是本发明实施例2提出的概率归一化单元电路结构；
图6是概率归一化单元中TFM的结构。
图中标记：
101-前向转换模块，102-比较模块，103-译码单元模块，104-交织网络模块，201-分支度量计算模块，202-前向状态度量计算模块，203-后向状态计算模块，204-外信息计算模块，205-后验信息计算模块，301-随机比特计算模块，302-符号比特计算模块，303-饱和进位存储更新模块，3001-异或门，3002-同或门，3003-第一或门，3004-第二或门，3005-第三或门，3006-第一多路选择器，3007-第二多路选择器，3008-第三多路选择器，3009-第四多路选择器，3010-第一与门，3011-第二与门，3012-第三与门，3013-第四与门，3014-第一寄存器，3015-第一全加器，3016-乘法器，3017-Sign模块，3018-MSB模块，401-输入模块，402-第二全加器，403-第二寄存器，410-输入判断模块，420-TFM模组，404-第四或门，405-第五或门，406-第六或门，407-第七或门，408-第八或门，501-移位模块，502-第三全加器，503-第四全加器，504-定点比较器，505-第五多路选择器，506-第六多路选择器。
具体实施方式
下面结合试验例及具体实施方式对本发明作进一步的详细描述。但不应将此理解为本发明上述主题的范围仅限于以下的实施例，凡基于本发明内容所实现的技术均属于本发明的范围。
本发明提出的有符号概率加法器和概率归一化单元可被应用到全并行概率译码器中。该译码器的码长为N，信息序列的长度为K，码率为1/3。该译码器由2个分量码译码器并行级联而成，而每个分量码的约束长度为4,码率为1/2。译码器的输入为各码比特的信道概率，包括2个分量译码器和1个交织网络，如图1所示。其中每个分量码译码器又包括前向转换模块101和译码单元模块103。前向转换模块101又由2个比较模块102组成，完成概率到随机序列的转换功能。
如图2所示为译码单元k的结构图。每个译码单元包括5个计算模块，包括分支度量计算模块201，前向状态度量计算模块202，后向状态度量计算模块203，外信息计算模块204和后验信息计算模块205。首先，分支度量计算模块201接收前向转换模块101输出的随机比特和另一个分量译码器的经交织网络模块104后的外信息随机比特从而得到分支度量的随机比特；然后，前向状态度量计算模块202和后向状态度量计算模块203接收分支度量随机比特，计算更新前向和后向状态度量随机比特；接着，外信息计算模块204接收来自分支度量模块201输出的校验边信息、前向状态计算模块202计算更新的前向状态度量随机比特和后向状态度量计算模块203计算更新的后向状态度量随机比特，从而得到信息比特的外信息；后验信息计算模块205接收来自分支度量计算模块201输出的分支度量信息、前向状态计算模块202计算更新的前向状态度量随机比特和后向状态度量计算模块203计算更新的后向状态度量随机比特，从而得到并输出当前译码时钟下的估计信息序列。
其中，前向状态度量计算模块202和后向状态度量计算模块203涉及2输入概率加法器和8输入概率归一化计算单元；而外信息计算模块204涉及8输入概率加法器和2输入概率归一化单元；后验概率计算模块205涉及8输入概率加法器。
为了清晰地介绍本发明提出的无符号概率加法器和概率归一化单元。下面给出有符号概率加法器实现方法实例1和8输入的概率归一化单元实现方法实例2。
实施例1
针对基于Log-MAP的概率Turbo译码器，本发明提供一种基于概率Turbo译码器的概率计算单元，所述概率计算单元中的概率加法器包括随机比特计算模块301、符号比特计算模块302及饱和进位存储更新模块303；
所述随机比特计算模块301、符号比特计算模块302及饱和进位存储更新模块303任意两两连接；
所述随机比特计算模块301完成随机比特计算；
所述符号比特计算模块302完成符号位比特计算；
所述饱和进位存储更新模块303实现饱和进位的存储更新。
进一步的，所述随机比特计算模块301包括异或门3001、同或门3002、第一或门3003和第一多路选择器3006；
所述异或门3001输入当前概率X、Y对应的随机比特；
所述同或门3002输入当前概率X、Y对应的符号比特；
所述第一或门3003输入端连接所述异或门及所述同或门，其输出端连接所述第一比较器3006的置1端、所述第一比较器3006的控制端及第二比较器3007的控制端；
所述第一比较器3006的置0端连接所述饱和进位存储更新模块303中的第二或门3004，输出Z＝(X+Y)对应的随机比特。
进一步的，所述饱和进位存储更新模块303包括第一与门3010、第二与门3011、第三多路选择器3008、第四多路选择器3009、第一全加器3015、乘法器3016、Sign模块3017、MSB模块3018、第一寄存器3014及第二或门3004；
所述第一与门3010输入当前概率X、Y对应的随机比特及符号比特，输出端连接第三多路选择器3008的控制端；
所述第二与门3011输入当前概率X、Y对应的随机比特及符号比特，输出端连接第四多路选择器3009的控制端，其中连接符号比特的输入端连有非门；
所述第三多路选择器3008置0端输入0，置1端输入1；
所述第四多路选择器3009置0端输入0，置1端输入-1；
所述第一全加器3015正向输入端与所述第三多路选择器3008及所述第四多路选择器3009连接，反向输入端连接所述乘法器3016的输出端，其输出端连接所述第一寄存器3014；
所述乘法器3016输入端连接第一多路选择器3006输出端及Sign模块3017；
所述MSB模块3018取所述第一寄存器中3014的符号位；
所述Sign模块3017完成符号位到±1的映射功能，其结构如图4所示；
所述第二或门3004与所述第一寄存器3014连接，其输出端连接所述第一多路选择器3006的置0端。
进一步的，所述符号比特计算模块302包括第三与门3012、第四与门3013、第三或门3005及第二多路选择器3007；
所述第三与门3012输入当前概率X对应的随机比特及符号比特；
所述第四与门3013输入当前概率Y对应的随机比特及符号比特；
所述第三或门3005的输入端连接所述第三与门3012及所述第四与门3013，输出端连接所述第二多路选择器3007的置1端；
所述第二多路选择器3007的置0端连接所述MSB模块3018，所述第二多路选择器3007输出Z＝(X+Y)对应的符号比特。
为便于理解，表1为图3电路结构所对应的真值表，Sat(t)是对饱和进位的存储变量，X(t),S(X(t))是概率x对应的随机比特和符号比特，Y(t),S(Y(t))是概率y对应的随机比特和符号比特，其中表达式A代表
Sat(t)＝Sat(t-1)-Add(X(t),Y(t))*Sign(Sat(t-1))
表1
实施例2
实施例2所述的概率计算单元还含有概率归一化单元，图5给出了前向状态度量计算模块202和后向状态度量计算模块203中的8输入概率归一化单元实现结构。进一步的，所述概率计算单元中的概率归一化单元包括输入模块401、第二全加器402、第二寄存器403、第四或门404、第五或门405、输入判断模块410及TFM模组420；
所述输入模块401、所述第二全加器402、所述第二寄存器403及所述第四或门404依次连接；
所述第二寄存器403存储饱和进位结果，所述第四或门404实现对所述饱和进位结果是否大于0的判断功能；
所述输入判断模块410与所述输入模块401连接，其包括4输入的第六门406、4输入的第七或门407及2输入的第八或门408，完成当前译码时刻输入的随机比特和是否大于0的判决功能；
所述TFM模组420输入端与所述输入模块401及第五或门405连接，输出概率比特的更新结果。
进一步的，所述TFM模组420包括一个以上并联的TFM模块，所述TFM模块数量与所述输入模块输入端数适配。
图6为1个TFM模块的结构。移位模块501根据松弛系数β进行移位操作；第三全加器502和第四全加器503为m比特全加器；定点比较器504为一个定点比较器，第三比较器505和第四比较器506为一个2输入多路选择器。U为TFM更新的控制信号，当U置1时，TFM进行更新。
本说明书中公开的所有特征，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。本说明书(包括任何附加权利要求、摘要和附图)中公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。

Claims (6)

1.一种基于概率Turbo译码器的有符号概率计算单元，其特征在于，所述概率计算单元中的概率加法器包括随机比特计算模块、符号比特计算模块及饱和进位存储更新模块；
所述随机比特计算模块、符号比特计算模块及饱和进位存储更新模块任意两两连接；
所述随机比特计算模块完成随机比特计算；
所述符号比特计算模块完成符号位比特计算；
所述饱和进位存储更新模块实现饱和进位的存储更新。
2.根据权利要求1所述的有符号概率计算单元，其特征在于，所述随机比特计算模块包括异或门、同或门、第一或门和第一多路选择器；
所述异或门输入当前概率X、Y对应的随机比特；
所述同或门输入当前概率X、Y对应的符号比特；
所述第一或门输入端连接所述异或门及所述同或门，其输出端连接所述第一比较器的置1端、所述第一比较器的控制端及第二比较器的控制端；
所述第一比较器的置0端连接所述饱和进位存储更新模块中的第二或门，输出Z＝(X+Y)对应的随机比特。
3.根据权利要求1所述的有符号概率计算单元，其特征在于，所述饱和进位存储更新模块包括第一与门、第二与门、第三多路选择器、第四多路选择器、第一全加器、乘法器、Sign模块、MSB模块、第一寄存器及第二或门；
所述第一与门输入当前概率X、Y对应的随机比特及符号比特，输出端连接第三多路选择器的控制端；
所述第二与门输入当前概率X、Y对应的随机比特及符号比特，输出端连接第四多路选择器的控制端，其中连接符号比特的输入端连有非门；
所述第三多路选择器置0端输入0，置1端输入1；
所述第四多路选择器置0端输入0，置1端输入-1；
所述第一全加器正向输入端与所述第三多路选择器及所述第四多路选择器连接，反向输入端连接所述乘法器的输出端，其输出端连接所述第一寄存器；
所述乘法器输入端连接第一多路选择器输出端及所述Sign模块；
所述MSB模块取所述第一寄存器中的符号位；
所述Sign模块完成符号位到±1的映射功能；
所述第二或门与所述第一寄存器连接，其输出端连接所述第一多路选择器的置0端。
4.根据权利要求1所述的有符号概率计算单元，其特征在于，所述符号比特计算模块包括第三与门、第四与门、第三或门及第二多路选择器；
所述第三与门输入当前概率X对应的随机比特及符号比特；
所述第四与门输入当前概率Y对应的随机比特及符号比特；
所述第三或门的输入端连接所述第三与门及所述第四与门，输出端连接所述第二多路选择器的置1端；
所述第二多路选择器的置0端连接MSB模块，所述第二多路选择器输出Z＝(X+Y)对应的符号比特。
5.根据权利要求1所述的有符号概率计算单元，其特征在于，所述概率计算单元中的概率归一化单元包括输入模块、第二全加器、第二寄存器、第四或门、第五或门、输入判断模块及TFM模组；
所述输入模块、所述第二全加器、所述第二寄存器及所述第四或门依次连接；
所述第二寄存器存储饱和进位结果，所述第四或门实现对所述饱和进位结果是否大于0的判断功能；
所述输入判断模块与所述输入模块连接，完成当前译码时刻输入的随机比特是否大于0的判断功能；
所述TFM模组输入端与所述输入模块及第五或门连接，输出概率比特的更新结果。
6.根据权利要求5所述的有符号概率计算单元，其特征在于，所述TFM模组包括一个以上并联的TFM模块，所述TFM模块数量与所述输入模块输入端数适配。
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