CN102751994A - 一种基于两个有限群符号的短码长分组码译码器装置 - Google Patents

Abstract

本发明公开了一种基于两个有限群符号的短码长分组码译码器装置，属于数字通信差错控制编码领域。本发明的译码器装置包括控制电路、输入缓存单元、输出缓存单元以及译码运算单元；其中译码运算单元是译码器的核心部分，包括依次连接的先验概率生成电路、先验概率存储单元、后验概率计算电路以及排序判决电路。先验概率电路采用依次相连的若干基本单元，具有规则结构，便于电路实现；先验概率存储单元通过读写地址实现了数据交织，复杂度较低；后验概率计算与排序判决电路都采用低复杂度的实现方法。总之，本发明实现了一种基于两个有限群符号的短码长分组码的译码器装置，硬件复杂度较低，性能优越。

Description

一种基于两个有限群符号的短码长分组码译码器装置

技术领域

本发明属于数字通信差错控制编码领域，特别涉及一种低译码复杂度的基于两个有限群符号的短码长分组码译码器装置。

背景技术

在现代数字信号传输与存储系统中，由于传输信道噪声或存储媒介的物理损伤等，常会造成数字信号传输或存储的错误。因此，为保证数字信号传输或存储的可靠性，差错控制编码技术已成为一项标准技术。

目前常用的差错控制编码包括分组码。分组码是把信源输出的信息序列，以k个信息元划分为一段，通过编码器把这段k个信息元按一定规则产生r个校验元，输出长为n＝k+r的一个码组。分组码用（n，k）表示，n表示码长，k表示信息位长度。H为分组码校验矩阵，对于任何一个合法码字c，都满足校验方程Hc^T＝0。

分组码译码方式一般分为两类：一种方法是利用码的代数结构进行译码，称为代数译码，也称为硬判决译码；另一种方法不仅利用码的代数结构，而且还利用信道干扰或噪声的统计特性，称为软判决译码。不管是利用哪种译码方式，在设计译码器时，译码器的运算速度及其实现复杂性，往往成为纠错码是否实用的关键。

硬判决译码的复杂度低，但判决结果会损失掉接收信号中所包含的概率信息。软判决译码为了充分利用接收信号波形中的信息，使译码器能以更大的正确概率判决所发的码字，因此需要对解调器输出的抽样电压进行分层或量化。所以，译码器可以利用未经量化或经多电平量化的接收采样值中的额外信息来恢复传输码字。因此，软判决译码能够提供比硬判决译码更好的误码性能。一般地，译码器利用附加的软判决信息进行译码时比硬判决译码能得到额外的2~3dB的增益。

但是由于软判决译码要利用每个码元的有用信息，因此软判决的译码器比硬判决的译码器要复杂得多，一般情况下它较适合于中短码长和中等纠错能力的码，并且更适合于信噪比在很宽范围内变化的信道。软判决译码的实现比硬判决译码困难得多，它的运算复杂度也更大，这就是为了获得更好的误码性能所需要付出的代价。很多软判决译码算法已经设计出来，这些译码算法主要可以分为两大类：基于可靠性（或概率）的译码算法与基于网格图的译码算法。

根据接收符号的可靠性量度，可以得到最不可靠的位置（Least ReliablePosition，LRP）组和最可靠的位置（Most Reliable Position，MRP）组。所以，译码可以基于对LRP组处理或基于对MRP组的处理。基于接收序列的LRP处理的译码算法，最早的一种是由Forney于1966年提出的广义最小距离（Generalized Minimum Distance，GMD）译码算法。为降低计算复杂度，后来又提出了一种基于迭代处理最不可靠位的最大似然译码算法。而最可靠独立位置（Most Reliable Independent Position，MRIP）重复处理译码算法中，一种是基于优先级的搜索（Priority-First Search，PFS）译码算法，另一种是分级统计译码（Ordered Statistic Decoding，OSD）算法。该类算法由于需要生成较多的候选码字，复杂度较高。

基于网格图的分组码的最大后验概率（MAP）译码算法，是另一类重要的软判决译码算法。MAP译码算法有基于比特级网格图的MAP译码算法、双向的MAP算法和并行的MAP算法。这些译码算法被设计为最小化比特错误概率并提供关于译码比特的可靠信息，但复杂度往往较高。

发明人在实现本发明的过程中，发现现有技术中存在以下缺点和不足：

针对一类特殊的短码长分组码，也即由两个有限群符号构成的短码长分组码，可用H＝[a,b]表示，其中a,b∈G(2^p)，G(2^p)是阶数为2^p的有限群，基于网格图的译码算法性能优越，但由于获得的网格图较复杂，译码实现复杂度很高。另一方面，基于可靠性的译码算法需要生成较多的候选码字，也较复杂。因此，为更好地实现译码复杂度与性能的折中，本发明针对基于两个有限群符号的短码长分组码提出一种低复杂度的译码器装置的实现方法。

发明内容

本发明提供了一种基于两个有限群符号的短码长分组码译码器装置，本发明降低了运算复杂度，详见下文描述：

一种基于两个有限群符号的短码长分组码译码器装置，所述译码器装置包括：控制电路，分别与控制电路相连接的输入缓存单元、译码运算单元和输出缓存单元，输入缓存单元接收量化的信道观测值，输入缓存单元的输入使能信号为信道观测值输入使能信号，控制电路的输入控制信号为信道观测值输入使能信号；控制电路输出译码运算使能信号，译码运算使能信号作为输入缓存单元的输出使能信号和译码运算单元的译码使能信号；输入缓存单元输出量化的信道观测值到译码运算单元；控制电路给出输出缓存使能信号，作为输出缓存单元的输入使能信号；控制电路的输出控制信号作为译码符号输出使能信号和输出缓存单元的输出使能信号；译码运算单元输出译码符号到输出缓存单元，输出缓存单元输出译码符号。

所述控制电路包括：输入控制计数器、主控计数器、输出控制计数器以及计数比较器；

输入控制计数器的输入控制信号为信道观测值输入使能信号，在信道观测值输入使能信号有效时，输入控制计数器根据系统时钟信号计数，当输入控制计数器的计数值为2p时，输入控制计数器将自身的计数值清零并向所述主控计数器发送第一计数启动脉冲信号；主控计数器接收到第一计数启动脉冲信号后启动计数周期并根据所述系统时钟信号进行计数；在主控计数器的计数周期内，主控计数器输出低电平的输出缓存使能信号，主控计数器将计数信号a的计数值输出至计数比较器；计数比较器输出译码运算使能信号；主控计数器启动并经过T个系统时钟后，计数值达到主控计数器的模值时，主控计数器将自身的计数值清零并将输出缓存使能信号转换为高电平，同时向输出控制计数器发送第二计数启动脉冲信号，输出控制计数器接收到第二计数启动脉冲信号后启动计数周期并根据系统时钟信号进行计数；在输出控制计数器的计数周期内，输出控制计数器经过一个系统时钟后，计数值达到输出控制计数器的计数模值时，输出控制计数器将自身的计数值清零并将输出控制信号转换为低电平信号。

所述译码运算单元包括：先验概率生成电路、先验概率存储单元、后验概率计算电路和排序判决电路；

2p个量化为q比特的信道观测值经先验概率生成电路生成2^p个信息符号先验概率值和2^p个校验符号先验概率值，并同时存储到先验概率存储单元中，先验概率存储单元将2^p个信息符号先验概率值和2^p个校验符号先验概率值同时输出到后验概率计算电路中；后验概率计算电路将后验概率值输入到排序判决电路中，排序判决电路输出译码符号。

所述先验概率生成电路采用串行先验概率生成电路结构时，串行先验概率生成电路包括：数据分配器、计数器和符号先验概率生成单元，符号先验概率生成单元由p个处理单元组成；

数据分配器的输入数据为量化为q比特的信道观测值，数据分配器的p路输出分别连接第一处理单元，第二处理单元，……，第p处理单元，数据分配器的另一个输入端与计数器连接，第一处理单元输入初始化值0，第一处理单元的输出连接第二处理单元，第i（2≤i≤p-1）处理单元的输出连接第i+1处理单元，第p处理单元的输出构成串行先验概率生成电路的输出端。

所述先验概率生成电路采用并行先验概率生成电路时，并行先验概率生成电路包括：第一数据分配器、第二数据分配器、第三数据分配器、计数器、减法器、数值比较器、延时电路、信息符号先验概率生成单元，校验符号先验概率生成单元，信息符号先验概率生成单元和校验符号先验概率生成单元分别由p个处理单元组成；

第一数据分配器输入数据为量化为q比特的信道观测值，第一数据分配器的两路输出分别连接延时电路和第三数据分配器，延时电路的输出连接第二数据分配器，第二数据分配器的p路输出分别连接第一处理单元，第二处理单元，……，第p处理单元，第一处理单元输入初始化值0，第一处理单元的输出连接第二处理单元，第i（2≤i≤p-1）处理单元的输出连接第i+1处理单元，第p处理单元的输出构成并行先验概率生成电路的输出端；第一数据分配器的另一个输入端与数值比较器连接，数值比较器的输入与计数器连接，计数器的输出连接减法器，减法器的输出分别连接第二数据分配器和第三数据分配器，减法器的另一个输入是数值p，第三数据分配器的p路输出分别连接第一处理单元，第二处理单元，……，第p处理单元，第一处理单元输入初始化值0，第一处理单元的输出连接第二处理单元，第i（2≤i≤p-1）处理单元的输出连接第i+1处理单元，第p处理单元的输出构成并行先验概率生成电路的另一个输出端。

所述先验概率生成电路中的处理单元包括：第一先入先出也即FIFO存储器、第二FIFO存储器、加法器、寄存器、数据扩展单元和选择器；

第一FIFO存储器和加法器的输入为前一处理单元的输出，加法器的另一输入为数据扩展单元；加法器的输出连接第二FIFO存储器，第一FIFO存储器和第二FIFO存储器的输出都连接选择器，选择器输出作为处理单元的输出端；其中，加法器的位宽为Q，并且加法器实现实数域的加法功能，第i处理单元中的第一FIFO存储器和第二FIFO存储器位宽为Q，深度为2^i-1，p个处理单元是同时运行的；数据扩展单元的输入为寄存器中存储量化为q比特的信道观测值，输出被扩展为Q比特，表示的值不变。

所述先验概率存储单元采用单路方式存取的先验概率存储单元结构时，单路方式存取的先验概率存储单元包括：输入地址查找表、输出地址查找表、第一计数器、第二计数器、信息符号先验概率存储器和校验符号先验概率存储器；

信息符号先验概率存储器的输入为信息符号先验概率值，校验符号先验概率存储器的输入为校验符号先验概率值，信息符号先验概率存储器的另外两个输入端分别与输入地址查找表和第一计数器连接，校验符号先验概率存储器的另外两个输入端分别与输入地址查找表和输出地址查找表连接，输入地址查找表的输入与第二计数器连接，信息符号先验概率存储器的输出构成先验概率存储单元的输出端，校验符号先验概率存储器的输出构成先验概率存储单元的另一输出端，输入地址查找表由一组位宽为p，深度为2^p的只读存储器组成；第一计数器和第二计数器的计数值范围均为0~2^p-1；输出地址查找表由计数器组成，计数器的计数值范围为0~2^p-1。

所述先验概率存储单元采用乒乓方式存取的先验概率存储单元结构时，乒乓方式存取的先验概率存储单元包括：第一数据分配器、第二数据分配器、第一选择器、第二选择器、输入地址查找表、输出地址查找表、第一计数器、第二计数器、第一信息符号先验概率存储器、第一校验符号先验概率存储器、第二信息符号先验概率存储器和第二校验符号先验概率存储器；

第一数据分配器的输入为信息符号先验概率值，第二数据分配器的输入为校验符号先验概率值，第一数据分配器的两路输出分别连接第一信息符号先验概率存储器和第二信息符号先验概率存储器，第二数据分配器的两路输出分别连接第一校验符号先验概率存储器和第二校验符号先验概率存储器，第一信息符号先验概率存储器的输出和第二信息符号先验概率存储器的输出连接第一选择器，第一校验符号先验概率存储器的输出和第二校验符号先验概率存储器的输出连接第二选择器，第一信息符号先验概率存储器的输入和第二信息符号先验概率存储器的输入还分别与输入地址查找表连接，输入地址查找表的输入与第二计数器连接；第一校验符号先验概率存储器的输入和第二校验符号先验概率存储器的输入还分别与输出地址查找表连接，第一信息符号先验概率存储器的输入和第二信息符号先验概率存储器的输入还分别与第一计数器连接，第一选择器的输出构成先验概率存储单元的输出端，第二选择器的输出构成先验概率存储单元的另一输出端，输入地址查找表由一组位宽为p，深度为2^p的只读存储器组成；第一计数器和所述第二计数器的计数值范围为0~2^p-1；输出地址查找表由计数器组成，计数器的计数值范围为0~2^p-1。

所述后验概率计算电路包括：加法器和寄存器；

加法器的两路输入信号为信息符号先验概率值和校验符号先验概率值，加法器输出后验概率值并存储到寄存器中，寄存器的输出构成后验概率计算电路的输出端，加法器和寄存器的位宽均为Q+1。

所述排序判决电路包括：概率比较器、最大概率寄存器、顺序地址生成单元、地址寄存器和有限群元素查找表；

概率比较器的输入为后验概率值，概率比较器的输出分别连接最大概率寄存器和地址寄存器，最大概率寄存器的输出反馈到所述概率比较器，地址寄存器的输入还与顺序地址生成单元连接，地址寄存器的输出连接有限群元素查找表，有限群元素查找表的输出构成排序判决电路的输出端，其中，顺序地址生成单元由计数器组成，计数器的计数值范围为0~2^p-1，最大概率寄存器的位宽为Q+1，地址寄存器的位宽为p，有限群元素查找表由一组位宽为p，深度为2^p的只读存储器组成。

本发明提供的技术方案的有益效果是：本发明设计了基于两个有限群符号的短码长分组码译码器装置，该译码器装置属于软判决译码器且译码复杂度较低。两个有限群符号构成的分组码可以用H＝[a,b]表示，其中a,b∈G(2^p)，G(2^p)是阶数为2^p的有限群。本译码器包括先验概率生成电路、后验概率计算电路、排序判决电路，以及存储中间信息的存储器、输入输出缓存单元、控制电路等；其中先验概率的生成采用多级级联的结构，便于硬件实现；后验概率计算通过读取查找表的地址实现了数据交织，计算电路仅包含一个加法器，而排序判决电路采用串行结构，复杂度都很低。该译码器能以较低的复杂度实现基于两个有限群符号的短码长分组码的译码，可以应用于较短数据例如遥控指令或者信令等信息的传输。

附图说明

图1为本发明提供的一种基于两个有限群符号的短码长分组码译码器装置的结构示意图；

图2为本发明提供的控制电路的结构示意图；

图3为本发明提供的译码运算单元的结构示意图；

图4为本发明提供的串行先验概率生成电路的结构示意图；

图5为本发明提供的并行先验概率生成电路的结构示意图；

图6为本发明提供的先验概率生成电路中的处理单元的结构示意图；

图7为本发明提供的单路方式存取的先验概率存储单元的结构示意图；

图8为本发明提供的乒乓方式存取的先验概率存储单元的结构示意图；

图9为本发明提供的后验概率生成电路的结构示意图；

图10为本发明提供的排序判决电路的结构示意图。

附图中，各标号所代表的部件列表如下：

1：控制电路；             2：输入缓存单元；

3：译码运算单元；         4：输出缓存单元；

11：输入控制计数器；      12：主控计数器；

13：输出控制计数器；      14：计数比较器；

31：先验概率生成电路；    32：先验概率存储单元；

33：后验概率计算电路；    34：排序判决电路。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

为了降低运算复杂度，参见图1，本发明实施例提供了一种基于两个有限群符号的短码长分组码译码器装置，详见下文描述：

本发明实施例提供的基于两个有限群符号的短码长分组码译码器装置采用现场可编程门阵列（Field Programmable Gate Array，FPGA）或超大规模集成（Very Large Scale Integration，VLSI）电路实现。

一种基于两个有限群符号的短码长分组码译码器装置，参见图1包括：控制电路1，分别与控制电路1相连接的输入缓存单元2、译码运算单元3和输出缓存单元4；

输入缓存单元2接收量化的信道观测值，输入缓存单元2的输入使能信号为信道观测值输入使能信号，控制电路1的输入控制信号为信道观测值输入使能信号；控制电路1输出译码运算使能信号，译码运算使能信号作为输入缓存单元2的输出使能信号和译码运算单元3的译码使能信号；输入缓存单元2输出量化的信道观测值到译码运算单元3；控制电路1给出输出缓存使能信号，输出缓存使能信号作为输出缓存单元4的输入使能信号；控制电路1的输出控制信号作为译码符号输出使能信号和输出缓存单元4的输出使能信号；译码运算单元3输出译码符号到输出缓存单元4，输出缓存单元4输出译码符号。

参见图2，控制电路1包括：输入控制计数器11、主控计数器12、输出控制计数器13以及计数比较器14；

输入控制计数器11的输入控制信号为信道观测值输入使能信号，在信道观测值输入使能信号有效时，输入控制计数器11根据系统时钟信号计数，当输入控制计数器11的计数值为2p时，输入控制计数器11将自身的计数值清零并向主控计数器12发送第一计数启动脉冲信号；主控计数器12接收到第一计数启动脉冲信号后启动计数周期并根据系统时钟信号进行计数；在主控计数器12的计数周期内，主控计数器12输出低电平的输出缓存使能信号,主控计数器12将计数信号a的计数值输出至计数比较器14；计数比较器14输出译码运算使能信号；主控计数器12启动并经过T个系统时钟后，计数值达到主控计数器12的模值时，主控计数器12将自身的计数值清零并将输出缓存使能信号转换为高电平，同时向输出控制计数器13发送第二计数启动脉冲信号，输出控制计数器13接收到第二计数启动脉冲信号后启动计数周期并根据系统时钟信号进行计数；在输出控制计数器13的计数周期内，输出控制计数器13经过一个系统时钟后，计数值达到输出控制计数器13的计数模值时，输出控制计数器13将自身的计数值清零并将输出控制信号转换为低电平信号。

其中，具体实现时，该基于两个有限群符号的短码长分组码译码器装置启动后，控制电路1处于输入缓存状态。在该状态下，输入控制计数器11在信道观测值输入使能信号有效的时间段内，根据系统时钟信号进行计数。在信道观测值输入使能信号有效时，输入缓存单元2在每个系统时钟内接收并存储一个量化的信道观测值。当输入控制计数器11的计数值达到2p时，本译码器的输入缓存单元2已经接收并存储2p个信道观测值。这时，输入控制计数器11将自身的计数值清零并向主控计数器12发送计数启动脉冲信号，使得控制电路1由输入缓存状态转换为译码缓存状态。

主控计数器12在接收到计数启动脉冲信号后启动计数周期并根据系统时钟信号进行计数。在主控计数器12的计数周期内，主控计数器12输出的输出缓存使能信号保持低电平状态，主控计数器12的计数信号a将主控计数器12的计数值输出至计数比较器14。主控计数器12输出输出缓存使能信号，计数比较器14输出译码运算使能信号。

1)当采用串行先验概率生成电路时，主控计数器12的初始值设置为0。当计数信号a的计数值1≤a≤p或者p+2^p<a≤2p+2^p时，计数比较器14的输出保持为高电平，当计数信号a的计数值p<a≤p+2^p或者a>2p+2^p时，计数比较器14的输出保持为低电平。这样，在主控计数器12的计数周期内，控制电路1的输出缓存使能信号始终保持为低电平，使得本译码器的输出缓存单元4的输入信号无效。在主控计数器12的计数周期内，当主控计数器12的计数值1≤a≤p或者p+2^p<a≤2p+2^p时，控制电路1的译码运算使能信号为高电平状态，使得输入缓存单元2的输出使能信号和译码运算单元3的译码使能信号有效；当主控计数器12的计数值p<a≤p+2^p或者a>2p+2^p时，控制电路1的译码运算使能信号为低电平状态。在主控计数器12启动计数并经过T（采用单路方式存取的先验概率存储单元结构时，T＝2p+3×2^p+1；采用兵乓方式存取的先验概率存储单元结构时，T＝2p+2×2^p+1）个系统时钟后，计数值达到主控计数器12的模值。这时主控计数器12将自身的计数值清零并将输出缓存使能信号转换为高电平状态，同时向输出控制计数器13发送计数启动脉冲信号，使得控制电路1由译码缓存状态转换至译码符号输出状态。

2)当采用并行先验概率生成电路时，主控计数器12的初始值设置为0。当计数信号a的计数值1≤a≤2p时，计数比较器14的输出保持为高电平，当计数信号a的计数值大于2p时，计数比较器14的输出为低电平。这样，在主控计数器12的计数周期内，控制电路1的输出缓存使能信号始终保持为低电平，使得本译码器的输出缓存单元4的输入信号无效。在主控计数器12的计数周期内，当主控计数器12的计数值1≤a≤2p时，控制电路1的译码运算使能信号为高电平状态，使得输入缓存单元2的输出使能信号和译码运算单元3的译码使能信号有效；当主控计数器12的计数值大于2p时，控制电路1的译码运算使能信号为低电平状态。在主控计数器12启动并经过T（采用单路方式存取的先验概率存储单元结构时，T＝2p+2×2^p+1；采用兵乓方式存取的先验概率存储单元结构时，T＝2p+2^p+1）个系统时钟后，计数值达到主控计数器12的模值。这时主控计数器12将自身的计数值清零并将输出的输出缓存使能信号转换为高电平状态，同时向输出控制计数器13发送计数启动脉冲信号，使得控制电路1由译码缓存状态转换至译码符号输出状态。

输出控制计数器13在接收到计数启动脉冲信号后启动计数周期并根据系统时钟信号进行计数。在输出控制计数器13的计数周期内，输出控制计数器13保持向控制电路1的输出控制信号端输出高电平信号，使得输出缓存单元4的输出使能信号和译码器的译码符号输出使能信号保持为高电平有效状态。在输出控制计数器13启动计数并经过一个系统时钟后，计数值达到输出控制计数器13的计数模值。这时输出控制计数器13将自身的计数值清零并将输出控制信号转换为低电平信号，使得输出缓存单元4的输出使能信号和译码器的译码符号输出使能信号转换至无效状态。控制电路1由译码符号输出状态转换为输入缓存状态。

控制电路1控制译码器的整体时序，在一个译码周期中，控制电路1控制输入缓存单元2按顺序将存储的量化的信道观测值逐个发送至译码运算单元3，译码运算单元3完成译码后，控制电路1控制输出缓存单元4接收译码运算单元3译出的符号，在一个译码周期结束后，控制电路1控制输出缓存单元4输出其存储的符号。

输入缓存单元2存储从信道传输过来的2p个量化q比特的信道观测值，输出缓存单元4存储由译码运算单元3译出的符号。当信道观测值输入使能信号有效时，即输入缓存单元2的输入信号有效，量化q比特的信道观测值依次存储到输入缓存单元2中，当信道观测值输入使能信号有效时间达到2p个系统时钟时，2p个量化q比特的信道观测值完全存储到输入缓存单元2中。输入缓存单元2由位宽为q，深度为2p的FIFO存储器组成。输出缓存单元4的输入使能信号有效时间为一个系统时钟即可将得到的符号存储到输出缓存单元中4。输出缓存单元4也由位宽为p，深度为1的FIFO存储器组成。

其中，参见图3，译码运算单元包括：先验概率生成电路31、先验概率存储单元32、后验概率计算电路33和排序判决电路34；

2p个量化为q比特的信道观测值经先验概率生成电路31生成2^p个信息符号先验概率值和2^p个校验符号先验概率值，并同时存储到先验概率存储单元32中，先验概率存储单元32将2^p个信息符号先验概率值和2^p个校验符号先验概率值同时输出到后验概率计算电路33中；后验概率计算电路33将后验概率值输入到排序判决电路34中，排序判决电路34输出译码符号。

其中，参见图4、图5和图6，先验概率生成电路31可以采用串行先验概率生成电路结构或并行先验概率生成电路结构。

a）串行先验概率生成电路

串行先验概率生成电路包括：数据分配器、计数器和符号先验概率生成单元，符号先验概率生成单元由p个处理单元组成；

数据分配器的输入数据为量化为q比特的信道观测值，数据分配器的p路输出分别连接第一处理单元，第二处理单元，……，第p处理单元，数据分配器的另一个输入端与计数器连接，第一处理单元输入初始化值0，第一处理单元的输出连接第二处理单元，第i（2≤i≤p-1）处理单元的输出连接第i+1处理单元，第p处理单元的输出构成串行先验概率生成电路的输出端。

串行先验概率生成电路生成符号先验概率值可分为以下两个步骤：

第一步：信息符号先验概率值生成。计数器启动计数周期并根据系统时钟信号进行计数，当计数器的计数值达到i（0≤i≤p-1）时，数据分配器选择将此时输入的信息比特的量化为q比特的信道观测值存储到串行先验概率生成电路中第i+1处理单元的寄存器中。当计数器的计数值达到p-1时，每个处理单元都存储一个信息比特的量化为q比特的信道观测值，信息比特的量化为q比特的信道观测值的输入完成，计数器将自身的计数值清零。在存储p个信息比特的量化为q比特的信道观测值的同时，每个处理单元内部也在运行，第一处理单元的输入是初始化的0值，前一处理单元的输出是下一处理单元的输入。信息比特的量化为q比特的信道观测值存储完再经过2^p个系统时钟，2^p个信息符号先验概率值生成并全部输出至先验概率存储单元32中。

第二步：校验符号先验概率值生成。计数器重新计数且当计数值达到i时，数据分配器选择此时输入的校验比特的量化为q比特的信道观测值存储到串行先验概率生成电路中第i+1处理单元的寄存器中，并且覆盖原来的数据。当计数器计数值达到p-1时，校验比特的量化为q比特的信道观测值的输入完成，计数器将自身的计数值清零。在存储p个校验比特的量化为q比特的信道观测值的同时，每个处理单元的内部也在运行，第一处理单元的输入是初始化的0值，校验比特的量化为q比特的信道观测值存储完再经过2^p个系统时钟，2^p个校验符号先验概率值生成并全部输出至先验概率存储单元32中。

在一个译码周期中，串行先验概率生成电路31先接收p个信息比特的量化为q比特的信道观测值，2^p个信息符号先验概率值生成并且全部输出到先验概率存储单元32中，然后继续接收p个校验比特的量化为q比特的信道观测值，2^p个校验符号先验概率值生成，并且全部输出到先验概率存储单元32中。

b）并行先验概率生成电路

并行先验概率生成电路包括：第一数据分配器、第二数据分配器、第三数据分配器、计数器、减法器、数值比较器、延时电路、信息符号先验概率生成单元，校验符号先验概率生成单元，信息符号先验概率生成单元和校验符号先验概率生成单元分别由p个处理单元组成；

第一数据分配器输入数据为量化为q比特的信道观测值，第一数据分配器的两路输出分别连接延时电路和第三数据分配器，延时电路的输出连接第二数据分配器，第二数据分配器的p路输出分别连接第一处理单元，第二处理单元，……，第p处理单元，第一处理单元输入初始化值0，第一处理单元的输出连接第二处理单元，第i（2≤i≤p-1）处理单元的输出连接第i+1处理单元，第p处理单元的输出构成并行先验概率生成电路的输出端；第一数据分配器的另一个输入端与数值比较器连接，数值比较器的输入与计数器连接，计数器的输出连接减法器，减法器的输出分别连接第二数据分配器和第三数据分配器，减法器的另一个输入是数值p，第三数据分配器的p路输出分别连接第一处理单元，第二处理单元，……，第p处理单元，第一处理单元输入初始化值0，第一处理单元的输出连接第二处理单元，第i（2≤i≤p-1）处理单元的输出连接第i+1处理单元，第p处理单元的输出构成并行先验概率生成电路的另一个输出端。

并行先验概率电路生成符号先验概率值可分为以下两个步骤：

第一步：信息比特的信道观测值延时处理。计数器启动计数周期并根据系统时钟信号进行计数，计数器计数值达到i（0≤i≤p-1）时，计数值通过数值比较器与数值p比较，小于p时，则第一数据分配器选择将此时信息比特的的量化为q比特的信道观测值输入到延时电路中，延时电路是由p个位宽为q的移位寄存器组成，计数器计数值达到p-1时，信息比特的量化为q比特的信道观测值完全存储到延时电路中的移位寄存器中。

第二步：符号先验概率值生成。计数器计数值达到i+p时，计数值通过数值比较器与数值p比较，大于等于p时，第一数据分配器选择将此时的校验比特的量化为q比特的信道观测值输入到第三数据分配器中。同时，计数器的计数值通过减法器后输出到第二数据分配器和第三数据分配器，减法器的另一个输入值是数值p。第三数据分配器选择将此时校验比特的量化为q比特的信道观测值存储到校验符号先验概率生成单元中的第i+1处理单元的寄存器中。同时，第二数据分配器选择将延时电路中此时输出的信息比特的量化为q比特的信道观测值存储到信息符号先验概率生成单元中第i+1处理单元的寄存器中。计数器的计数值达到2p-1时，信息比特和校验比特的量化为q比特的信道观测值都存储到处理单元的寄存器中，计数器将自身的计数值清零。在信息比特和校验比特的量化为q比特的信道观测值同时存储到对应的处理单元的寄存器中时，每个处理单元的内部也在运行，量化为q比特的信道观测值存储完再经过2^p个系统时钟，2^p个信息符号先验概率值和2^p个校验符号先验概率值生成并输出至先验概率存储单元32中。

在一个译码周期中，并行先验概率生成电路31接收2p个量化为q比特的信道观测值，2^p个信息符号先验概率值和2^p个校验符号先验概率值生成并且全部输出至先验概率存储单元32中。

其中，先验概率生成电路31中的处理单元包括：第一先入先出也即FIFO存储器、第二FIFO存储器、加法器、寄存器、数据扩展单元、和选择器；

第一FIFO存储器和所述加法器的输入为前一处理单元的输出，加法器的另一输入为数据扩展单元；加法器的输出连接第二FIFO存储器，第一FIFO存储器和第二FIFO存储器的输出都连接选择器，选择器输出作为处理单元的输出端；其中，加法器的位宽为Q，

并且加法器实现实数域的加法功能，第i处理单元中的第一FIFO存储器和第二FIFO存储器位宽为Q，深度为2^i-1，p个处理单元是同时运行的；数据扩展单元的输入为寄存器中存储量化为q比特的信道观测值，输出被扩展为Q比特，表示的值不变。

第一处理单元接收第一个量化为q比特的信道观测值，将其存储到本单元的寄存器中，同时另外一个初始化为0的值也输入到第一处理单元中的加法器和第一FIFO存储器中。寄存器中的量化为q比特的信道观测值经数据扩展单元扩展为Q比特后与初始化0值经过加法器，加法器输出的值存储到第二FIFO存储器中，同时第一FIFO存储器中存储初始化的值0。选择器交替输出第一FIFO存储器和第二FIFO存储器中的值作为第一处理单元的输出，第一FIFO存储器中的值首先输出，输出顺序为先进先出。

第i（2≤i≤p-1）处理单元接收第i个量化为q比特的信道观测值，将其存储到本单元的寄存器中，同时接收第i-1处理单元的输出值作为第i处理单元中加法器和第一FIFO存储器的输入值。寄存器中的量化为q比特的信道观测值经数据扩展单元扩展为Q比特后与输入值经过加法器，加法器的输出值存储到第二FIFO存储器中，同时也将输入值存储到第一FIFO存储器中。选择器交替输出第一FIFO存储器和第二FIFO存储器中的值作为第i处理单元的输出，第一FIFO存储器中的值首先输出。

第p处理单元接收第p个量化为q比特的信道观测值，将其存储到本单元的寄存器中，同时接收第p-1处理单元的输出值作为第p处理单元中的加法器和第一FIFO存储器的输入值。寄存器中的量化为q比特的信道观测值经数据扩展单元扩展为Q比特后与输入值经过加法器，加法器的输出值存储到第二FIFO存储器中，同时也将输入值存储到第一FIFO存储器中。第p处理单元的输出作为先验概率生成电路31的输出端，输出的值是第一FIFO存储器和第二FIFO存储器通过选择器交替输出的值，第一FIFO存储器中的值首先输出。

其中，参见图7和图8，先验概率存储单元32可以采用单路方式存取的先验概率存储单元结构或乒乓方式存取的先验概率存储单元结构。

a)单路方式存取的先验概率存储单元

单路方式存取的先验概率存储单元包括：输入地址查找表、输出地址查找表、第一计数器、第二计数器、信息符号先验概率存储器和校验符号先验概率存储器；

信息符号先验概率存储器的输入为信息符号先验概率值，校验符号先验概率存储器的输入为校验符号先验概率值，信息符号先验概率存储器的另外两个输入端分别与输入地址查找表和第一计数器连接，校验符号先验概率存储器的另外两个输入端分别与输入地址查找表和输出地址查找表连接，输入地址查找表的输入与第二计数器连接，信息符号先验概率存储器的输出构成先验概率存储单元的输出端，校验符号先验概率存储器的输出构成先验概率存储单元的另一输出端，输入地址查找表由一组位宽为p，深度为2^p的只读存储器组成；第一计数器和第二计数器的计数值范围均为0~2^p-1；输出地址查找表由计数器组成，计数器的计数值范围为0~2^p-1。

在单路方式存取的先验概率存储单元结构中，输入地址查找表由一组位宽为p，深度为2^p的只读存储器组成，输出地址查找表由计数器构成，计数器输出的计数值可以用查找表表示。两个存储器分别为信息符号先验概率存储器和校验符号先验概率存储器。输入地址查找表存储的是先验概率生成电路31输出的符号先验概率值存储到信息符号先验概率存储器和校验符号先验概率存储器中的单元的地址值，根据第二计数器输出的计数值查找输入地址查找表中存储的地址值，第二计数器的计数值范围为0~2^p-1。输出地址查找表中计数器输出的计数值是校验符号先验概率存储器中输出校验符号先验概率值的单元所对应的地址值，计数器的计数值范围为0~2^p-1，第一计数器输出的计数值是信息符号先验概率存储器中输出信息符号先验概率值的单元所对应的地址值，第一计数器的计数值范围为0~2^p-1。

在一个译码周期内，当先验概率生成电路31输出第i（1≤i≤2^p）对符号先验概率值时，此时第二计数器输出的计数值是输入查找表中的存储单元的地址值，根据第二计数器输出的计数值得到存储器中存储符号先验概率值的单元的地址值。得到的地址值作为存储器的地址输入，输出的符号先验概率值作为存储器的数据输入，这样符号先验概率值分别存储到信息符号先验概率存储器和校验符号先验概率存储器中与此地址值所对应的单元中。经过2^p个系统时钟，信息符号先验概率存储器和校验符号先验概率存储器中分别存储2^p个信息符号先验概率值和2^p个校验符号先验概率值。符号先验概率值输出时，第一计数器输出的计数值作为信息符号先验概率存储器的地址输入，信息符号先验概率值从信息符号先验概率存储器中与地址值所对应的单元输出到后验概率计算电路33中。输入地址查找表中计数器的初始状态为0，输出地址查找表中计数器输出的计数值作为校验符号先验概率存储器的地址输入，校验符号先验概率值从校验符号先验概率存储器中与地址值所对应的单元输出到后验概率计算电路33中。输出地址查找表中计数器的初始值由分组码中的信息位元素的本原元的幂次确定。符号先验概率值同时分别从信息符号先验概率存储器和校验符号先验概率存储器输出，需要2^p个系统时钟，单路方式存取的先验概率存储单元节省存储资源。

在一个译码周期中，2^p个信息符号先验概率值和2^p个校验符号先验概率值先存储到先验概率存储单元32中然后输出至后验概率计算电路33中。

b）乒乓方式存取的先验概率存储单元

乒乓方式存取的先验概率存储单元包括：第一数据分配器、第二数据分配器、第一选择器、第二选择器、输入地址查找表、输出地址查找表、第一计数器、第二计数器、第一信息符号先验概率存储器、第一校验符号先验概率存储器、第二信息符号先验概率存储器和第二校验符号先验概率存储器；

第一数据分配器的输入为信息符号先验概率值，第二数据分配器的输入为校验符号先验概率值，第一数据分配器的两路输出分别连接第一信息符号先验概率存储器和第二信息符号先验概率存储器，第二数据分配器的两路输出分别连接第一校验符号先验概率存储器和第二校验符号先验概率存储器，第一信息符号先验概率存储器的输出和第二信息符号先验概率存储器的输出连接第一选择器，第一校验符号先验概率存储器的输出和第二校验符号先验概率存储器的输出连接第二选择器，第一信息符号先验概率存储器的输入和第二信息符号先验概率存储器的输入还分别与输入地址查找表连接，输入地址查找表的输入与第二计数器连接；第一校验符号先验概率存储器的输入和第二校验符号先验概率存储器的输入还分别与输出地址查找表连接，第一信息符号先验概率存储器的输入和第二信息符号先验概率存储器的输入还分别与第一计数器连接，第一选择器的输出构成该先验概率存储单元的输出端，第二选择器的输出构成该先验概率存储单元的另一输出端，输入地址查找表由一组位宽为p，深度为2^p的只读存储器组成；第一计数器和第二计数器的计数值范围为0~2^p-1；输出地址查找表由计数器组成，计数器的计数值范围为0~2^p-1。

在乒乓方式存取的先验概率存储单元结构中，输入地址查找表由一组位宽为p，深度为2^p的只读存储器组成，输入地址查找表存储的是先验概率生成电路31输出的符号先验概率值存储到存储器中的单元所对应的地址值。第二计数器输出的计数值为输入地址查找表中的存储单元的地址值，取值范围为0~2^p-1。输出地址查找表由计数器构成，计数器输出的计数值是第一校验符号先验概率存储器和第二校验符号先验概率存储器中输出校验符号先验概率值的单元所对应的地址值，取值范围为0~2^p-1，第一计数器输出的计数值是第一信息符号先验概率存储器和第二信息符号先验概率存储器中输出信息符号先验概率值的单元所对应的地址值，取值范围为0~2^p-1，输出地址查找表中计数器的初始值设置由分组码中的信息位元素的本原元的幂次确定。第一信息符号先验概率存储器和第一校验符号先验概率存储器作为第一组存储器，第二信息符号先验概率存储器和第二校验符号先验概率存储器作为第二组存储器。

每个译码周期中，先验概率存储单元32接收2×2^p个符号先验概率值，同时也输出2×2^p个符号先验概率值。在译码初始阶段，先验概率存储单元32的四个存储器初始化为0值，第一个译码周期时选择第一组存储器存储接收的数据，第二组存储器的数据不输出；第二个译码周期时，第一组存储器的数据输出，同时第二组存储器存储接收的数据。以后每个译码周期，第一组存储器和第二组存储器通过数据分配器和选择器交替进行数据的存储和输出。

在第一个译码周期时，第一数据分配器和第二数据分配器选择将接收的数据存储到第一组存储器中，第二组存储器中的数据暂不输出。当先验概率生成电路31输出一对符号先验概率值时，第二计数器输出的计数值为输入地址查找表中的一个存储单元的地址值。根据第二计数器输出的计数值查找输入地址查找表得到地址值，此地址值作为第一组存储器的地址输入，输出的符号先验概率值作为第一组存储器的数据输入，这样信息符号先验概率值存储到第一信息符号先验概率存储器中与地址值所对应的单元中，校验符号先验概率值存储到第一校验符号先验概率存储器中与地址值所对应的单元中。经过2^p个系统时钟，第一信息符号先验概率存储器和第一校验符号先验概率存储器分别存储2^p个信息符号先验概率值和2^p个校验符号先验概率值。

第二个译码周期时，第一组存储器输出数据的同时，第二组存储器存储数据，第二组存储器与第一组存储器的存储过程是相同的。一对符号先验概率值从先验概率存储单元32中输出时，第一计数器输出的计数值作为输出信息符号先验概率值的单元的地址值，即作为第一信息符号先验概率存储器的地址输入，信息符号先验概率值从第一信息符号先验概率存储器中与地址值所对应的单元输出到后验概率计算电路33中。输出地址查找表中计数器的初始状态为0，输出地址查找表中计数器输出的计数值作为输出校验符号先验概率值的单元的地址值，即作为第一校验符号先验概率存储器的地址输入，校验符号先验概率值从第一校验符号先验概率存储器中与地址值所对应的单元输出到后验概率计算电路33中。经过2^p个系统时钟，第一信息符号先验概率存储器中的2^p个信息符号先验概率值和第一校验符号先验概率存储器中的2^p个校验符号先验概率值全部输出到后验概率计算电路33中，同时2^p个信息符号先验概率值和2^p个校验符号先验概率值分别存储到第二信息符号先验概率存储器和第二校验符号先验概率存储器中。

第三个译码周期时，第一数据分配器和第二数据分配器同时选择第一组存储器存储接收的数据，第一选择器和第二选择器同时选择第二组存储器的数据输出，存储和输出的过程与上一个译码周期是相同的。以后的译码周期中，两个数据分配器和两个选择器控制第一组存储器和第二组存储器交替存取数据，乒乓方式存取的先验概率存储单元结构节省系统时钟。

在一个译码周期中，一组存储器完成2^p个信息符号先验概率值和2^p个校验符号先验概率值的存储，另一组存储器输出2^p个信息符号先验概率值和2^p个校验符号先验概率值到后验概率计算电路33中。

其中，参见图9，后验概率计算电路33包括：加法器和寄存器；

加法器的两路输入信号为信息符号先验概率值和校验符号先验概率值，加法器输出后验概率值并存储到寄存器中，寄存器的输出构成后验概率计算电路33的输出端，加法器和寄存器的位宽均为Q+1。

在一个译码周期内，从先验概率存储单元32输出的信息符号先验概率值和校验符号先验概率值同时输入到后验概率计算电路33中的加法器中，加法器的位宽为Q+1，实现实数域的加法功能，经过加法器后输出的后验概率值存储到寄存器中，然后输出到排序判决电路34中，寄存器的位宽为Q+1。经过2^p个系统时钟，后验概率计算电路33输出2^p个符号的后验概率值到排序判决电路34中。

其中，参见图10，排序判决电路34包括：概率比较器、最大概率寄存器、顺序地址生成单元、地址寄存器和有限群元素查找表；

概率比较器的输入为后验概率值，概率比较器的输出分别连接最大概率寄存器和地址寄存器，最大概率寄存器的输出反馈到概率比较器，地址寄存器的输入还与顺序地址生成单元连接，地址寄存器的输出连接有限群元素查找表，有限群元素查找表的输出构成该排序判决电路34的输出端，其中，顺序地址生成单元由计数器组成，计数器的计数值范围为0~2^p-1，最大概率寄存器的位宽为Q+1，地址寄存器的位宽为p，有限群元素查找表由一组位宽为p，深度为2^p的只读存储器组成。

在译码周期的初始阶段，排序判决电路34中的最大概率寄存器和地址寄存器初始化值为0。当后验概率值输入到排序判决电路34时，排序判决电路34将接收到的后验概率值发送至概率比较器，概率比较器将接收的后验概率值与最大概率寄存器中存储的后验概率值做比较，如果接收到的后验概率值大于最大概率寄存器中的后验概率值，则将接收的后验概率值存储到最大概率寄存器中，并且覆盖原来的数据，同时将顺序地址生成单元输出的的地址值存储到地址寄存器中；如果接收的后验概率值小于最大概率寄存器中的后验概率值，则保持最大概率寄存器和地址寄存器中存储的数据不变。经过2^p个系统时钟，后验概率值比较完成后，最大概率寄存器中存储最大的后验概率值，地址寄存器中存储的是与最大后验概率值所对应的地址值，根据地址值查找有限群元素查找表得到符号，得到的符号输出到输出缓存单元4中。

本发明实施例以定义在有限域GF(2⁶)上的码率为1/2的短码长分组码H＝[α¹⁷,α⁰]为有限群G(2^p)上的一个特例，介绍基于两个有限群符号的短码长分组码译码器装置的实施效果。

本实施例中设计的基于两个有限群符号的短码长分组码译码器装置中，先验概率生成电路31采用并行先验概率生成电路，如图5所示，先验概率存储单元32采用乒乓方式存取的先验概率存储单元，如图8所示。

并行先验概率生成电路中的信息符号先验概率生成单元和校验符号先验概率生成单元有6个处理单元，每个单元都有一个位宽为6的寄存器。先验概率存储单元32中的四个存储器的位宽均为9，深度均为64。图8中的第二计数器输出的计数值为输入地址查找表中存储单元的地址值，输入地址查找表中的单元存储的数据作为第一组存储器（或第二组存储器）的地址输入，符号先验概率值作为第一组存储器（或第二组存储器）的数据输入，符号先验概率值存储到第一组存储器（或第二组存储器）中与地址值所对应的单元中。输入地址查找表中只读存储器位宽为6，深度为64，其中存储的数据如表1所示。

图8中第一计数器输出的计数值作为第二信息符号先验概率存储器（或第一信息符号先验概率存储器）的地址输入，信息符号先验概率值从第二信息符号先验概率存储器（或第一信息符号先验概率存储器）中与地址值所对应的单元输出到后验概率计算电路33中，图8中第一计数器输出值的范围为0~63。输出地址查找表中计数器输出的计数值作为第二校验符号先验概率存储器（或第一校验符号先验概率存储器）的地址输入，校验符号先验概率值从第二校验符号先验概率存储器（或第一校验符号先验概率存储器）中与地址值所对应的单元输出到后验概率计算电路33中，输出地址查找表中的计数器输出值的范围为0~63，计数值可以用一个查找表表示，如表2所示。

后验概率计算电路33中的加法器的位宽为10，寄存器的位宽也为10，排序判决电路34的最大概率寄存器的位宽为10，地址寄存器的位宽为6，有限群元素查找表由一组位宽为6，深度为64的只读存储器组成，根据有限群元素查找表得到最大后验概率值所对应的符号，即得到码字的信息位的符号。本实施例中用十进制数表示GF(2⁶)中的元素，如表3所示，根据排序判决电路34中的最大概率值所对应的地址值查找有限群元素查找表得到相应的符号。

表1符号先验概率存储器输入地址查找表

表2校验符号先验概率存储器输出地址查找表

表3有限群元素查找表

译码过程中，译码运算单元3接收6个信息比特的量化为6比特的信道观测值和6个校验比特的量化为6比特的信道观测值，并且存储到信息符号先验概率生成单元中和校验符号先验概率生成单元中。符号先验概率值生成后直接输出到先验概率存储单元32中，经过76个系统时钟，信息符号先验概率生成单元和校验符号先验概率生成单元分别生成64个符号先验概率值，且从先验概率生成电路31中全部输出至先验概率存储单元32中。存储的过程是，图8中第二计数器输出的计数值为输入地址查找表中的存储单元的地址值，通过图8中第二计数器的计数值查找输入地址查找表中单元所存储的数据，得到的数据作为第一组存储器（或第二组存储器）的地址输入，符号先验概率值作为第一组存储器（或第二组存储器）的数据输入，符号先验概率值存储到第一组存储器（或第二组存储器）中与地址值所对应的单元中。第一组存储器（或第二组存储器）利用64个系统时钟存储64对符号先验概率值。在存储的同时，另一组存储器中的符号先验概率值从先验概率存储单元32输出到后验概率计算电路33中，图8中第一计数器输出的计数值作为第二信息符号先验概率存储器（或第一信息符号先验概率存储器）的地址输入，信息符号先验概率值从第二信息符号先验概率存储器（或第一信息符号先验概率存储器）中与地址值所对应的单元输出到后验概率计算电路33中；输出地址查找表中计数器输出的计数值作为第二校验符号先验概率存储器（或第一校验符号先验概率存储器）的地址输入，校验符号先验概率值从第二校验符号先验概率存储器（或第一校验符号先验概率存储器）与地址值所对应的单元输出到后验概率计算电路33中。

每一对输出的符号先验概率值，经过后验概率计算电路33得到的后验概率值输入到排序判决电路34中，较大的后验概率值存储到排序判决电路34中的最大概率寄存器中，并且将对应的地址值存储到地址寄存器中。后验概率值全部比较完成后，根据地址寄存器中的地址值查找有限群元素查找表得到符号，并将符号存储到排序判决电路34的寄存器中，控制电路1控制译出符号的输出。整个译码运算单元3经过77个系统时钟完成译码，仿真验证了译码器的逻辑正确。

本实施例涉及的基于两个有限群符号的短码长分组码译码器装置所采用的器件为Xilinx Virtex5 XC5VLX110T，并使用Xilinx ISE10.1的综合器XST对设计的译码器进行综合。综合报告中显示译码器各个模块对应的资源使用情况以及译码器整体资源使用情况如表4所示，配置方便。

表4译码器各模块及译码器所使用的逻辑资源数量

综上所述，本发明实施例提供了一种基于两个有限群符号的短码长分组码译码器装置，该译码器属于软判决译码器且译码复杂度较低。两个有限群符号构成的分组码可以用H=[a,b]表示，其中a,b∈G(2^p)，G(2^p)是阶数为2^p的有限群。本译码器包括先验概率生成电路、后验概率计算电路、排序判决电路，以及存储中间信息的存储器、输入输出缓存单元、控制电路等；其中先验概率的生成采用多级级联的结构，便于硬件实现；后验概率计算通过读取查找表的地址实现了数据交织，计算电路仅包含一个加法器，而排序判决电路采用串行结构，复杂度都很低。该译码器能以较低的复杂度实现基于两个有限群符号的短码长分组码的译码，可以应用于较短数据例如遥控指令或者信令等信息的传输。

本领域技术人员可以理解附图只是一个优选实施例的示意图，上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

以上详细说明了本发明的具体实施方式，但本发明的保护范围并不局限于此，采用类似的多进制纠错码译码器装置设计方法，任何所属技术领域的技术人员，在不脱离本发明的精神和范围内，均可做些许更动与改进，但其均应属于本发明的权利要求的保护范围。因此，本发明的保护范围应该以权利要求书的保护范围为准。本发明针对数字通信差错控制编码领域，包括数字通信系统中的信道译码器的设计均可采用本发明的方法，若采用则均受本发明的权利要求约束。

Claims (10)

1.一种基于两个有限群符号的短码长分组码译码器装置，其特征在于，译码器装置包括：控制电路，分别与控制电路相连接的输入缓存单元、译码运算单元和输出缓存单元；

输入缓存单元接收量化的信道观测值，输入缓存单元的输入使能信号为信道观测值输入使能信号，控制电路的输入控制信号为信道观测值输入使能信号；控制电路输出译码运算使能信号，译码运算使能信号作为输入缓存单元的输出使能信号和译码运算单元的译码使能信号；输入缓存单元输出量化的信道观测值到译码运算单元；控制电路给出输出缓存使能信号，作为输出缓存单元的输入使能信号；控制电路的输出控制信号作为译码符号输出使能信号和输出缓存单元的输出使能信号；译码运算单元输出译码符号到输出缓存单元，输出缓存单元输出译码符号。

2.根据权利要求1所述的一种基于两个有限群符号的短码长分组码译码器装置，其特征在于，控制电路包括：输入控制计数器、主控计数器、输出控制计数器以及计数比较器；

输入控制计数器的输入控制信号为信道观测值输入使能信号，在信道观测值输入使能信号有效时，输入控制计数器根据系统时钟信号计数，当输入控制计数器的计数值为2p时，输入控制计数器将自身的计数值清零并向所述主控计数器发送第一计数启动脉冲信号；主控计数器接收到第一计数启动脉冲信号后启动计数周期并根据系统时钟信号进行计数；在主控计数器的计数周期内，主控计数器输出低电平的输出缓存使能信号，主控计数器将计数信号a的计数值输出至计数比较器；计数比较器输出译码运算使能信号；主控计数器启动并经过T个系统时钟后，计数值达到主控计数器的模值时，主控计数器将自身的计数值清零并将输出缓存使能信号转换为高电平，同时向输出控制计数器发送第二计数启动脉冲信号，输出控制计数器接收到第二计数启动脉冲信号后启动计数周期并根据系统时钟信号进行计数；在输出控制计数器的计数周期内，输出控制计数器经过一个系统时钟后，计数值达到输出控制计数器的计数模值时，输出控制计数器将自身的计数值清零并将输出控制信号转换为低电平信号。

3.根据权利要求1所述的一种基于两个有限群符号的短码长分组码译码器装置，其特征在于，译码运算单元包括：先验概率生成电路、先验概率存储单元、后验概率计算电路和排序判决电路；

2p个量化为q比特的信道观测值经先验概率生成电路生成2^p个信息符号先验概率值和2^p个校验符号先验概率值，并同时存储到先验概率存储单元中，先验概率存储单元将2^p个信息符号先验概率值和2^p个校验符号先验概率值同时输出到后验概率计算电路中；后验概率计算电路将后验概率值输入到排序判决电路中，排序判决电路输出译码符号。

4.根据权利要求3所述的一种基于两个有限群符号的短码长分组码译码器装置，其特征在于，先验概率生成电路采用串行先验概率生成电路结构时，串行先验概率生成电路包括：数据分配器、计数器和符号先验概率生成单元，符号先验概率生成单元由p个处理单元组成；

数据分配器的输入数据为量化为q比特的信道观测值，数据分配器的p路输出分别连接第一处理单元，第二处理单元，……，第p处理单元，数据分配器的另一个输入端与计数器连接，第一处理单元输入初始化值0，第一处理单元的输出连接第二处理单元，第i（2≤i≤p-1）处理单元的输出连接第i+1处理单元，第p处理单元的输出构成串行先验概率生成电路的输出端。

5.根据权利要求3所述的一种基于两个有限群符号的短码长分组码译码器装置，其特征在于，先验概率生成电路采用并行先验概率生成电路结构时，并行先验概率生成电路包括：第一数据分配器、第二数据分配器、第三数据分配器、计数器、减法器、数值比较器、延时电路、信息符号先验概率生成单元，校验符号先验概率生成单元，信息符号先验概率生成单元和校验符号先验概率生成单元分别由p个处理单元组成；

第一数据分配器输入数据为量化为q比特的信道观测值，第一数据分配器的两路输出分别连接延时电路和第三数据分配器，延时电路的输出连接第二数据分配器，第二数据分配器的p路输出分别连接第一处理单元，第二处理单元，……，第p处理单元，第一处理单元输入初始化值0，第一处理单元的输出连接第二处理单元，第i（2≤i≤p-1）处理单元的输出连接第i+1处理单元，第p处理单元的输出构成并行先验概率生成电路的输出端；第一数据分配器的另一个输入端与数值比较器连接，数值比较器的输入与计数器连接，计数器的输出连接减法器，减法器的输出分别连接第二数据分配器和第三数据分配器，减法器的另一个输入是数值p，第三数据分配器的p路输出分别连接第一处理单元，第二处理单元，……，第p处理单元，第一处理单元输入初始化值0，第一处理单元的输出连接第二处理单元，第i(2≤i≤p-1)处理单元的输出连接第i+1处理单元，第p处理单元的输出构成并行先验概率生成电路的另一个输出端。

6.根据权利要求4或5所述的一种基于两个有限群符号的短码长分组码译码器装置，其特征在于，先验概率生成电路中的处理单元包括：第一先入先出也即FIFO存储器、第二FIFO存储器、加法器、寄存器、数据扩展单元、和选择器；

第一FIFO存储器和所述加法器的输入为前一处理单元的输出，加法器的另一输入为数据扩展单元；加法器的输出连接第二FIFO存储器，第一FIFO存储器和第二FIFO存储器的输出都连接选择器，选择器输出作为处理单元的输出端；其中，加法器的位宽为Q，

并且加法器实现实数域的加法功能，第i处理单元中的第一FIFO存储器和第二FIFO存储器位宽为Q，深度为2^i-1，p个处理单元是同时运行的；数据扩展单元的输入为寄存器中存储量化为q比特的信道观测值，输出被扩展为Q比特，表示的值不变。

7.根据权利要求3所述的一种基于两个有限群符号的短码长分组码译码器装置，其特征在于，先验概率存储单元采用单路方式存取的先验概率存储单元结构时，单路方式存取的先验概率存储单元包括：输入地址查找表、输出地址查找表、第一计数器、第二计数器、信息符号先验概率存储器和校验符号先验概率存储器；

信息符号先验概率存储器的输入为信息符号先验概率值，校验符号先验概率存储器的输入为校验符号先验概率值，信息符号先验概率存储器的另外两个输入端分别与输入地址查找表和第一计数器连接，校验符号先验概率存储器的另外两个输入端分别与输入地址查找表和输出地址查找表连接，输入地址查找表的输入与第二计数器连接，信息符号先验概率存储器的输出构成先验概率存储单元的输出端，校验符号先验概率存储器的输出构成先验概率存储单元的另一输出端；输入地址查找表由一组位宽为p，深度为2^p的只读存储器组成；第一计数器和第二计数器的计数值范围均为0～2^p-1；输出地址查找表由计数器组成，计数器的计数值范围为0～2^p-1。

8.根据权利要求3所述的一种基于两个有限群符号的短码长分组码译码器装置，其特征在于，先验概率存储单元采用乒乓方式存取的先验概率存储单元时，乒乓方式存取的先验概率存储单元包括：第一数据分配器、第二数据分配器、第一选择器、第二选择器、输入地址查找表、输出地址查找表、第一计数器、第二计数器、第一信息符号先验概率存储器、第一校验符号先验概率存储器、第二信息符号先验概率存储器和第二校验符号先验概率存储器；

第一数据分配器的输入为信息符号先验概率值，第二数据分配器的输入为校验符号先验概率值，第一数据分配器的两路输出分别连接第一信息符号先验概率存储器和第二信息符号先验概率存储器，第二数据分配器的两路输出分别连接第一校验符号先验概率存储器和第二校验符号先验概率存储器，第一信息符号先验概率存储器的输出和第二信息符号先验概率存储器的输出连接第一选择器，第一校验符号先验概率存储器的输出和第二校验符号先验概率存储器的输出连接第二选择器，第一信息符号先验概率存储器的输入和第二信息符号先验概率存储器的输入还分别与输入地址查找表连接，输入地址查找表的输入与第二计数器连接；第一校验符号先验概率存储器的输入和第二校验符号先验概率存储器的输入还分别与输出地址查找表连接，第一信息符号先验概率存储器的输入和第二信息符号先验概率存储器的输入还分别与第一计数器连接，第一选择器的输出构成先验概率存储单元的输出端，第二选择器的输出构成先验概率存储单元的另一输出端，输入地址查找表由一组位宽为p，深度为2^p的只读存储器组成；第一计数器和第二计数器的计数值范围为0~2^p-1；输出地址查找表由计数器组成，计数器的计数值范围为0~2^p-1。

9.根据权利要求3所述的一种基于两个有限群符号的短码长分组码译码器装置，其特征在于，后验概率计算电路包括：加法器和寄存器；

加法器的两路输入信号为信息符号先验概率值和校验符号先验概率值，加法器输出后验概率值并存储到寄存器中，寄存器的输出构成后验概率计算电路的输出端，加法器和寄存器的位宽均为Q+1。

10.根据权利要求3所述的一种基于两个有限群符号的短码长分组码译码器装置，其特征在于，排序判决电路包括：概率比较器、最大概率寄存器、顺序地址生成单元、地址寄存器和有限群元素查找表；

概率比较器的输入为后验概率值，输出分别连接最大概率寄存器和地址寄存器，最大概率寄存器的输出反馈到概率比较器，地址寄存器的输入还与顺序地址生成单元连接，地址寄存器的输出连接有限群元素查找表，有限群元素查找表的输出构成排序判决电路的输出端；其中，顺序地址生成单元由计数器组成，计数器的计数值范围为0~2^p-1，最大概率寄存器的位宽为Q+1，地址寄存器的位宽为p，有限群元素查找表由一组位宽为p，深度为2^p的只读存储器组成。

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