CN114553242B - 基于半概率计算的部分并行ldpc译码器 - Google Patents

基于半概率计算的部分并行ldpc译码器 Download PDF

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Abstract

本发明公开了基于半概率计算的部分并行LDPC译码器，涉及无线通信领域，解决了传统的概率计算在面对低度的变量节点时性能恶化严重和不能应用分层译码的问题，其技术方案要点是：校验节点更新模块包括：前向转换单元，用于将变量节点信息转换成固定长度的全相关随机比特流以实现校验节点信息的更新处理；信息累加单元，用于将全相关随机比特流经过硬件电路运算后转换成校验节点传递给变量节点的概率信息。本发明将比特流重新转化为概率值后进行层间信息的传递，可将基于概率计算的译码算法应用于分层译码算法，在获得分层译码算法优秀的译码算法性能的同时，又通过概率计算降低了译码算法硬件实现的复杂度。

Description

基于半概率计算的部分并行LDPC译码器
技术领域
本发明涉及无线通信领域，更具体地说，它涉及基于半概率计算的部分并行LDPC译码器。
背景技术
概率计算是一种将概率值转化为随机比特流的技术。近年来，将概率计算应用于LDPC的译码是一个研究的热点，传统的基于概率计算的LDPC译码器解决了经典的BP译码算法中校验节点的计算复杂度太高的问题。映射到概率域的随机比特流后，每个校验节点的计算简化到了几个异或门。这种算法应用到规则的，校验节点和变量节点的度都比较高的LDPC码时，在硬件实现复杂度不高的同时，也表现出优异的译码性能。例如，已经有大量的文献表明，IEEE 802.3an标准中的规则的LDPC在使用基于概率计算的译码器时，译码性能优秀而且硬件实现复杂度低。
LDPC的部分并行译码算法解决了全并行译码时硬件开销太大的难题，比如，5G NR的LDPC的最长的码长为26112比特，如果全并行译码，译码器将占据很大的硬件面积。并且分层部分并行算法天然的契合了QC-LDPC的分层结构。将校验矩阵按行分层的的部分并行译码算法将校验矩阵看成是几个子矩阵的级联，这种译码算法加快了迭代译码算法中信息的传递速率，用近乎一半的迭代次数就可以达到全并行译码时的性能，而且，硬件复杂度更低。然而，传统的基于概率计算的LDPC译码算法并不能应用于这种分层迭代的译码算法。传统的概率计算将变量节点和校验节点的信息都转化为比特流，每个DC(Decoding Cycle)变量节点和校验节点交换一比特的信息，是逐比特迭代的算法；这种译码算法的性能还和变量节点的度高度相关，它不期望校验矩阵存在大量的低度的变量节点；并且，对于5G NR标准中的LDPC码来说，它的Raptor-like的结构使它在校验位拥有大量的度为1的变量节点，这对传统的基于概率计算的译码算法来说是灾难性的，会使译码性能严重恶化。
具体的，部分并行的分层译码算法的思想是将每一层看作一个单独的校验矩阵，此时，每个变量节点的度为1或0，在迭代译码过程中，每层译码结束时，都会向下一层传递码字的后验概率。整个译码过程就是码字的后验概率信息的累积过程，当每次迭代的最后一层译码完成时，就会通过后验概率判决得到完整的译码码字。当将传统的基于概率计算的译码算法应用到分层译码时，理论上来讲，每层向下一层传递的是0或1比特，这样就在层间传递信息时丢失了码字的后验概率信息，无法完成码字后验信息的累积。仿真结果也表明这种译码方式误码率性能很差。
发明内容
为解决现有技术中的不足，本发明的目的是提供基于半概率计算的部分并行LDPC译码器，将比特流重新转化为概率值后进行层间信息的传递，可将基于概率计算的译码算法应用于分层译码算法，在获得分层译码算法优秀的译码算法性能的同时，又通过概率计算降低了译码算法硬件实现的复杂度。
本发明的上述技术目的是通过以下技术方案得以实现的：基于半概率计算的部分并行LDPC译码器，包括：
变量节点更新模块，用于对迭代过程中的变量节点信息进行更新运算；
校验节点更新模块，用于对迭代过程中的校验节点信息进行更新运算；
后验概率更新模块，用于对迭代过程中的后验概率信息进行更新运算；
所述校验节点更新模块包括：
前向转换单元，用于将变量节点信息转换成固定长度的全相关随机比特流以实现校验节点信息的更新处理；
信息累加单元，用于将全相关随机比特流经过硬件电路运算后转换成校验节点传递给变量节点的概率信息。
进一步的，所述校验节点信息的符号位对应的前向转换单元采用第三寄存器；
所述校验节点信息的数据位对应的前向转换单元由异或门、第一多路复用器、第二多路复用器、第一寄存器和比较器组成；
所述异或门，用于求解变量节点信息中表征概率信息的绝对值；
所述第一多路复用器，用于限制向比较器传递的幅值大小；
所述第二多路复用器，用于在校验节点的度小于最大的度时向比较器传递最大的幅度值；
所述第一寄存器，用于产生随机数；
所述比较器，用于将变量节点信息与随机数比较得到全相关随机比特流。
进一步的，所述信息累加单元由第一异或单元、第二异或单元、第一与门、第二与门、加法器和第二寄存器组成；
所述第一异或单元，用于求得所有符号位的异或；
所述第二异或单元，用于采用半广播的方式求得每个校验方程中每个校验信息的符号位；
所述第一与门，用于将变量节点传递到校验节点的数据位相与，得到校验节点信息的数据位；
所述第二与门，用于将两比特的符号位和数据位转化成两比特的二进制补码数；
所述加法器，用于将两比特的二进制补码数相加后重新表征为概率值；
所述第二寄存器，用于将两比特的进制补码数相加过程的中间值暂存。
进一步的，所述全相关随机比特流的转换过程中每个比较器共用同一个随机数。
进一步的，还包括第一RAM模块、第二RAM模块和第三RAM模块；
所述第一RAM模块，用于存储基于概率计算的分层译码算法每层所更新的后验概率；
所述第二RAM模块，用于存储对应基图中每行的变量节点信息，包含校验矩阵中Z个校验节点的信息，Z是基图扩展为校验矩阵时的扩展大小值；
所述第三RAM模块，用于存储对应整个校验矩阵的全部校验节点信息。
进一步的，所述第一RAM模块的输出端通过第一桶形位移器与变量节点更新模块的输入端连接；
所述变量节点更新模块的输出端通过第二桶形位移器与第二RAM模块的输入端连接；
所述校验节点更新模块和后验概率更新模块的输入端均通过第三桶形位移器与第二RAM模块的输出端连接；
所述校验节点更新模块的输出端通过第四桶形位移器与第三RAM模块的输入端连接；
所述变量节点更新模块和后验概率更新模块的输入端均通过第五桶形位移器与第三RAM模块的输出端连接；
所述后验概率更新模块的输出端通过第六桶形位移器与第一RAM模块的输入端连接。
进一步的，所述第一桶形位移器根据基图中的循环右移大小对读出的数据做循环移位；所述第六桶形位移器根据基图中的循环右移大小对写入的数据做循环移位。
进一步的，所述第二桶形位移器、第三桶形位移器、第四桶形位移器和第五桶形位移器用于在相应RAM模块和更新运算单元之间做数据路由。
进一步的，所述变量节点更新模块的更新公式具体为：
Figure BDA0003532427490000031
其中，VN2CN表示变量节点传递到校验节点的信息，上标i代表迭代的次数，下标j代表当前的层数；APP表示码字的后验概率信息；CN2VN表示从校验节点传递到变量节点的信息。
进一步的，所述后验概率更新模块的更新公式具体为：
Figure BDA0003532427490000032
其中，VN2CN表示变量节点传递到校验节点的信息，上标i代表迭代的次数，下标j代表当前的层数；APP表示码字的后验概率信息；CN2VN表示从校验节点传递到变量节点的信息。
与现有技术相比，本发明具有以下有益效果：
1、本发明提供的基于半概率计算的部分并行LDPC译码器，将比特流重新转化为概率值后进行层间信息的传递，可将基于概率计算的译码算法应用于分层译码算法，在获得分层译码算法优秀的译码算法性能的同时，又通过概率计算降低了译码算法硬件实现的复杂度；
2、本发明对变量节点的度并不敏感，在应用于包括5G NR的QC-LDPC码译码时，可以解决传统的概率计算在面对低度的变量节点时性能恶化严重和不能应用分层译码的问题；同时，硬件面积开销小，译码性能相对于传统的min-sum译码算法基本无退化。
附图说明
此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：
图1是本发明实施例中整体的工作原理图；
图2是本发明实施例中饱和加法器单元的工作原理图；
图3是本发明实施例中前向转换单元的工作原理图；
图4是本发明实施例中校验节点符号位运算的工作原理图；
图5是本发明实施例中校验节点数据位运算的工作原理图；
图6是本发明实施例中第二与门的工作原理图；
图7是本发明实施例中概率转化的工作原理图。
附图中标记及对应的零部件名称：
1、第一RAM模块；2、第一桶形位移器；3、变量节点更新模块；4、第二桶形位移器；5、第二RAM模块；6、第三桶形位移器；7、校验节点更新模块；8、第四桶形位移器；9、第五桶形位移器；10、第三RAM模块；11、后验概率更新模块；12、第六桶形位移器；13、饱和加法器单元；14、前向转换单元；15、异或门；16、第一多路复用器；17、第二多路复用器；18、第一寄存器；19、比较器；20、第一异或单元；21、第二异或单元；22、第一与门；23、加法器；24、第二寄存器；25、第三寄存器；26、第二与门。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
实施例：基于半概率计算的部分并行LDPC译码器，如图1所示，包括变量节点更新模块3、校验节点更新模块7、后验概率更新模块11、第一RAM模块1、第二RAM模块5和第三RAM模块10以及多个桶形位移器。
具体的，第一RAM模块1的输出端通过第一桶形位移器2与变量节点更新模块3的输入端连接；变量节点更新模块3的输出端通过第二桶形位移器4与第二RAM模块5的输入端连接；校验节点更新模块7和后验概率更新模块11的输入端均通过第三桶形位移器6与第二RAM模块5的输出端连接；校验节点更新模块7的输出端通过第四桶形位移器8与第三RAM模块10的输入端连接；变量节点更新模块3和后验概率更新模块11的输入端均通过第五桶形位移器9与第三RAM模块10的输出端连接；后验概率更新模块11的输出端通过第六桶形位移器12与第一RAM模块1的输入端连接。
第一桶形位移器2根据基图中的循环右移大小对读出的数据做循环移位；第六桶形位移器12根据基图中的循环右移大小对写入的数据做循环移位。而第二桶形位移器4、第三桶形位移器6、第四桶形位移器8和第五桶形位移器9用于在相应RAM模块和更新运算单元之间做数据路由。
其中，变量节点更新模块3，用于对迭代过程中的变量节点信息进行更新运算；校验节点更新模块7，用于对迭代过程中的校验节点信息进行更新运算；后验概率更新模块11，用于对迭代过程中的后验概率信息进行更新运算。
第一RAM模块1，用于存储基于概率计算的分层译码算法每层所更新的后验概率；第二RAM模块5，用于存储对应基图中每行的变量节点信息，包含校验矩阵中Z个校验节点的信息，Z是基图扩展为校验矩阵时的扩展大小值；第三RAM模块10，用于存储对应整个校验矩阵的全部校验节点信息。
需要说明的是，最后译码所得出的码字也可以通过读出第一RAM模块1中的信息，然后取符号位得到。
在具体实施例中，译码开始时，每Z个信道输出的软信息—对数似然比为一组写入到第一RAM模块1中的一个地址中，在用FPGA(Field Programmable Gate Array)做验证时，可以把整个码字的对数似然比初始化到RAM中。
如图2所示，本实施例中的变量节点更新模块3包括Z(384)个饱和加法器单元13。饱和加法器的输入分别来自第一RAM模块1和第三RAM模块10，一次来完成变量节点信息的更新。
变量节点信息的更新：
Figure BDA0003532427490000051
其中，VN2CN代表变量节点传递到校验节点的信息，上标i代表迭代的次数，下标j代表当前的层数，APP代表码字的后验概率信息，CN2VN代表从校验节点传递到变量节点的信息。在译码开始前，APP用信道输出的对数似然比初始化，CN2VN初始化为0。在这个具体实施例中，对数似然比5比特量化，后验概率6比特量化，VN2CN 6比特量化，CN2VN 4比特量化。
对于存储变量节点信息的第一RAM模块1，可以根据吞吐量和译码延迟的权衡合理的安排存储器的数量，在一个具体实施例中，此存储器模块共包含32个RAM，每个存储器的宽度为72，深度为32，每个地址存储12个变量节点的信息。此存储器模块共可以存储5G NR基图中一行的VN2CN信息。
在本实施例中，每次共处理校验矩阵中12行的信息，每次从变量节点存储器读出一次信息后，都要进行检验节点的处理，所以，每读取32次变量节点存储器就可以经过处理得到基图中一行的校验节点信息。
LDPC最常用的译码算法是最小和译码算法，在这个算法中，校验节点的功能是求得变量节点传递到校验节点的信息的最小值，而变量节点的功能是求校验节点传递到变量节点的信息的和。传统的校验节点是利用比较器19，寄存器和流水线技术来求变量节点传递到校验节点的信息的最小值。本发明仍然是基于最小和算法的，保留了传统译码算法中变量节点的求和操作，在硬件中用饱和加法器实现，而对于校验节点，首先将概率值转化为一段长度为N的随机比特流，这需要N个随机数与输入的概率值作比较，随机比特流中‘1’出现的频率就代表该比特流要表征的对数似然比概率值，当然，随机比特流的长度越长，所表示的概率值就越精确。在实际操作中，要权衡比特流的长度和译码器的译码性能。比特流经过逻辑运算单元后再将随机比特流转化为概率值。在概率计算中，随机比特流的相关性会影响比特流通过逻辑单元门的计算结果。例如，当两个随机比特流相互独立时，他们通过AND门的结果表征两个概率值的乘机；而当两个比特流全相关时，他们通过AND门的结果是比特流所表征的概率值的最小值，本发明正是应用了比特流的这种性质，所产生的比特流之间都是全相关的，两个比特流X，Y之间的相关值C(X,Y)为1。
为此，校验节点更新模块7包括前向转换单元14和信息累加单元。前向转换单元14，用于将变量节点信息转换成固定长度的全相关随机比特流以实现校验节点信息的更新处理；信息累加单元，用于将全相关随机比特流经过硬件电路运算后转换成校验节点传递给变量节点的概率信息。
如图3所示，校验节点信息的符号位对应的前向转换单元14采用第三寄存器25。校验节点信息的数据位对应的前向转换单元14由异或门15、第一多路复用器16、第二多路复用器17、第一寄存器18和比较器19组成；异或门15，用于求解变量节点信息中表征概率信息的绝对值；第一多路复用器16，用于限制向比较器19传递的幅值大小；第二多路复用器17，用于在校验节点的度小于最大的度时向比较器19传递最大的幅度值，保证后续产生的比特流全部为1；第一寄存器18，用于产生随机数；比较器19，用于将变量节点信息与随机数比较得到全相关随机比特流。
当检验节点的度小于19时(5G NR校验节点的度最大为19)向比较器19传递最大的幅度值，这样就并不影响度小于19时求得的校验节点的比特流的结果。比较器19通过将VN2CN与随机数比较得到全相关的比特流。对于同一个校验节点，所有变量节点传递到该校验节点的信息在每一个时钟节拍都与同一个随机数值作比较，也就是说所有的比较器19都共用一个随机数，这样就保证了生成的随机数序列是全相关的，经过第一与门22后，就可以得到包含‘1’数量最少的比特流。在本发明中，随机数采用m序列，用移位寄存器实现。
如图4-图7所示，信息累加单元由第一异或单元20、第二异或单元21、第一与门22、第二与门26、加法器23和第二寄存器24组成。如图4所示，对于符号位，通过第一异或单元20求得所有符号位的异或，然后通过多个第二异或单元21采用半广播的方式求得每个校验方程中每个校验信息的符号位。如图5所示，对于数据位，度为19的校验节点需要19个18输入的第一与门22完成。如图6所示，然后通过一个第二与门26将两比特的符号位和数据位转化成两比特的二进制补码数。如图7所示，加法器23将比特流相加重新表征为概率值，第二寄存器24将两比特的进制补码数相加过程的中间值暂存。当然，比特流的长度会影响译码的性能，在本实施例中，采用的比特流的长度为7，随着比特流的增加，译码性能会越来越好。经过软件仿真，我们发现，当比特流长度为15时，就可以相当于按行分层的offsetmin-sum算法。
校验节点信息的更新：
Figure BDA0003532427490000071
至此，通过比特流和逻辑门的操作代替了min-sum算法中求最小值的操作，完成了校验节点信息的更新。
需要说明的是，后验概率更新模块11和变量节点更新模块3使用的是同一种结构如图2所示，此模块将变量节点和校验节点信息相加得到码字的后验概率信息：
Figure BDA0003532427490000072
然后通过桶形移位器做数据路由，写入到第一RAM模块1中。至此就完成了一次完整的迭代，当达到最大的迭代次数时，就可以停止译码，从第一RAM模块1中读出码字的后验概率信息，判决得到码字。
工作原理：本发明将比特流重新转化为概率值后进行层间信息的传递，可将基于概率计算的译码算法应用于分层译码算法，在获得分层译码算法优秀的译码算法性能的同时，又通过概率计算降低了译码算法硬件实现的复杂度；本发明对变量节点的度并不敏感，在应用于包括5G NR的QC-LDPC码译码时，可以解决传统的概率计算在面对低度的变量节点时性能恶化严重和不能应用分层译码的问题；同时，硬件面积开销小，译码性能相对于传统的min-sum译码算法基本无退化。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.基于半概率计算的部分并行LDPC译码器，包括：
变量节点更新模块(3)，用于对迭代过程中的变量节点信息进行更新运算；
校验节点更新模块(7)，用于对迭代过程中的校验节点信息进行更新运算；
后验概率更新模块(11)，用于对迭代过程中的后验概率信息进行更新运算；
其特征是，所述校验节点更新模块(7)包括：
前向转换单元(14)，用于将变量节点信息转换成固定长度的全相关随机比特流以实现校验节点信息的更新处理；
信息累加单元，用于将全相关随机比特流经过硬件电路运算后转换成校验节点传递给变量节点的概率信息；
所述信息累加单元由第一异或单元(20)、第二异或单元(21)、第一与门(22)、第二与门(26)、加法器(23)和第二寄存器(24)组成；
所述第一异或单元(20)，用于求得所有符号位的异或；
所述第二异或单元(21)，用于采用半广播的方式求得每个校验方程中每个校验信息的符号位；
所述第一与门(22)，用于将变量节点传递到校验节点的数据位相与，得到校验节点信息的数据位；
所述第二与门(26)，用于将两比特的符号位和数据位转化成两比特的二进制补码数；
所述加法器(23)，用于将两比特的二进制补码数相加后重新表征为概率值；
所述第二寄存器(24)，用于将两比特的进制补码数相加过程的中间值暂存。
2.根据权利要求1所述的基于半概率计算的部分并行LDPC译码器，其特征是，所述校验节点信息的符号位对应的前向转换单元(14)采用第三寄存器(25)；
所述校验节点信息的数据位对应的前向转换单元(14)由异或门(15)、第一多路复用器(16)、第二多路复用器(17)、第一寄存器(18)和比较器(19)组成；
所述异或门(15)，用于求解变量节点信息中表征概率信息的绝对值；
所述第一多路复用器(16)，用于限制向比较器(19)传递的幅值大小；
所述第二多路复用器(17)，用于在校验节点的度小于最大的度时向比较器(19)传递最大的幅度值；
所述第一寄存器(18)，用于将变量节点传递给校验节点信息的绝对值保持N个周期以及产生随机数；
所述比较器(19)，用于将变量节点信息与随机数比较得到全相关随机比特流。
3.根据权利要求1所述的基于半概率计算的部分并行LDPC译码器，其特征是，所述全相关随机比特流的转换过程中每个比较器(19)共用同一个随机数。
4.根据权利要求1-3任意一项所述的基于半概率计算的部分并行LDPC译码器，其特征是，还包括第一RAM模块(1)、第二RAM模块(5)和第三RAM模块(10)；
所述第一RAM模块(1)，用于存储基于概率计算的分层译码算法每层所更新的后验概率；
所述第二RAM模块(5)，用于存储对应基图中每行的变量节点信息，包含校验矩阵中Z个校验节点的信息，Z是基图扩展为校验矩阵时的扩展大小值；
所述第三RAM模块(10)，用于存储对应整个校验矩阵的全部校验节点信息。
5.根据权利要求4所述的基于半概率计算的部分并行LDPC译码器，其特征是，所述第一RAM模块(1)的输出端通过第一桶形位移器(2)与变量节点更新模块(3)的输入端连接；
所述变量节点更新模块(3)的输出端通过第二桶形位移器(4)与第二RAM模块(5)的输入端连接；
所述校验节点更新模块(7)和后验概率更新模块(11)的输入端均通过第三桶形位移器(6)与第二RAM模块(5)的输出端连接；
所述校验节点更新模块(7)的输出端通过第四桶形位移器(8)与第三RAM模块(10)的输入端连接；
所述变量节点更新模块(3)和后验概率更新模块(11)的输入端均通过第五桶形位移器(9)与第三RAM模块(10)的输出端连接；
所述后验概率更新模块(11)的输出端通过第六桶形位移器(12)与第一RAM模块(1)的输入端连接。
6.根据权利要求5所述的基于半概率计算的部分并行LDPC译码器，其特征是，所述第一桶形位移器(2)根据基图中的循环右移大小对读出的数据做循环移位；所述第六桶形位移器(12)根据基图中的循环右移大小对写入的数据做循环移位。
7.根据权利要求5所述的基于半概率计算的部分并行LDPC译码器，其特征是，所述第二桶形位移器(4)、第三桶形位移器(6)、第四桶形位移器(8)和第五桶形位移器(9)用于在相应RAM模块和更新运算单元之间做数据路由。
8.根据权利要求1所述的基于半概率计算的部分并行LDPC译码器，其特征是，所述变量节点更新模块的更新公式具体为：
Figure FDA0004139108220000021
其中，VN2CN表示变量节点传递到校验节点的信息，上标i代表迭代的次数，下标j代表当前的层数；APP表示码字的后验概率信息；CN2VN表示从校验节点传递到变量节点的信息。
9.根据权利要求1所述的基于半概率计算的部分并行LDPC译码器，其特征是，所述后验概率更新模块的更新公式具体为：
Figure FDA0004139108220000031
其中，VN2CN表示变量节点传递到校验节点的信息，上标i代表迭代的次数，下标j代表当前的层数；APP表示码字的后验概率信息；CN2VN表示从校验节点传递到变量节点的信息。
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