CN101729069B - 具二进制错误容忍机制的逐渐逼近式模拟至数字转换器 - Google Patents

Abstract

本发明是有关于一种具二进制错误容忍机制的逐渐逼近式模拟至数字转换器(ADC)。比较器接收并比较取样输入讯号及DAC的输出。非二进制逐渐逼近式控制电路控制输入讯号的取样，并根据比较器的比较结果以控制一连串的比较。在DAC的讯号或电荷尚未完全稳定时，逐渐逼近式控制电路即控制比较的进行。非二进制逐渐逼近式ADC的操作速度将大于传统的逐渐逼近式ADC，其原因在于信号未达到完全稳定之前即进行取样，且使用简易的二进制错误容忍校正机制以得到ADC的输出，二进制错误容忍校正器补偿比较器所造成的取样误差。本发明使用错误容忍机制及高速且具二进制错误校正机制的非二进制逼近方法，非常适于实用。

Description

具二进制错误容忍机制的逐渐逼近式模拟至数字转换器

技术领域

本发明涉及一种模拟至数字转换器(ADC)，特别是涉及一种逐渐逼近式(successive approximation register，SAR)模拟至数字转换器，其具有二进制错误容忍机制。

背景技术

模拟至数字转换器(ADC)有多种架构，例如快闪式(flash)、管路式(pipelined)、逐渐逼近式等，为经常使用的架构。这些架构各有各的优点，通常会依据不同的应用需求来选定。其中，逐渐逼近式ADC较其它架构消耗较低功率、较小面积及较低成本。然而，此架构需要较多的频率周期才能产出输出，因此较不利于高速操作。

逐渐逼近式ADC主要分成两种方式：二进制逼近及非二进制逼近。二进制逼近ADC技术，如Hao-CHiao Hong、Guo-Ming Lee“A65-fJ/Conversion-step 0.9-V 200-KS/s Rail-to-Rail 8-bit SuccessiveApproxima tion ADC”，IEEE J.Solid-State Circuits，vol.42，October2007，pp.2161-2168所揭露者，其使用数字至模拟转换器(DAC)以逐渐逼近取样讯号，并根据比较器的比较结果来决定下一状态究竟是往上或往下加一电压，而每次改变的电压量是以二的幂次方逐渐下降。以此种二进制搜寻方式持续重复几次操作以获得相对应的数字码输出。二进制逼近ADC技术也揭露于Craninckx、G.van der Plas“A 65fJ/Conversion-Step0-to-50MS/s 0-to-0.7mW 9b Charge-sharing SAR ADC in 90nm DigitalCMOS”，ISSCC Dig.Tech.Papers，February 2007，pp.246-247，其应用相同原理，但是根据比较器两端的电荷量差量来决定电荷量的增加或减少，而每次改变的电荷量也是以二的幂次方逐渐下降。以此种二进制搜寻方式持续重复几次操作直到获得相对应的数字码输出。上述二进制逼近的两种方法的操作速度会受到限制，主要原因在于必须等到比较器两端电压或电荷稳定到小于1/2LSB(亦即，1/2N+1其中N为ADC的分辨率)，比较器才能进行比较动作，否则将造成取样误差。

非二进制逼近ADC技术，如F.Kut tner“A1.2-V10-b 20-Msample/snonbinary successive approximation ADC in 0.13-m CMOS”，IEEE Int.Solid-State Circuits Conf.Dig.Tech.Papers，2002，pp.176-177所揭露者。和二进制逼近法不同的是，非二进制逼近法并非以二的幂次来作逼近，而是以1.85的幂次方作逐渐递减。此方法具有约12.7％的误差容忍特性，因此可取样尚未稳定讯号，可缩短每一频率周期时间；但是，需增加额外且复杂的数字校正机制。不论是以逻辑电路或只读存储器来实施，都需耗费功率及电路面积。

鉴于传统逼近ADC架构的缺点，因此亟需提出一种新颖的ADC架构，用以维持传统ADC架构的优点而避免其缺点。

由此可见，上述现有的模拟至数字转换器在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新型的具二进制错误容忍机制的逐渐逼近式模拟至数字转换器，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

有鉴于上述现有的模拟至数字转换器存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型的具二进制错误容忍机制的逐渐逼近式模拟至数字转换器，能够改进一般现有的模拟至数字转换器，使其更具有实用性。经过不断的研究、设计，并经过反复试作样品及改进后，终于创设出确具实用价值的本发明。

发明内容

本发明的主要目的在于，克服现有的模拟至数字转换器存在的缺陷，而提供一种新型的具二进制错误容忍机制的逐渐逼近式模拟至数字转换器，所要解决的技术问题是提出一种新颖的逐渐逼近式ADC，其使用错误容忍机制及高速且具二进制错误校正机制的非二进制逼近方法，非常适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种具二进制错误容忍机制的逐渐逼近式模拟至数字转换器(ADC)，其包括：一数字至模拟转换器(DAC)；一比较器，其一输入端接收一取样输入讯号，其另一输入端接收该DAC的输出；一非二进制逐渐逼近式控制电路，其控制该输入讯号的取样，并根据该比较器的比较结果以控制一连串的比较，其中该逐渐逼近式控制电路在该DAC的讯号或电荷尚未完全稳定的前即控制比较的进行；及一校正器，用以补偿该比较器所造成的误差。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的具二进制错误容忍机制的逐渐逼近式模拟至数字转换器，当该DAC的讯号或电荷稳定到至少一位的精确度时，上述的逐渐逼近式控制电路则控制比较的进行。

前述的具二进制错误容忍机制的逐渐逼近式模拟至数字转换器，当该DAC的讯号或电荷稳定到x位的精确度时，上述的逐渐逼近式控制电路则控制比较的进行。

前述的具二进制错误容忍机制的逐渐逼近式模拟至数字转换器，其中所述的DAC包含电容数组，其电容值具二进制权重(weight)，且至少一补偿电容配置在该二进制权重的电容当中。

前述的具二进制错误容忍机制的逐渐逼近式模拟至数字转换器，其对于一n位ADC，上述的DAC所使用的补偿电容数量为[(n-2)/x]，其中[]为高斯运算符号，其取一数值的整数部分。

前述的具二进制错误容忍机制的逐渐逼近式模拟至数字转换器，其中所述的校正器包含复数个加法器，分别用以将比较器的输出位进行相加运算。

前述的具二进制错误容忍机制的逐渐逼近式模拟至数字转换器，其中所述的ADC具n位分辨率，当该DAC的讯号或电荷稳定到x位的精确度时，上述的逐渐逼近式控制电路则控制比较的进行，且对于一n位ADC，上述的DAC所使用的补偿电容数量为[(n-2)/x]，其中[]为高斯运算符号，其取一数值的整数部分。

前述的具二进制错误容忍机制的逐渐逼近式模拟至数字转换器，其中所述的ADC具有8位分辨率，且该DAC包含电容数组，其电容值具有下列的非二进制权重：

C7＝2C6＝4C5＝4C5c＝8C4＝16C3＝16C3c＝32C2＝64C1＝64C1c。

前述的具二进制错误容忍机制的逐渐逼近式模拟至数字转换器，其中所述的逐渐逼近式控制电路的输出是根据下列校正运算进行校正：

Out＝-21+128·B1+64·B2+32·B3+32·B4+16·B5+8·B6+8·B7+4·

B8+2·B9+2·B10+1·B11。

前述的具二进制错误容忍机制的逐渐逼近式模拟至数字转换器，其中所述的校正器包含复数个加法器，分别用以将该校正运算中具相同权重的数值予以相加。

前述的具二进制错误容忍机制的逐渐逼近式模拟至数字转换器，其中所述的校正运算是根据以下算式将(B1B2B3...B11)转换为(A1A2A3...A8)：

1  1  1  0  1  0  1  1

B1 B2 B3 B5 B6 B8 B9 B11

+       B4    B7    B10

------------------------------

A1 A2 A3 A4 A5 A6 A7 A8。

本发明与现有技术相比具有明显的优点和有益效果。由以上可知，为达到上述目的，本发明提供了一种逐渐逼近式模拟至数字转换器(ADC)，一内部数字至模拟转换器(DAC)包含电容数组，其电容值具二进制权重(weight)，且至少一补偿电容配置在二进制权重的电容当中。比较器接收并比较取样输入讯号及DAC的输出。非二进制逐渐逼近式控制电路控制输入讯号的取样，并根据比较器的比较结果以控制一连串的比较。在DAC的讯号或电荷尚未完全稳定(例如稳定到至少二位)时，逐渐逼近式控制电路即控制比较的进行。二进制错误容忍校正器补偿比较器所造成的取样误差。

借由上述技术方案，本发明具二进制错误容忍机制的逐渐逼近式模拟至数字转换器至少具有下列优点及有益效果：其使用错误容忍机制及高速且具二进制错误校正机制的非二进制逼近方法，在DAC的讯号或电荷尚未完全稳定(例如稳定到至少二位)时，逐渐逼近式控制电路即控制比较的进行。二进制错误容忍校正器补偿比较器所造成的取样误差。

综上所述，本发明是有关于一种具二进制错误容忍机制的逐渐逼近式模拟至数字转换器(ADC)。比较器接收并比较取样输入讯号及DAC的输出。非二进制逐渐逼近式控制电路控制输入讯号的取样，并根据比较器的比较结果以控制一连串的比较。本发明具有上述诸多优点及实用价值，其在产品功能上有较大改进，在技术上有显著的进步，并产生了好用及实用的效果，且较现有的模拟至数字转换器具有增进的突出功效，从而更加适于实用，并具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1是本发明的八位逐渐逼近式模拟至数字转换器(SAR ADC)的示意图。

图2是本发明实施例的具有二进制错误容忍机制的单端逐渐逼近式ADC。

图3是本发明对应至图1的取样波形及对应至图2的取样波形。

图4是本发明二进制错误容忍校正的运算。

图5是本发明图3的输出的二进制错误容忍校正运算。

图6是本发明实施例的二进制错误容忍校正器。

10：比较器

20：比较器                 22：逐渐逼近控制逻辑电路

31：第一图的取样波形例     32：第二图的取样波形例

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的具二进制错误容忍机制的逐渐逼近式模拟至数字转换器其具体实施方式、结构、特征及其功效，详细说明如后。

有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚的呈现。为了方便说明，在以下的实施例中，相同的元件以相同的编号表示。

请参阅图1所示，图1显示八位逐渐逼近式模拟至数为转换器(SAR ADC)的示意图。首先，比较器10的一输入端(例如非反向输入端)接收取样输入讯号Vin；而连接至另一输入端(例如反向输入端)的内部数字至模拟转换器(DAC)被重置(reset)为共模电压Vcm。如图所示，DAC是由电容数组(C7至C0)所构成，这些电容具有二进制比重(weight)。接着，比较器10比较输入讯号Vin和共模电压Vcm以决定要在DAC加上或减去V/4电压(其中V为输入讯号的振幅)。当DAC达到稳定之后，则进行下一个比较及决定。持续此操作直到输入讯号可近似为：

Vcm±V/4±V/8±V/16±V/32±V/64±V/128±V/256

(其中V为输入讯号的振幅)

请参阅图2所示，图2显示本发明实施例的具有二进制错误容忍机制的单端逐渐逼近式ADC。本实施例虽以八位ADC为例，然而本发明可普遍地适用于n位ADC。在本实施例中，逐渐逼近式ADC包含一内部DAC，其是由电容数组(C7至C1c)所构成，这些电容具有非二进制比重：

C7＝2C6＝4C5＝4C5c＝8C4＝16C3＝16C3c＝32C2＝64C1＝64C1c

图2的逐渐逼近式ADC还包含一比较器20，其接收并比较经取样的输入讯号Vin及DAC输出。逐渐逼近控制逻辑电路(SAR)22控制输入讯号Vin的取样，并根据比较器20的比较结果来控制一连串的比较，最后输出相对应的数字输出，用以逼近输入讯号Vin。

在操作时，首先，比较器20的一输入端(例如非反向输入端)接收取样输入讯号Vin；而连接至另一输入端(例如反向输入端)的内部数字至模拟转换器(DAC)被重置(reset)为共模电压Vcm。如图所示，DAC是藉由连接DAC内的开关而使其重置至共模电压Vcm。接着，比较器20比较输入讯号Vin和共模电压Vcm以决定要在DAC加上或减去V/4电压(其中V为输入讯号的振幅)。在一实施例中，当DAC电路稳定到一位精确度(但尚未完全稳定)时，逐渐逼近控制逻辑电路(SAR)22即进入下一位的比较及决定。由于DAC讯号并未完全稳定，因而会造成V/4(V/4*1/2+V/8)的误差量。由于剩余的电压改变量约为V/8(V/16±V/32±V/64±V/128±V/256)，因此必须补上±V/8以补偿该误差量。重复此操作直到最低有效位(LSB)。输入讯号可近似为：

V_cm±V/4±V/8±V/8±V/16±V/16±V/32±V/32±V/64±V/64±V/128±V/128±V/256±V/256

在另一实施例中(图2)，当DAC电路稳定到二位精确度(而非前述的一位)时，逐渐逼近控制逻辑电路(SAR)22即进入下一位的比较及决定。由于DAC讯号并未完全稳定，因而会造成3V/16(V/4*1/22+V/8)的误差量。由于剩余的电压改变量约为V/8(V/16±V/32±V/64±V/128±V/256)，因此必须补上±V/16以补偿该误差量。重复此操作直到最低有效位(LSB)。输入讯号可近似为：

V_cm±V/4±V/8±V/16±V/16±V/32±V/64±V/64±V/128±V/256±V/256

底下将分析究竟DAC电压稳定到几位的精确度之后比较器再取样会让逐渐逼近式DAC可以最佳化。对一个N位ADC而言，假设DAC稳定至x位的精确度再取样，且比较器从开始比较至DAC开始动作这段期间间隔为yΔt(其中Δt＝RC*1n2)，则解一笔数据所需时间Ttotal可近似为：

$T_{\mathrm{total}}(x,y,N)\≈T_{\mathrm{sample}}+(x+y)\mathrm{\Δt}\·(N+\frac{N-2}{x})$

$\≈T_{\mathrm{sample}}+N(x+y)\mathrm{\Δt}+(N-2)\·\mathrm{\Δt}+\left(\frac{N-2}{x}\right)\·\mathrm{y\Δt}$

对x作偏微分：

$\frac{{\∂T}_{\mathrm{total}}(x,y,N)}{\∂x}\≈N\·\mathrm{\Δt}-\left(\frac{N-2}{x^2}\right)\·\left(\mathrm{y\Δt}\right)=0$

$\⇒N\·\mathrm{\Δt}-\left(\frac{N-2}{x^2}\right)\·\mathrm{y\Δt}=0$

$\⇒N=y\·\left(\frac{N-2}{x^2}\right)$

$\⇒x\≈\sqrt{y\frac{N-2}{n}}$

以八位ADC为例，假设y=5，则可得到最佳化值x=2。比较各种x值可得知，当x＝2时所需时间最短。

x＝1→T_total＝T_sample+(1+5)Δt*(8+6)＝T_sample+84Δt

x＝2→T_total＝T_sample+(2+5)Δt*(8+3)＝T_sample+77Δt

x＝3→T_total＝T_sample+(3+5)Δt*(8+2)＝T_sample+80Δt

x＝8→T_total＝T_sample+(8+5)Δt*8＝T_sample+104Δt(对应至第一图的ADC)

根据上述，当x＝2时，ADC为最佳化，因此使用三个补偿电容(亦即，C5c、C3c、C1c)来校正逐渐逼近式ADC，如第二图所示。一般来说，对于n位ADC，所需补偿电容的数量可以表示为[(n-2)/x]，其中[]为高斯运算符号，其取一数值的整数部分。在本实施例中，这些补偿电容是以下列方式来配置在非补偿电容(C7、C6、C5、C4、C3、C2、C1及C1)之间：第一个补偿电容(C5c)配置在第三个电容(C5)之后；第二个补偿电容(C3c)配置在接下来的第二个电容(C3)之后；第三个补偿电容(C1c)配置在再接下来第二个电容(C1)之后。上述的最佳化方法可适用于不同分辨率的ADC。再者，对于较大分辨率的ADC，上述最佳化的效能会更好。

请参阅图3所示，图3例示对应至第一图的取样波形31及对应至第二图(x＝2)的取样波形32。图式中以括号标示的十一个取样二进制数值(亦即10000111110)代表比较器20的输出。接着，此11位输出藉由逐渐逼近控制逻辑电路(SAR)22内部的二进制错误容忍校正器处理之后，产生ADC的8位数字输出，以完成取样误差的补偿。虽然本实施例中的二进制错误容忍校正器是位于逐渐逼近控制逻辑电路(SAR)22的内部，然而，在其它实施例中，也可以位于逐渐逼近控制逻辑电路(SAR)22的外部。

针对图1所示的ADC，其输出可表示为：

Out＝128·B1+64·B2+32·B3+16·B4+8·B5+4·B6+2·B7+1·B8

或

Out＝(0+255)/2±64±32±16±8±4±2±1±0.5

其中，

符号”+”或”-”是决定于Bn的值为”1”或”0”，n＝1，2，...，8。

请参阅图4、图5所示，

针对图2所示的ADC，其输出可表示为：

Out＝(0+255)/2±64±32±16±16±8±4±4±2±1±1±0.5

或

Out＝-21+128·B1+64·B2+32·B3+32·B4+16·B5+8·B6+8·B7+4·B8+2·B9+2·B10+1·B11

其可以表示为图4所示的算式。

针对图3的例子，其输出(10000111110)的处理可以如图5所示。

请参阅图6所示，图6显示本发明实施例的二进制错误容忍校正器，用以将比较器20的11位输出(B1B2B3...B11)转换为ADC的8位输出。在本实施例中，使用一些半加法器(HA)将二输入(例如”1”与B11)相加，并使用一些全加法器(FA)将三输入(例如1、B9与B10)相加。每一半加法器或全加法器产生一进位位C馈至相邻的前级半/全加法器，并产生一和位S馈至并行的半/全加法器。

根据上述的本发明实施例，非二进制逐渐逼近式ADC的操作速度将大于传统的逐渐逼近式ADC，其原因在于信号未达到完全稳定之前即进行取样，且使用简易的二进制错误容忍校正机制以得到ADC的输出。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (10)

1.一种具二进制错误容忍机制的逐渐逼近式模拟至数字转换器(ADC)，其特征在于其包括：

一数字至模拟转换器(DAC)；

一比较器，其一输入端接收一取样输入讯号，其另一输入端接收该DAC的输出；

一非二进制逐渐逼近式控制电路，其控制该输入讯号的取样，并根据该比较器的比较结果以控制一连串的比较，其中该逐渐逼近式控制电路在该DAC的讯号或电荷稳定到至少一位之精确度时即控制比较的进行；及

一校正器，用以补偿该比较器所造成的误差。

2.根据权利要求1所述的具二进制错误容忍机制的逐渐逼近式模拟至数字转换器，其特征在于当该DAC的讯号或电荷稳定到x位的精确度时，上述的逐渐逼近式控制电路则控制比较的进行。

3.根据权利要求2所述的具二进制错误容忍机制的逐渐逼近式模拟至数字转换器，其特征在于其中所述的DAC包含电容数组，其电容值具二进制权重(weight)，且至少一补偿电容配置在该二进制权重的电容当中。

4.根据权利要求3所述的具二进制错误容忍机制的逐渐逼近式模拟至数字转换器，其特征在于，对于一n位ADC，上述的DAC所使用的补偿电容数量为[(n-2)/x]，其中[]为高斯运算符号，其取一数值的整数部分。

5.根据权利要求4所述的具二进制错误容忍机制的逐渐逼近式模拟至数字转换器，其特征在于其中所述的校正器包含复数个加法器，分别用以将比较器的输出位进行相加运算。

6.根据权利要求1所述的具二进制错误容忍机制的逐渐逼近式模拟至数字转换器，其特征在于其中所述的ADC具n位分辨率，当该DAC的讯号或电荷稳定到x位的精确度时，上述的逐渐逼近式控制电路则控制比较的进行，且对于一n位ADC，上述的DAC所使用的补偿电容数量为[(n-2)/x]，其中[]为高斯运算符号，其取一数值的整数部分。

7.根据权利要求6所述的具二进制错误容忍机制的逐渐逼近式模拟至数字转换器，其特征在于其中所述的ADC具有8位分辨率，且该DAC包含电容数组，其电容值具有下列的非二进制权重：

C7＝2C6＝4C5＝4C5c＝8C4＝16C3＝16C3c＝32C2＝64C1＝64C1c。

8.根据权利要求7所述的具二进制错误容忍机制的逐渐逼近式模拟至数字转换器，其特征在于其中上述的逐渐逼近式控制电路的输出是根据下列校正运算进行校正：

Out＝-21+128·B1+64·B2+32·B3+32·B4+16·B5+8·B6+8·B7+4·B8+2·B9+2·B10+1·B11。

9.根据权利要求8所述的具二进制错误容忍机制的逐渐逼近式模拟至数字转换器，其特征在于其中上述的校正器包含复数个加法器，分别用以将该校正运算中具相同权重的数值予以相加。

10.根据权利要求9所述的具二进制错误容忍机制的逐渐逼近式模拟至数字转换器，其特征在于其中上述的校正运算是根据以下算式将(B1 B2B3...B11)转换为(A1 A2 A3...A8)：

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