CN114448438A - 逐次逼近型模数转换器 - Google Patents

Abstract

本发明提供一种逐次逼近型模数转换器，包括：采样量化电路，用于对模拟输入信号进行采样量化，以获取输出信号；高速比较器，与采样量化电路连接，用于将接收到的采样量化电路发送的输出信号与共模偏置信号进行比较，并通过逐次逼近逻辑将输出信号不断逼近共模偏置信号，并锁存输出结果；逐次逼近数字逻辑电路，与高速比较器连接，用于根据接收到的高速比较器发送的输出结果，确定对模拟输入信号进行模数转换后的数字输出信号。本发明能够实现模拟信号到数字信号的转换，同时，基于逐次逼近数字逻辑电路结构具有功耗低、面积小、转换精度和转换速度适中的优势，提高了逐次逼近型模数转换器的适用性。

Description

逐次逼近型模数转换器

技术领域

本发明涉及信号处理技术领域，尤其涉及一种逐次逼近型模数转换器。

背景技术

随着芯片产业的不断发展，现代控制系统的日益繁杂，人们对模数转换器的精度，速度功耗要求正在逐步提高。模数转换器（ADC）是一种将外界模拟量转换成数字量的系统级的集成电路，内部往往包含开关，模数转换器，比较器等模块，是连接模拟电路与数字电路的桥梁。

目前存在的流水式运算ADC，并行或快闪ADC等其它类型的结构大多存在电路结构复杂，转换精度、转换速度低以及适用性低的缺点。

发明内容

本发明提供的逐次逼近型模数转换器及构建方法，用于克服现有技术中存在的上述问题，能够实现模拟信号到数字信号的转换，同时，基于逐次逼近数字逻辑电路结构具有功耗低、面积小、转换精度和转换速度适中的优势，提高了逐次逼近型模数转换器的适用性。

本发明提供的一种逐次逼近型模数转换器，包括：

采样量化电路，用于对模拟输入信号进行采样量化，以获取输出信号；

高速比较器，与所述采样量化电路连接，用于将接收到的所述采样量化电路发送的所述输出信号与共模偏置信号进行比较，并通过逐次逼近逻辑将所述输出信号不断逼近所述共模偏置信号，并锁存输出结果；

逐次逼近数字逻辑电路，与所述高速比较器连接，用于根据接收到的所述高速比较器发送的所述输出结果，确定对所述模拟输入信号进行模数转换后的数字输出信号；

其中，所述输出结果是根据所述逐次逼近逻辑将所述输出信号不断逼近所述共模偏置信号的逼近结果确定的；

所述逐次逼近逻辑是由所述逐次逼近数字逻辑电路提供的。

根据本发明提供的一种逐次逼近型模数转换器，还包括：

共模偏置电路，与所述高速比较器连接，用于生成所述共模偏置信号。

根据本发明提供的一种逐次逼近型模数转换器，还包括：

低压线性稳压器电路，与所述逐次逼近数字逻辑电路连接，用于为所述逐次逼近数字逻辑电路提供供电电压；

带隙基准电路，与所述低压线性稳压器电路连接，用于为所述低压线性稳压器电路提供第一偏置电压信号以及为功耗控制电路提供第二偏置电压信号；

所述功耗控制电路，与所述带隙基准电路连接，用于在预设启动使能信号的控制下，将接收到的所述带隙基准电路发送的所述第二偏置电压信号分别发送至所述共模偏置电路和所述高速比较器，以控制所述共模偏置电路和所述高速比较器的功耗。

根据本发明提供的一种逐次逼近型模数转换器，还包括：

电平转换电路，与所述逐次逼近数字逻辑电路和所述高速比较器连接，用于提供数模接口，以供所述高速比较器通过所述数模接口将所述输出结果发送给所述逐次逼近数字逻辑电路。

根据本发明提供的一种逐次逼近型模数转换器，所述采样量化电路，包括：

DAC电容转换模块，包括开关电路，用于基于所述开关电路对所述模拟输入信号进行采样量化，以获取所述输出信号。

根据本发明提供的一种逐次逼近型模数转换器，所述开关电路至少包括：

逻辑开关、栅压自举开关和共模采样开关。

根据本发明提供的一种逐次逼近型模数转换器，所述高速比较器，包括：

三级比较器，与所述采样量化电路连接，用于将接收到的所述采样量化电路发送的所述输出信号与共模偏置信号进行比较，并通过逐次逼近逻辑将所述输出信号不断逼近所述共模偏置信号；

高速锁存器，与所述三级比较器连接，用于根据逼近结果确定所述输出结果并锁存所述输出结果。

本发明还提供一种逐次逼近型模数转换器，所述三级比较器，包括：

三个结构相同且串联连接的单级比较器。

根据本发明提供的一种逐次逼近型模数转换器，所述逻辑开关、所述栅压自举开关和所述共模采样开关的数量之和为12。

根据本发明提供的一种逐次逼近型模数转换器，所述逐次逼近数字逻辑电路，还用于：

为所述DAC电容转换模块提供开关控制信号，以控制所述DAC电容转换模块的所述开关电路；

为所述高速比较器中的高速锁存器提供使能信号，以控制所述高速锁存器锁存所述输出结果；以及

在所述输出信号的所有比特位均完成与所述共模偏置信号的逼近后，控制所述逐次逼近数字逻辑电路内部的使能信号拉高并发送所述锁存命令给所述高速比较器，以供所述高速比较器将所述输出结果锁存；

其中，所述逐次逼近数字逻辑电路的数字工作时钟频率为14MHz；

所述输出信号包括12个比特位。

本发明提供的逐次逼近型模数转换器，能够实现模拟信号到数字信号的转换，同时，基于逐次逼近数字逻辑电路结构具有功耗低、面积小、转换精度和转换速度适中的优势，提高了逐次逼近型模数转换器的适用性。

附图说明

为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明提供的逐次逼近型模数转换器的结构示意图；

图2是本发明提供的逐次逼近型模数转换器的总体外围电路结构示意图；

图3是本发明提供的共模偏置电路的结构示意图；

图4是本发明提供的低压线性稳压器电路的结构示意图；

图5是本发明提供的带隙基准电路的结构示意图；

图6是本发明提供的功耗控制电路的结构示意图；

图7是本发明提供的电平转换电路的结构示意图；

图8是本发明提供的DAC电容转换模块的结构示意图；

图9是本发明提供的逻辑开关的结构示意图；

图10是本发明提供的栅压自举开关的结构示意图之一；

图11是本发明提供的栅压自举开关的结构示意图之二；

图12是本发明提供的共模采样开关的结构示意图；

图13是本发明提供的高速比较器的结构示意图；

图14是本发明提供的单级比较器的结构示意图；

图15是本发明提供的高速锁存器的结构示意图；

图16是本发明提供的逐次逼近原理示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图1是本发明提供的逐次逼近型模数转换器的结构示意图，如图1所示，包括：

采样量化电路，用于对模拟输入信号进行采样量化，以获取输出信号；

高速比较器，与采样量化电路连接，用于将接收到的采样量化电路发送的输出信号与共模偏置信号进行比较，并通过逐次逼近逻辑将所述输出信号不断逼近共模偏置信号，并锁存输出结果；

逐次逼近数字逻辑电路，与高速比较器连接，用于根据接收到的高速比较器发送的所述输出结果，确定对模拟输入信号进行模数转换后的数字输出信号；

其中，输出结果是根据所述逐次逼近逻辑将输出信号不断逼近共模偏置信号的逼近结果确定的；

逐次逼近逻辑是由逐次逼近数字逻辑电路提供的。

可选地，本发明提供的逐次逼近型模数转换器（以下简称ADC），基于逐次逼近（SAR）结构，设计了一种12Bit，输入电压范围0-5V，输出电压范围0-5V，转换精度1.2mV，能够在14M的数字时钟下能够提供1M的采样率的逐次逼近型模数转换器，其中，ADC的总体外围电路结构示意图如图2所示：

ADC的内部包含的电路有，采样量化电路、高速比较器以及逐次逼近数字逻辑电路；采样量化电路，用于对模拟输入信号（可以是0-5V模拟输入信号vin）进行采样量化，以获取输出信号DAC_OUT。

高速比较器，与采样量化电路连接，用于将接收到的采样量化电路发送的输出信号DAC_OUT与共模偏置信号Vcm进行比较，并通过逐次逼近逻辑将输出信号DAC_OUT不断逼近共模偏置信号Vcm，通过将输出信号的每一个比特位不断逼近共模偏置信号Vcm，根据逼近结果确定输出结果并锁存，其中，逐次逼近逻辑是由逐次逼近数字逻辑电路提供的。

逐次逼近数字逻辑电路，与高速比较器连接，用于根据接收到的高速比较器发送的输出结果，确定对模拟输入信号vin进行模数转换后的数字输出信号。

ADC的引脚说明如表1所示：

表1

逐次逼近SAR结构的ADC具有功耗低，面积小，转换精度和速度适中等优势广泛应用于工业控制，医疗仪器和微处理器模拟IP等领域。

本发明提供的逐次逼近型模数转换器，能够实现模拟信号到数字信号的转换，同时，基于逐次逼近数字逻辑电路结构具有功耗低、面积小、转换精度和转换速度适中的优势，提高了逐次逼近型模数转换器的适用性。

进一步地，在一个实施例中，该ADC，还可以具体包括：

共模偏置电路，与高速比较器连接，用于生成共模偏置信号。

进一步地，在一个实施例中，该ADC，还可以具体包括：

低压线性稳压器电路，与逐次逼近数字逻辑电路连接，用于为逐次逼近数字逻辑电路提供供电电压；

带隙基准电路，与低压线性稳压器电路连接，用于为低压线性稳压器电路提供第一偏置电压信号以及为功耗控制电路提供第二偏置电压信号；

功耗控制电路，与带隙基准电路连接，用于在预设启动使能信号的控制下，将接收到的带隙基准电路发送的第二偏置电压信号分别发送至共模偏置电路和高速比较器，以控制共模偏置电路和高速比较器的功耗。

可选地，如图1所示，SAR数字逻辑电路的1.8V供电电压由与SAR数字逻辑电路连接的低压线性稳压器（LDO）电路产生，带隙基准（Bandgap）电路提供一个第一偏置电压信号（900mV的基准电压vb_1）给LDO电路，同时提供一个第二偏置电压信号（1.6V的基准电压vb_2）供给功耗控制电路，在Power_En的控制下功耗控制电路有选择的将第二偏置电压信号vb_2分别送至共模偏置电路（可以选用2.5V共模偏置电路）和高速比较器电路控制其功耗；2.5V共模偏置电路提供一个2.5V的Vcm信号（Vcm需外接一个1uf电容抑制高速比较器的回踢），0-5V模拟输入信号vin由采样量化电路采样量将输出信号送至高速比较器，高速比较器会将输出信号与2.5V共模偏置信号进行比较，通过逐次逼近逻辑将输出信号不断的逼近2.5V共模偏置信号并锁存输出结果，最后该输出结果通过SAR数字逻辑电路锁存（即完成模数转换后的数字输出信号），当一次数据锁存完成时，valid信号会被拉高（作为数据转换完成标志位）以供给处理器处理。

参见图3，由于采样量化电路和高速比较器均需要一个2.5V的共模偏置信号，因此在设计共模偏置电路时，通过串联两个等值的电阻R0和R1得到，并采用PM0，PM1，NM0，NM1，NM2组成一个经典的五管运算放大器的单位增益运放提高带负载能力，为了抑制高速比较器的回踢噪声并稳定Vcm信号，在高速比较器的输出（out）端需外接1个1uF的电容。反相器和传输门的作用是当ADC闲置时关闭R0和R1支路的电流节约功耗。

需要说明的是，PM为P场效应管（MOS管），NM为N场效应管（MOS管）。

参见图4，LDO电路主要是给SAR数字逻辑电路提供1.8V的供电电压。PM2，PM3，NM3，NM4和NM5组成一个五管的运算放大器，运算放大器的负输入端接Bandgap电路产生的第一偏置电压信号（900mV的基准电压vb_1），R2和R3是两个等值的分压电阻，通过负反馈的方式将Net1接至NM3的栅端，以调整运放的相位裕度，PM4为LDO电路的调整管，Vdd_1p8是为SAR数字逻辑电路供电的1.8V电压。

参见图5，Bandgap电路仅仅提供两个零温系数的基准电压vb_1和vb_2，其中vb_1是一个900mV的电压基准供给LDO电路使用，vb_2是一个1.6V基准电压供给高速比较器和2.5V共模偏置电路的尾电流管（图3中的NM2），同时还供给了LDO电流的尾电流管（图4中的NM5），其中，R5和R7的阻值一样，其余电阻（R4、R6以及R8）的阻值均不相同。

功耗控制电路的主要作用是在ADC不工作时关闭高速比较器的尾电流达到节约功耗的目的。其原理如图6所示，IN与Bandgap电路产生的基准电压vb_2相连，OUT端与vb_1相连，当Power_En为“1”时，Power_En_n为“0”，此时传输门导通，MOS管NM0截止，IN端通过传输门传至OUT端，高速比较器开始工作；当Power_En为“0”时，Power_En_n为“1”，传输门截止，IN到OUT端的通路为高阻态，同时MOS管NM0导通，OUT端通过NM0下拉到地，不在为高速比较器提供基准电压vb_2，关闭高速比较器的尾电流。本发明提供的逐次逼近型模数转换器，基于设计的功耗控制电路进一步降低模拟信号到数字信号的转换过程中的功耗。

进一步地，在一个实施例中，该ADC，还可以具体包括：

电平转换电路，与逐次逼近数字逻辑电路和高速比较器连接，用于提供数模接口，以供高速比较器通过数模接口将输出结果发送给逐次逼近数字逻辑电路。

可选地，电平转换电路为SAR数字逻辑电路提供数模接口，以供高速比较器通过数模接口将输出结果发送给逐次逼近数字逻辑电路，如图7所示，分别是1.8V转5V的电平转换电路和5V转1.8V的电平转换电路，其中，A端和Z端分别是电平转换电路的输入端和输出端。

本发明提供的逐次逼近型模数转换器，能够基于电平转换电路提供的数模接口，将经高速比较器比较后得到的输出结果发送至逐次逼近数字逻辑电路，从而实现模拟信号到数字信号的转换。

进一步地，在一个实施例中，采样量化电路，可以具体包括：

DAC电容转换模块，包括开关电路，用于基于开关电路对模拟输入信号进行采样量化，以获取输出信号。

进一步地，在一个实施例中，开关电路至少包括：

逻辑开关、栅压自举开关和共模采样开关。

进一步地，在一个实施例中，逻辑开关、栅压自举开关和共模采样开关的数量之和为12。

可选地，参见图8，图中涉及的三种开关电路分别为逻辑开关（参见图9）、栅压自举开关（参见图10-11）和共模采样开关（参见图12），其中，C0，2C0，…，64C0，代表这些电容的容值的分别为电容C0容值的1倍，2倍，…，64倍，该DAC电容转换模块中的逻辑开关、栅压自举开关和共模采样开关的数量之和为12。其中Vcm是一个2.5V的共模偏置信号，vin是ADC的模拟输入信号，VREF是一个5V的基准信号，D<11:0>是DAC电容转换模块的位控制信号。其工作过程大概可分为采样阶段和量化阶段。具体过程如下：

1：在采样阶段，D<11:0>为<0000_0000_0000>使与逻辑开关相连的所有电容的下 极板均接地，clk_sample为“1”，使得与栅压自举开关相连的电容下极板接vin，而所有电容 的上极板经过共模采样开关接2.5V的Vcm信号，接着clk_sample拉低“0”，共模采样开关断 开导致DAC_OUT端被释放，与栅压自举开关相连的电容下极板被短接至地，其余开关电路状 态均不变，此时DAC_OUT端的电压为

：

2：在量化阶段，clk_sample保持为“0”，12位开关电路的控制端D<11:0>的值由逐 次逼近数字逻辑电路决定，DAC电容转换模块此时DAC_OUT端的电压为

：

其中，

为位控制信号D<11:0>由二进制转换为十进制的值，比如<1000_0000_ 0000>转换位十进制的值为2048，DAC_OUT端接高速比较器的vip端，将采样量化电路的输出 信号与高速比较器的共模偏置电压进行比较，根据高速比较器的输出结果，就可以实现逐 次逼近的逻辑，从而完成对模拟输入信号的量化操作。

ADC内部在进行模数转换的时候需要使用许多的开关电路，具体有逻辑开关、栅压自举开关和共模采样开关。

如图9所示，逻辑开关由两个传输门和一个反相器组成，由DI控制，当DI为“0”时，传输门T1导通，传输门T0截止，OUT端通过传输门T1接至GNDA；当DI为“1”时，传输门T0导通，传输门T1截止，OUT端通过传输门T0接至VREF。

参见图10-11，如图10为传统的N-MOS采样电路，工作时，NM12的线性区电阻为

：

其中，

代表载流子迁移率，

代表单位栅氧化层电容，

代表MOS管的栅宽，

代表MOS管的栅长，

代表电源电压，

代表MOS管的阈值电压。

可以看到NM12的线性区电阻

随着vin变化。为了降低vin对NM12的线性区电阻

的影响，采用图11所示的经典的栅压自举的方式将NM20的栅极电压自举到

， 这样，NM12的线性区电阻变为

，消除了vin对NM12的线性区电阻的影响。

如图12所示，共模采样开关相对简单，由一个反相器和一个传输门组成，当clk_sample为“1”时，out端与Vcm连接，当clk_sample为“0”时，out与Vcm断开。

本发明提供的逐次逼近型模数转换器，基于设计的DAC电容转换模块，能够实现对模拟输入信号的采样量化，以得到输出信号，为后续实现对模拟输入信号到数字输出信号的转换奠定了基础。

进一步地，在一个实施例中，高速比较器，可以具体包括：

三级比较器，与采样量化电路连接，用于将接收到的采样量化电路发送的输出信号与共模偏置信号进行比较，并通过逐次逼近逻辑将所述输出信号不断逼近共模偏置信号；

高速锁存器，与三级比较器连接，用于根据逼近结果确定输出结果并锁存输出结果。

进一步地，在一个实施例中，三级比较器，可以具体包括：

三个结构相同且串联连接的单级比较器。

可选地，参见图13，该高速比较器采用带失调校准的三级比较器带一个高速锁存器结构，三级比较器（由三个结构相同且串联连接的单级比较器构成）的电路结构相同，其中第一级单级比较器（Campaire1）用于提供高带宽用来减小比较器的时延，并将信号传至下一级，第二级单级比较器（Campaire2）和第三级单级比较器（Campaire3）主要提供高增益和高摆率用于使负载上的电压快速的上升或下降，高速锁存器用于快速的锁存三级比较器的输出，与非门NADN0和与非门NAND1为两个与非门组成的SR锁存器锁存和保持高速锁存器Voutn和Voutp的输出，I2和I3为增益Buffer用来增加驱动。S1和S2连接两个反向的采样时钟（I0和I1），当S2为“1”时，S1为“0”，此时传输门T3和T4导通，传输门T2截止，此时DAC电容转换模块会进入采样阶段，而比较器会进入失调校准阶段，用来校准比较器用于工艺带来的失调误差；当S2为“0”时，S1为“1”，此时传输门T1和T2截止，传输门T0导通，此时DAC电容转换模块会进入量化阶段，而高速比较器会进入比较阶段。其中，图13中的VBIAS接入的即为BandGap电路得到的1.6V基准电压vb_2。

其中，本发明提供的附图中，I代表的元器件为反相器。

三级比较器中的每一级单级比较器都是由图14的单级比较器组成，如图14所示，PM14和PM15组成交叉耦合结构的正反馈以提高高速比较器的反应速度，PM13和PM16以二极管的方式向对NM27和NM28注入电流提高高速比较器的增益，NM29为电流镜尾管为高速比较器提供长尾电流，NM24和NM26，NM25为开关管将输入输出短接进行失调校准，用于校准高速比较器的失调误差，使得最终的模数转换的转换精度为1.2mV，其中，图14中的VBIAS接入的即为BandGap电路得到的1.6V基准电压vb_2。

高速锁存器结构如图15所示，PM17，PM20，NM29，NM30作为开关管，PM18，PM19，NM32，NM31为交叉耦合负载管，NM35为尾电流管，NM34和NM33为对管。当”latch”为“0”时，NM29和NM30截止，PM17和PM20导通Voutn和Voutp都会被短接至VDDA，高速锁存器处于复位阶段，当”latch”为“1”时，PM17和PM20截止，NM29，NM30和NM35导通，Voutn和Voutp由输入端vip和vin决定。

本发明提供的逐次逼近型模数转换器，基于设计的高速比较器能够提高模拟信号到数字信号的转换精度。

进一步地，在一个实施例中，逐次逼近数字逻辑电路，还用于：

为DAC电容转换模块提供开关控制信号，以控制DAC电容转换模块的开关电路；

为高速比较器中的高速锁存器提供使能信号，以控制高速锁存器锁存输出结果；以及

在输出信号的所有比特位均完成与共模偏置信号的逼近后，控制逐次逼近数字逻辑电路内部的使能信号拉高并发送锁存命令给所述高速比较器，以供高速比较器将输出结果锁存；

其中，逐次逼近数字逻辑电路的数字工作时钟频率为14MHz；

输出信号包括12个比特位。

可选地，SAR数字逻辑电路主要提供SAR（逐次逼近）逻辑，是Verilog HDL编写经过数字综合产生的电路，SAR逻辑的时序图如图16所示。clk为14MHz的数字工作时钟频率；chip_en为SAR数字逻辑电路的复位使能信号；clk_sample为SAR数字逻辑电路发出的采样命令使能信号；ADC_d<11:0>是开关控制信号；用于控制DAC电容转换模块的开关电路D<11:0>；latch是用于控制高速比较器的高速锁存器的使能信号，用于锁存高速比较器的输出vout（即输出结果），以输出信号为12个比特位为例，在一次采样周期内高速比较器共锁存12次；Data_latch是SAR数字逻辑电路内部的使能信号，在12次比较完成后，Data_latch拉高锁存并发送锁存命令给高速比较器，此时高速锁存器中锁存的输出结果ADC_d<11:0>通过电平转换电路提供的数模接口将ADC_d<11:0>锁存至SAR数字逻辑电路的Data<11:0>，同时拉高valid信号表示一个采样周期内的值采样转换完成。

其中，高速比较器按照如下逐次逼近逻辑对输出信号不断逼近共模偏置信号：

第一步，将输出信号的最高比特位置1，如果高速比较器输出vout=1，则保持输出信号的最高比特位置1，如果高速比较器输出vout=0，则将输出信号的最高比特位置0，SAR数字逻辑电路发出latch使能信号，并将高速比较器的输出锁存；

第二步，将输出信号的次高比特位置1，如果高速比较器输出vout=1，则保持输出信号的次高比特位置1，如果高速比较器输出vout=0，则将输出信号的次高比特位置0，SAR数字逻辑电路发出latch使能信号，并将高速比较器的输出锁存；

第三步，依次将输出信号剩余的比特位置1，并将高速比较器输出vout=1的比特位保持置1，以及将高速比较器输出vout=0的比特位置0，并将高速比较器输出的输出信号的每一个比特位进行锁存，直至输出信号的所有比特位都锁存完成；

第四步，根据高速比较器锁存的输出结果，Data_latch拉高锁存并发送锁存命令给高速比较器，此时高速锁存器中锁存的输出结果ADC_d<11:0>通过电平转换电路提供的数模接口将ADC_d<11:0>锁存至SAR数字逻辑电路的Data<11:0>，至此一个采样周期完成。

本发明提供的逐次逼近型模数转换器，能够实现模拟信号到数字信号的转换，同时，基于SAR数字逻辑电路能够为采样时钟信号（数字工作时钟频率）提供1M的采样率。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而

非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种逐次逼近型模数转换器，其特征在于，包括：

采样量化电路，用于对模拟输入信号进行采样量化，以获取输出信号；

高速比较器，与所述采样量化电路连接，用于将接收到的所述采样量化电路发送的所述输出信号与共模偏置信号进行比较，并通过逐次逼近逻辑将所述输出信号不断逼近所述共模偏置信号，并锁存输出结果；

逐次逼近数字逻辑电路，与所述高速比较器连接，用于根据接收到的所述高速比较器发送的所述输出结果，确定对所述模拟输入信号进行模数转换后的数字输出信号；

其中，所述输出结果是根据所述逐次逼近逻辑将所述输出信号不断逼近所述共模偏置信号的逼近结果确定的；

所述逐次逼近逻辑是由所述逐次逼近数字逻辑电路提供的。

2.根据权利要求1所述的逐次逼近型模数转换器，其特征在于，还包括：

共模偏置电路，与所述高速比较器连接，用于生成所述共模偏置信号。

3.根据权利要求1所述的逐次逼近型模数转换器，其特征在于，还包括：

低压线性稳压器电路，与所述逐次逼近数字逻辑电路连接，用于为所述逐次逼近数字逻辑电路提供供电电压；

带隙基准电路，与所述低压线性稳压器电路连接，用于为所述低压线性稳压器电路提供第一偏置电压信号以及为功耗控制电路提供第二偏置电压信号；

所述功耗控制电路，与所述带隙基准电路连接，用于在预设启动使能信号的控制下，将接收到的所述带隙基准电路发送的所述第二偏置电压信号分别发送至共模偏置电路和所述高速比较器，以控制所述共模偏置电路和所述高速比较器的功耗。

4.根据权利要求1所述的逐次逼近型模数转换器，其特征在于，还包括：

电平转换电路，与所述逐次逼近数字逻辑电路和所述高速比较器连接，用于提供数模接口，以供所述高速比较器通过所述数模接口将所述输出结果发送给所述逐次逼近数字逻辑电路。

5.根据权利要求1所述的逐次逼近型模数转换器，其特征在于，所述采样量化电路，包括：

DAC电容转换模块，包括开关电路，用于基于所述开关电路对所述模拟输入信号进行采样量化，以获取所述输出信号。

6.根据权利要求5所述的逐次逼近型模数转换器，其特征在于，所述开关电路至少包括：

逻辑开关、栅压自举开关和共模采样开关。

7.根据权利要求1所述的逐次逼近型模数转换器，其特征在于，所述高速比较器，包括：

三级比较器，与所述采样量化电路连接，用于将接收到的所述采样量化电路发送的所述输出信号与共模偏置信号进行比较，并通过逐次逼近逻辑将所述输出信号不断逼近所述共模偏置信号；

高速锁存器，与所述三级比较器连接，用于根据逼近结果确定所述输出结果并锁存所述输出结果。

8.根据权利要求7所述的逐次逼近型模数转换器，其特征在于，所述三级比较器，包括：

三个结构相同且串联连接的单级比较器。

9.根据权利要求6所述的逐次逼近型模数转换器，其特征在于，所述逻辑开关、所述栅压自举开关和所述共模采样开关的数量之和为12。

10.根据权利要求9所述的逐次逼近型模数转换器，其特征在于，所述逐次逼近数字逻辑电路，还用于：

为所述DAC电容转换模块提供开关控制信号，以控制所述DAC电容转换模块的所述开关电路；

为所述高速比较器中的高速锁存器提供使能信号，以控制所述高速锁存器锁存所述输出结果；以及

在所述输出信号的所有比特位均完成与所述共模偏置信号的逼近后，控制所述逐次逼近数字逻辑电路内部的使能信号拉高并发送所述锁存命令给所述高速比较器，以供所述高速比较器将所述输出结果锁存；

其中，所述逐次逼近数字逻辑电路的数字工作时钟频率为14MHz；

所述输出信号包括12个比特位。

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