CN114679177A - 一种比较装置和模数转换器 - Google Patents

Abstract

本发明涉及一种比较装置和模数转换器。比较装置包括：逐次逼近电路；锁存比较器，其第二正极输入端接收第一信号，第二负极输入端接收第二信号，且能在校准和比较模式之间切换：在校准模式，其第一正极和第一负极输入端均接收参考或输入电压，逐次逼近电路根据锁存比较器的比较结果逐次逼近输出第一和第二信号直至锁存比较器的比较结果改变，实现调整输入失配电压；在比较模式，第一正极和第一负极输入端中的一者接收输入电压，另一者接收参考电压，逐次逼近电路保持输出使比较结果改变的第一和第二信号，使锁存比较器基于调整后的输入失配电压比较输入电压和参考电压并输出比较结果。本发明能降低锁存比较器的输入失配电压，有利于实现高精度。

Description

一种比较装置和模数转换器

技术领域

本发明涉及集成电路技术领域，尤其涉及一种比较装置和模数转换器。

背景技术

各种模数转换器如逐次逼近型模数转换器(SAR ADC)中都会用到比较器。为了提高模数转换器的工作速度，经常采用工作速度较快的锁存比较器。但是锁存比较器与其他比较器一样都存在输入失配电压(即在制造时会存在失配偏差，可以理解成比较器的两个输入之间不是完全对称，等效其两个输入端存在差异，导致比较功能不准确)。

为了达到高精度，需要消除输入失配电压。现有方案是通过使比较器分两个相位工作，即存在比较器模式和缓冲器模式。在比较器模式，可将参考电压进行锁存，在比较器模式，可将输入电压与锁存的参考电压进行比较，由于两种模式受输入失配电压影响是相同的，因此可得到抵消输入失配电压的效果，从而避免输入失配电压影响精度。但是锁存比较器无法切换为缓冲器模式，因此无法采用工作在两种模式的方案来消除输入失配电压。

发明内容

本发明的目的是为了克服上述技术问题，提供一种比较装置和模数转换器，能够减小或消除比较装置中的锁存比较器的输入失配电压，有利于实现高精度。

为了实现上述目的，本发明一方面提供了一种比较装置，所述比较装置包括第一逐次逼近电路和锁存比较器，所述锁存比较器具有第一正极输入端、第一负极输入端、第二正极输入端、第二负极输入端，所述第二正极输入端用于接收差分信号的第一信号，所述第二负极输入端用于接收所述差分信号的第二信号，且所述锁存比较器能够在校准模式和比较模式之间切换，其中：在所述校准模式，所述第一正极输入端和所述第一负极输入端均接收参考电压或均接收输入电压，所述第一逐次逼近电路根据所述锁存比较器的输出端输出的比较结果逐次逼近输出所述第一信号和所述第二信号，直至所述锁存比较器的比较结果改变，以实现对所述锁存比较器的输入失配电压进行调整；在所述比较模式，所述第一正极输入端和所述第一负极输入端中的一者接收所述输入电压，所述第一正极输入端和所述第一负极输入端中的另一者接收所述参考电压，所述第一逐次逼近电路保持输出所述校准模式下使所述锁存比较器的比较结果改变的所述第一信号和所述第二信号，使得所述锁存比较器能够基于调整后的输入失配电压比较所述输入电压和所述参考电压并输出比较结果。

可选地，所述第一逐次逼近电路在进行逐次逼近时配置为以预定步进逐次调高或调低所述第一信号；和/或，所述第一逐次逼近电路在进行逐次逼近时配置为以预定步进逐次调低或调高所述第二信号。

可选地，所述锁存比较器的比较结果包括逻辑高电平和逻辑低电平，在所述校准模式：初始时，所述锁存比较器的输出端输出的比较结果为所述逻辑低电平，所述第一逐次逼近电路以所述预定步进逐次调高所述第一信号或以所述预定步进逐次调低所述第二信号，直至所述锁存比较器的输出端输出的比较结果变为所述逻辑高电平，则停止调整；或，初始时，所述锁存比较器的输出端输出的比较结果为所述逻辑高电平，所述第一逐次逼近电路以所述预定步进逐次调低所述第一信号或以所述预定步进逐次调高所述第二信号，直至所述锁存比较器的输出端输出的比较结果变为所述逻辑低电平，则停止调整。

可选地，所述锁存比较器包括：差分输入级，包括电流源和差分输入电路，所述电流源的一端接地，另一端与差分输入电路的第一端耦接，所述差分输入电路的第一输入端为所述第一正极输入端且第二输入端为所述第一负极输入端，所述差分输入电路用于基于所述第一正极输入端和所述第一负极输入端各自输入的电压对所述电流源提供的电流进行分流，以输出第一控制信号和第二控制信号；输出级，所述输出级的第一端接地，所述输出级的第二端与所述差分输入电路的第二端耦接，所述输出级的输出端为所述锁存比较器的输出端，所述输出级用于基于所述第一控制信号和所述第二控制信号将所述锁存比较器的输出端进行上拉以输出逻辑高电平或进行下拉以输出逻辑低电平；调整电路，其第一输入端为所述第二正极输入端，其第二输入端为所述第二负极输入端，所述调整电路用于通过接收的所述第一信号的改变和/或所述第二信号的改变，来调整所述差分输入级和所述输出级中的至少一者的电流，进而改变所述锁存比较器的输出端输出的比较结果。

可选地，所述差分输入电路包括第一NMOS管、第二NMOS管、第一PMOS管和第二PMOS管；所述第一NMOS管和所述第二NMOS管各自的衬底与各自的源极耦接并与所述差分输入电路的第一端耦接；所述第一NMOS管的栅极为所述第一正极输入端，所述第二NMOS管的栅极为所述第一负极输入端，所述第一NMOS管的漏极、所述第一PMOS管的漏极、所述第二PMOS管的栅极耦接并与所述差分输入电路的第一输出端耦接，所述差分输入电路的第一输出端用于输出所述第一控制信号；所述第二NMOS管的漏极、所述第二PMOS管的漏极、所述第一PMOS管的栅极耦接并与所述差分输入电路的第二输出端耦接，所述差分输入电路的第二输出端用于输出所述第二控制信号；所述第一PMOS管和所述第二PMOS管各自的衬底与各自的源极耦接并与所述差分输入电路的第二端耦接。

可选地，所述调整电路包括第五NMOS管和第六NMOS管，所述第五NMOS管的栅极为所述第二正极输入端，所述第六NMOS管的栅极为所述第二负极输入端；所述第五NMOS管和所述第六NMOS管各自的衬底与各自的源极耦接并与所述差分输入电路的第一端耦接，所述第五NMOS管的漏极与所述第一NMOS管的漏极耦接，所述第六NMOS管的漏极与所述第二NMOS管的漏极耦接；或，所述调整电路包括第七PMOS管和第八PMOS管；所述第八PMOS管的栅极为所述第二正极输入端，所述第七PMOS管的栅极为所述第二负极输入端，所述第七PMOS管和所述第八PMOS管各自的衬底与各自的源极耦接并与所述差分输入电路的第二端耦接，所述第七PMOS管的漏极与所述第二PMOS管的漏极耦接，所述第八PMOS管的漏极与所述第一PMOS管的漏极耦接。

可选地，所述锁存比较器还包括初始化电路，所述初始化电路用于使所述锁存比较器处于初始状态；所述初始化电路包括第三PMOS管和第四PMOS管，所述第三PMOS管和所述第四PMOS管各自的衬底与各自的源极耦接并与所述差分输入电路的第二端耦接，所述第三PMOS管的漏极与所述第二PMOS管的漏极耦接，所述第四PMOS管的漏极与所述第一PMOS管的漏极耦接，所述第三PMOS管和所述第四PMOS管各自的栅极用于接收初始化控制信号，以使所述差分输入电路的输出端输出使所述输出级处于初始状态的所述第一控制信号和所述第二控制信号。

可选地，所述输出级包括第五PMOS管、第六PMOS管、第三NMOS管、第四NMOS管；所述第五PMOS管和所述第六PMOS管各自的衬底与各自的源极耦接并与所述输出级的第二端耦接，所述第五PMOS管的栅极用于接收所述第二控制信号，所述第六PMOS管的栅极用于接收所述第一控制信号，所述第五PMOS管的漏极与所述第三NMOS管的漏极耦接并与所述第四NMOS管的栅极耦接，所述第六PMOS管的漏极、所述第四NMOS管的漏极和所述第三NMOS管的栅极耦接并与所述锁存比较器的输出端耦接，所述第三NMOS管和所述第四NMOS管各自的衬底与各自的源极耦接并与所述输出级的第一端耦接。

可选地，所述调整电路包括第五NMOS管和第六NMOS管，所述第六NMOS管的栅极为所述第二正极输入端，所述第五NMOS管的栅极为所述第二负极输入端，所述第五NMOS管和所述第六NMOS管各自的衬底与各自的源极耦接并与所述输出级的第一端耦接，所述第五NMOS管的漏极与所述第四NMOS管的漏极耦接，所述第六NMOS管的漏极与所述第三NMOS管的漏极耦接；或，所述调整电路包括第七PMOS管和第八PMOS管；所述第七PMOS管的栅极为所述第二正极输入端，所述第八PMOS管的栅极为所述第二负极输入端，所述第七PMOS管和所述第八PMOS管各自的衬底与各自的源极耦接并与所述述输出级的第二端耦接，所述第七PMOS管的漏极与所述第五PMOS管的漏极耦接，所述第八PMOS管的漏极与所述第六PMOS管的漏极耦接。

可选地，所述比较装置还包括第一开关器件和第二开关器件，所述第二开关器件的一端用于耦接电压输入端，另一端耦接所述第一正极输入端，所述电压输入端用于接收所述输入电压；所述第一开关器件的一端耦接所述第二开关器件的另一端，所述第一开关器件的另一端耦接所述第一负极输入端和参考端，所述参考端用于接收所述参考电压；其中：在所述校准模式，所述第一开关器件闭合，所述第二开关器件断开，所述第一正极输入端和所述第一负极输入端均接收所述参考电压；在所述比较模式，所述第一开关器件断开，所述第二开关器件闭合，所述第一正极输入端接收所述输入电压，所述第一负极输入端接收所述参考电压；和/或，所述第一逐次逼近电路包括控制器、第一数模转换器和第二数模转换器，所述控制器用于根据所述锁存比较器的比较结果逐次逼近输出第一组多位数字信号和第二组多位数字信号，所述第一数模转换器用于将所述第一组多位数字信号转化为所述第一信号，并将所述第一信号输出给所述第二正极输入端，所述第二数模转换器用于将所述第二组多位数字信号转化为所述第二信号，并将所述第二信号输出给所述第二负极输入端。

本发明第二方面提供一种模数转换器，所述模数转换器包括：上述第一方面提供的比较装置；第二逐次逼近电路，用于根据所述比较装置的锁存比较器的输出端输出的比较结果通过其第一输出端逐次逼近输出参考电压给所述比较装置和通过其第二输出端输出多位数字信号。

在上述方案中，由于在校准模式锁存比较器的第一正极输入端和第一负极输入端接收的电压相同，故锁存比较器实际比较的是输入失配电压和零，然后输出比较结果，第一逐次逼近电路逐次逼近输出第一信号和第二信号，即根据比较结果逐次调整第一信号和第二信号中的至少一者，可逐渐减小输入失配电压，使其逐渐趋近于零，当锁存比较器输出结果改变时例如由输出逻辑高电平变为输出逻辑低电平或由输出逻辑低电平变为输出逻辑高电平，输入失配电压减小至零附近，则完成调整；接着，在比较模式，第一正极输入端和第一负极输入端中的一者接收输入电压，另一者接收参考电压，第一逐次逼近电路可保持输出调整后的第一信号和第二信号不变，使得锁存比较器能够基于调整后的输入失配电压比较输入电压和参考电压并输出比较结果，这样减小或消除了锁存比较器的输入失配电压，可使锁存比较器输出的比较结果的准确度更高，有助于实现高精度。

本发明的其他特征和优点将在随后的具体实施方式部分予以详细说明。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为一种能够消除输入失配电压的比较器的结构示意图；

图2为本申请实施例提供的比较装置的结构示意图；

图3为图2所示的比较装置中的锁存比较器的第一种电路结构示意图；

图4为图2所示的比较装置中的锁存比较器的第二种电路结构示意图；

图5为图2所示的比较装置中的锁存比较器的第三种电路结构示意图；

图6为图2所示的比较装置中的锁存比较器的第四种电路结构示意图；

图7为本申请实施例提供的一种模数转换器的电路结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

应注意，文中所使用的“耦接”的含义包括在两个或更多电路对象之间没有任何插入电路对象的直接连接，也包括在两个或更多电路对象之间通过一个或更多插入电路对象实现的间接连接。例如，两个彼此直接连接的电路对象被称为彼此“耦接”。同样地，两个电路对象若其间连接有一个或更多插入电路对象则也被称为彼此“耦接”。也就是说，“耦接”可以是直接电性连接，也可以是间接电性连接，间接电性连接是指中间间隔有其他元器件，比如电阻、电容等。

图1为一种能够消除输入失配电压的比较器的结构示意图。如图1所示，该比较器包括运算放大器OP、电容C1、开关S1、开关S2、开关S3以及反相器INV1、反相器INV2，时钟信号CK2可控制开关S1的断开和导通，时钟信号CK1可同时控制开关S2和开关S3的断开和导通。反相器INV1、反相器INV2可起到整形作用，具体地，可使输出的脉冲信号OC的上升沿和下降沿时间变短。

该比较器的原理是分两个相位工作，具体地，CK1和CK2为不交叠时钟信号，即CK1为逻辑高电平时，CK2为逻辑低电平；CK1为逻辑低电平时，CK2为逻辑高电平。在一个例子中，CK1为逻辑高电平且CK2为逻辑低电平时，开关S2和开关S3导通，开关S1断开，运算放大器OP工作在缓冲器模式，可将参考电压REF和比较器的输入失配电压存储在电容C1；当CK1为逻辑低电平且CK2为逻辑高电平时，开关S2和开关S3断开，开关S1导通，运算放大器OP工作在比较器模式，可对正极输入端的输入电压(由输入端VIN输入且会受输入失配电压影响)和电容C1上存储的参考电压REF和比较器的输入失配电压进行比较。由于存储参考电压和输入电压都是从OP的同一端即正极输入端接入，它们受输入失配电压影响是相同的，因此在比较时可以抵消输入失配电压的影响。

但是锁存比较器无法切换为缓冲器模式，因此无法采用工作在两种模式的方案来消除输入失配电压。

鉴于此，本申请实施例提供一种比较装置和包括该比较装置的模数转换器，比较装置的锁存比较器具有校准模式和比较模式，在校准模式可对输入失配电压进行调整，使其趋近于零，接着在比较模式，可基于调整后的趋近于零的输入失配电压比较输入电压和参考电压并输出比较结果，这样能减小或消除锁存比较器的输入失配电压，使锁存比较器输出的比较结果的准确度更高，有助于实现高精度。

图2为本申请实施例提供的比较装置的结构示意图。如图2所示，比较装置包括第一逐次逼近电路和锁存比较器CMP。第一逐次逼近电路的第一输出端(即下面将介绍的第一数模转换器DACX的输出端)用于逐次逼近输出差分信号的第一信号，第二输出端(即下面将介绍的第二数模转换器DACY的输出端)用于逐次逼近输出差分信号的第二信号。锁存比较器CMP具有第一正极输入端VP1、第一负极输入端VN1、第二正极输入端VP2、第二负极输入端VN2，即该锁存比较器CMP为四端输入比较器。第二正极输入端VP2用于接收第一信号，第二负极输入端VN2用于接收第二信号。

具体地，第一逐次逼近电路可包括控制器CTRL、第一数模转换器DACX和第二数模转换器DACY，第一数模转换器DACX的输出端为第一逐次逼近电路的第一输出端，第二数模转换器DACY的输出端为第一逐次逼近电路的第二输出端。控制器CTRL用于根据锁存比较器CMP的比较结果逐次逼近输出第一组多位数字信号DX1-DXn和第二组多位数字信号DY1-DYn，第一数模转换器DACX用于将第一组多位数字信号DX1-DXn转化为第一信号，并将第一信号输出给第二正极输入端VP2，第二数模转换器DACY用于将第二组多位数字信号DY1-DYn转化为第二信号，并将第二信号输出给第二负极输入端VN2。

并且，锁存比较器CMP能够在校准模式和比较模式之间切换，其中：在校准模式，第一正极输入端VP1和第一负极输入端VN1均接收参考电压或均接收输入电压，第一逐次逼近电路根据锁存比较器CMP的输出端输出的比较结果逐次逼近输出第一信号和第二信号，直至锁存比较器CMP的比较结果改变，从而实现对锁存比较器CMP的输入失配电压进行调整；在比较模式，第一正极输入端VP1和第一负极输入端VN1中的一者接收输入电压，第一正极输入端VP1和第一负极输入端VN1中的另一者接收参考电压，第一逐次逼近电路保持输出校准模式下使锁存比较器CMP的比较结果改变的第一信号和第二信号，使得锁存比较器CMP能够基于调整后的输入失配电压比较输入电压和参考电压并输出比较结果。

在上述方案中，由于在校准模式锁存比较器CMP的第一正极输入端VP1和第一负极输入端VN1接收的电压相同，故锁存比较器CMP实际比较的是输入失配电压和零，然后输出比较结果，第一逐次逼近电路逐次逼近输出第一信号和第二信号，即根据比较结果逐次调整第一信号和第二信号中的至少一者，可逐渐减小输入失配电压，使其逐渐趋近于零，当锁存比较器CMP输出结果改变时例如由输出逻辑高电平变为输出逻辑低电平或由输出逻辑低电平变为输出逻辑高电平，输入失配电压减小至零附近，则完成调整；接着，在比较模式，第一正极输入端和第一负极输入端中的一者接收输入电压，另一者接收参考电压，第一逐次逼近电路可保持调整后的第一信号和第二信号不变，使得锁存比较器CMP能够基于调整后的输入失配电压比较输入电压和参考电压并输出比较结果，这样能够减小或消除锁存比较器CMP的输入失配电压，有助于实现高精度。

具体地，为了减小或消除锁存比较器CMP的输入失配电压，第一逐次逼近电路在进行逐次逼近时可配置为以预定步进逐次调高或调低第一信号。第一逐次逼近电路在进行逐次逼近时也可配置为以预定步进逐次调低或调高第二信号。例如，第一逐次逼近电路在进行逐次逼近时可配置为以预定步进逐次调高第一信号，第一逐次逼近电路在进行逐次逼近时可配置为以预定步进逐次调低第二信号。再如，第一逐次逼近电路在进行逐次逼近时可配置为以预定步进逐次调低第一信号，第一逐次逼近电路在进行逐次逼近时可配置为以预定步进逐次调高第二信号。其中，“预定步进”可为最小步进，也可为最小步进的倍数。

并且，锁存比较器的比较结果可包括逻辑高电平和逻辑低电平，在校准模式，锁存比较器的比较结果改变可以有但不限于以下两种情况：

第一种情况——初始时，锁存比较器CMP的输出端输出的比较结果为逻辑低电平，第一逐次逼近电路以预定步进逐次调高第一信号或以预定步进逐次调低第二信号，具体地，锁存比较器CMP输出逻辑低电平，控制器CTRL控制第一数模转换器DACX以预定步进调高DACX输出或以预定步进调低DACY输出，直至锁存比较器CMP的输出端输出的比较结果变为逻辑高电平，则停止调整。

第二种情况——初始时，锁存比较器CMP的输出端输出的比较结果为逻辑高电平，第一逐次逼近电路以预定步进逐次调低第一信号或以预定步进逐次调高第二信号，具体地，锁存比较器CMP输出逻辑高电平，控制器CTRL控制第一数模转换器DACX以预定步进调低DACX输出或以预定步进调高DACY输出，直至锁存比较器CMP的输出端输出的比较结果变为逻辑低电平，则停止调整。

进一步地，如图2所示，比较装置还可包括第一开关器件S1和第二开关器件S2，第二开关器件S2的一端用于耦接电压输入端VIN，另一端耦接第一正极输入端VP1，电压输入端VIN用于接收输入电压；第一开关器件S1的一端耦接第二开关器件S2的另一端，第一开关器件S1的另一端耦接第一负极输入端VN1和参考端REF，参考端REF用于接收参考电压。在校准模式，第一开关器件S1闭合，第二开关器件S2断开，这样第一正极输入端和第一负极输入端均接收由参考端REF输入的参考电压；在比较模式，第一开关器件S1断开，第二开关器件S2闭合，这样第一正极输入端接收由电压输入端VIN输入的输入电压，第一负极输入端接收由参考端REF输入的参考电压。

另外，在校准模式，也可设置其他开关器件，使得第一正极输入端和所述第一负极输入端均接收由电压输入端VIN输入的输入电压。在比较模式，电压输入端VIN和参考端REF的位置也可进行调换，即第二开关器件S2的一端用于耦接参考端REF，另一端耦接第一正极输入端VP1，第一开关器件S1的一端耦接第二开关器件S2的另一端，第一开关器件S1的另一端耦接第一负极输入端VN1和电压输入端VIN。

也就是说，比较装置分两个时段交替工作，第一时段为校准时段，此时CK1可为逻辑高电平，第一开关器件S1闭合，CK2可为逻辑低电平，第二开关器件S2断开，第一正极输入端VP1与第一负极输入端VN1的电压都等于参考端REF输入的参考电压，可以进行输入失配电压校准，控制器CTRL根据比较装置的输出结果CMPO来进行控制DX1～DXn、DY1～DYn。如果比较装置输出CMPO为逻辑低电平，控制器CTRL则通过逐步增加DX1～DXn来实现逐步以预定步进(step)例如最小步进调高DACX的输出电压VP2，(或者控制器CTRL则通过逐步减小DY1～DYn来实现逐步以预定步进(step)例如最小步进调低DACY的输出电压VN2)，直到比较装置的输出结果CMPO从逻辑低电平变为逻辑高电平即停止调整，这样就实现了有效减小比较装置输入失配电压的效果；如果比较装置的输出结果CMPO为逻辑高电平，控制器CTRL则通过逐步减小DX1～DXn来实现逐步以预定步进(step)例如最小步进调低DACX的输出电压VP2(或者控制器CTRL则通过逐步增加DY1～DYn来实现逐步以预定步进(step)例如最小步进调高DACY的输出电压VN2)，直到比较装置输出CMPO从逻辑高电平变为逻辑低电平即停止调整，这样就实现了有效减小比较装置输入失配电压的效果。

图3为图2所示的比较装置中的锁存比较器的第一种电路结构示意图。图4为图2所示的比较装置中的锁存比较器的第二种电路结构示意图。图5为图2所示的比较装置中的锁存比较器的第三种电路结构示意图。图6为图2所示的比较装置中的锁存比较器的第四种电路结构示意图。下面以图3为例进行介绍，如图3所示，锁存比较器CMP可包括差分输入级、输出级和调整电路。差分输入级包括电流源I1和差分输入电路，电流源I1的一端接地，另一端与差分输入电路的第一端耦接，差分输入电路的第一输入端为第一正极输入端VP1，第二输入端为第一负极输入端VN1，差分输入电路用于基于第一正极输入端VP1和第一负极输入端VN1各自输入的电压对电流源I1提供的电流进行分流，以便输出第一控制信号和第二控制信号。其中，第一控制信号可发送给下面将介绍的输出级的第六PMOS管；第二控制信号可发送给下面将介绍的输出级的第五PMOS管。

输出级的第一端接地，输出级的第二端与差分输入电路的第二端耦接，输出级的输出端OUT为锁存比较器CMP的输出端，输出级用于基于第一控制信号和第二控制信号将锁存比较器CMP的输出端进行上拉以输出逻辑高电平或进行下拉以输出逻辑低电平。

调整电路的第一输入端为第二正极输入端VP2，第二输入端为第二负极输入端VN2，调整电路用于通过接收的第一信号的改变和/或第二信号的改变，来调整差分输入级和输出级中的至少一者的电流，进而改变锁存比较器CMP的输出端输出的比较结果，即将锁存比较器的输出端的比较结果由逻辑高电平改为逻辑低电平或由逻辑低电平改为逻辑高电平。

具体地，在本申请实施例的比较装置的锁存比较器中，调整电路可以有但不限于以下四种方案：

如图3-图6所示，差分输入电路包括第一NMOS管、第二NMOS管、第一PMOS管和第二PMOS管。第一NMOS管、第二NMOS管为差分对管，第一NMOS管和第二NMOS管各自的衬底与各自的源极耦接并与差分输入电路的第一端的一端耦接；第一NMOS管的栅极为第一正极输入端VP1，第二NMOS管的栅极为第一负极输入端VN1，第一NMOS管的漏极、第一PMOS管的漏极、第二PMOS管的栅极耦接并与差分输入电路的第一输出端耦接，差分输入电路的第一输出端用于输出第一控制信号；第二NMOS管的漏极、第二PMOS管的漏极、第一PMOS管的栅极耦接并与差分输入电路的第二输出端耦接，差分输入电路的第二输出端用于输出第二控制信号；第一PMOS管和第二PMOS管各自的衬底与各自的源极耦接并与差分输入电路的第二端耦接。此时，调整电路可以有以下两种方案：

方案1——如图3所示，调整电路包括第五NMOS管和第六NMOS管，第五NMOS管的栅极为第二正极输入端VP2，第六NMOS管的栅极为第二负极输入端VN2；第五NMOS管和第六NMOS管各自的衬底与各自的源极耦接并与差分输入电路的第一端耦接，第五NMOS管的漏极与第一NMOS管的漏极耦接，第六NMOS管的漏极与第二NMOS管的漏极耦接。

方案2——如图4所示，调整电路包括第七PMOS管和第八PMOS管；第八PMOS管的栅极为第二正极输入端VP2，第七PMOS管的栅极为第二负极输入端VN2，第七PMOS管和第八PMOS管各自的衬底与各自的源极耦接并与差分输入电路的第二端耦接，第七PMOS管的漏极与第二PMOS管的漏极耦接，第八PMOS管的漏极与第一PMOS管的漏极耦接。

进一步地，锁存比较器CMP还可包括初始化电路，初始化电路用于使锁存比较器CMP处于初始状态；初始化电路包括第三PMOS管和第四PMOS管，第三PMOS管和第四PMOS管各自的衬底与各自的源极耦接并与差分输入电路的第二端耦接，第三PMOS管的漏极与第二PMOS管的漏极耦接，第四PMOS管的漏极与第一PMOS管的漏极耦接，第三PMOS管和第四PMOS管各自的栅极用于接收初始化控制信号，以使差分输入电路的输出端输出使输出级处于初始状态的第一控制信号和第二控制信号。

如图3-图6所示，输出级包括第五PMOS管、第六PMOS管、第三NMOS管、第四NMOS管。第五PMOS管和第六PMOS管各自的衬底与各自的源极耦接并与输出级的第二端耦接，第五PMOS管的栅极用于接收第二控制信号，第六PMOS管的栅极用于接收第一控制信号，第五PMOS管的漏极与第三NMOS管的漏极耦接并与第四NMOS管的栅极耦接，第六PMOS管的漏极、第四NMOS管的漏极和第三NMOS管的栅极耦接并与锁存比较器CMP的输出端耦接，第三NMOS管和第四NMOS管各自的衬底与各自的源极耦接并与输出级的第一端耦接。此时，调整电路可以有以下两种方案：

方案3——如图5所示，调整电路包括第五NMOS管和第六NMOS管，第六NMOS管的栅极为第二正极输入端VP2，第五NMOS管的栅极为第二负极输入端VN2，第五NMOS管和第六NMOS管各自的衬底与各自的源极耦接并与输出级的第一端耦接，第五NMOS管的漏极与第四NMOS管的漏极耦接，第六NMOS管的漏极与第三NMOS管的漏极耦接。

方案4——如图6所示，调整电路包括第七PMOS管和第八PMOS管；第七PMOS管的栅极为第二正极输入端VP2，第八PMOS管的栅极为第二负极输入端VN2，第七PMOS管和第八PMOS管各自的衬底与各自的源极耦接并与输出级的第二端耦接，第七PMOS管的漏极与第五PMOS管的漏极耦接，第八PMOS管的漏极与第六PMOS管的漏极耦接。

也就是说，在图3-图6中，四端输入比较器CMP的差分输入级、输出级的电路结构相同，但调整电路的结构不同，具体地：

图3所示的四端输入比较器包括NMOS管MN1～MN6、PMOS管MP1～MP6、电流源I1，其中，调整电路采用MN5和MN6影响MN1和MN2各自漏极的电压来产生失配控制，通过改变第二正极输入端VP2和二负极输入端VN2接收的第二差分输入的电压差，可以实现抵消等效在第一正极输入端VP1和第一负极输入端VN1处的第一差分输入的输入失配电压。

图4所示的四端输入比较器包括NMOS管MN1～MN4、PMOS管MP1～MP8、电流源I1。与图3所示的四端输入比较器的区别是，图4中的调整电路采用MP7和MP8影响MP2和MP1各自漏极的电压来产生失配控制，以减小和抵消等效在第一正极输入端VP1和第一负极输入端VN1处的第一差分输入的输入失配电压。

图5所示的四端输入比较器包括NMOS管MN1～MN6、PMOS管MP1～MP6、电流源I1。与图3所示的四端输入比较器的区别是，图5中的调整电路采用MN5和MN6影响MN4和MN3各自漏极的电压来产生失配控制，以减小和抵消等效在第一正极输入端VP1和第一负极输入端VN1处的第一差分输入的输入失配电压。

图6所示的四端输入比较器包括NMOS管MN1～MN4、PMOS管MP1～MP8、电流源I1。与图3所示的四端输入比较器的区别是，图6中采用MP7和MP8影响MP5和MP6各自漏极的电压来产生失配控制，以减小和抵消等效在第一正极输入端VP1和第一负极输入端VN1处的第一差分输入的输入失配电压。

并且，在图3-图6中，MP1和MP2栅极交叉耦合形成正反馈，MN3和MN4栅极交叉耦合形成正反馈，有助于加快比较装置反应速度。下面以图3为例进行具体介绍。

在图3中，CK信号用于初始化锁存比较器的初始状态，当CK为低电平时，对锁存比较器CMP进行初始化，MP3和MP4导通将锁存比较器CMP内部节点(MP5和MP6的栅极)初始化设置为高电平；当CK信号变为高电平时，锁存比较器CMP正常执行比较功能。

若不考虑输入失配电压，VP2和VN2电压相等，VP1如果高于VN1，MN1将比MN2分到更多的电流(当VP1电压等于VN1电压时，MN1和MN2的漏极分得的电流相等，因为是完全对称的结构。差分输入对管的工作原理是分割电流源I1的电流)，则MN1的漏极电压将比MN2的漏极电压更低(MP1和MP2构成的正反馈会进一步加强此效果，具体地，MN1的漏极电压下降，即MP2的栅极电压下降，导致MP2的漏极电流增加，进一步导致MN2的漏极即MP2的漏极电压上升，即MP1的栅极电压上升，导致MP1的漏极电流减小，促进MN1的漏极电压比MN2的漏极电压更低)，MP6的栅极电压将低于MP5的栅极电压，MP6的漏极电流将大于MP5的漏极电流，因此输出OUT将被上拉，MN3的漏极电流将增加(因为MN3栅极电压上升)，导致MN4的栅极电压下降，MN3和MN4构成的正反馈导致输出OUT进一步升高变成高电平。

若不考虑输入失配电压，VP2和VN2电压相等，VP1如果低于VN1，MN1将比MN2分到更少的电流(当VP1电压等于VN1电压时，MN1和MN2的漏极分得的电流相等，因为是完全对称的结构。差分输入对管的工作原理是分割电流源I1的电流)，则MN1的漏极电压将比MN2的漏极电压更高，MP6的栅极电压将高于MP5的栅极电压，MP6的漏极电流将小于MP5的漏极电流，因此输出OUT将被下拉，MN3的漏极电流将减小(因为MN3栅极电压下降)，导致MN4的栅极电压上升，MN3和MN4构成的正反馈导致输出OUT进一步下降变成低电平。

再进一步考虑输入失配电压，当VP2和VN2电压不相等时，其偏差将打破前述的电流平衡(即MN5和MN6的漏极电流不相等，这个电流偏差等效将对锁存比较器CMP输入VP1、VN1的翻转点进行影响。在本申请实施例中，通过引入这样的偏差，并将其调整到合适值，来抵消生产时导致的输入失配电压的影响。

图7为本申请实施例提供的一种模数转换器的电路结构示意图。如图7所示，模数转换器包括上述的比较装置Comp和第二逐次逼近电路。第二逐次逼近电路用于根据比较装置Comp的锁存比较器CMP的输出端输出的比较结果通过其第一输出端(即下面将介绍的DAC的输出端，也即参考端)逐次逼近输出参考电压VREF给比较装置Comp和通过其第二输出端输出多位数字信号如D0-D9十位数字信号。

其中，第二逐次逼近电路可包括逐次逼近逻辑SAR Logic和数模转换器DAC。模数转换器还可包括复位单元(图中未示出)、指示单元(图中未示出)和振荡器OSC等。复位单元用于接收复位信号RST，复位信号RST在SAR Logic未开始工作前，将SAR Logic复位到初始状态。指示单元用于输出结束信号Term，例如，结束信号Term从低电平变为高电平时表示SAR Logic一次模数转换过程结束。振荡器OSC可产生时钟信号CK3，使得SAR Logic根据比较装置Comp的锁存比较器CMP的输出端输出的比较结果CMPO输出数字信号如D9～D0十位数字信号。DAC可将SAR Logic输出的数字信号如D9～D0十位数字信号转化为模拟信号即参考电压VREF，并将参考电压VREF输出给比较装置Comp。

也就是说，图7所示的模数转换器可包括比较装置Comp、模数转换器DAC、振荡器OSC、逐次逼近逻辑SAR Logic。其中，比较装置Comp为图2所示的结构，比较装置Comp的锁存比较器CMP可以采用图3-图6中任一个所示的实现方式，以抵消和减小等效输入失配电压。振荡器OSC产生时钟信号CK3。逐次逼近逻辑SAR Logic根据比较装置的输出结果CMPO产生逐次逼近的数字信号D9～D0，数模转换器DAC根据数字信号D9～D0产生参考电压VREF，在逐次逼近比较过程中，参考电压VREF逐渐逼近输入信号VIN。经过9次比较完成后也产生结束信号Term并输出数字信号D9～D0，从而实现了10位逐次逼近型的模数转换器。

并且，图7所示的振荡器OSC也可产生图2中的时钟信号CK1、CK2以及图3-图6中的时钟信号CK；或者，图2中的时钟信号CK1、CK2以及图3-图6中的时钟信号CK也可由另外的一个振荡器产生或由另外的多个振荡器分别产生，具体可根据需要进行选择。

综上所述，本申请中，由于在校准模式锁存比较器的第一正极输入端和第一负极输入端接收的电压相同，故锁存比较器实际比较的是输入失配电压和零，然后输出比较结果，第一逐次逼近电路逐次逼近输出第一信号和第二信号(即根据比较结果逐次调整第一信号和第二信号中的至少一者)，可逐渐减小输入失配电压，使其逐渐趋近于零，当锁存比较器输出结果改变时例如由输出逻辑高电平变为输出逻辑低电平或由输出逻辑低电平变为输出逻辑高电平，输入失配电压减小至零附近，则完成调整；接着，在比较模式，第一正极输入端和第一负极输入端中的一者接收输入电压，另一者接收参考电压，第一逐次逼近电路可保持输出调整后的第一信号和第二信号不变，使得锁存比较器能够基于调整后的输入失配电压比较输入电压和参考电压并输出比较结果，这样减小或消除了锁存比较器的输入失配电压，可使锁存比较器输出的比较结果的准确度更高，有助于实现高精度。

专业人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (11)

1.一种比较装置，其特征在于，包括第一逐次逼近电路和锁存比较器，所述锁存比较器具有第一正极输入端、第一负极输入端、第二正极输入端、第二负极输入端，所述第二正极输入端用于接收差分信号的第一信号，所述第二负极输入端用于接收所述差分信号的第二信号，且所述锁存比较器能够在校准模式和比较模式之间切换，其中：

在所述校准模式，所述第一正极输入端和所述第一负极输入端均接收参考电压或均接收输入电压，所述第一逐次逼近电路根据所述锁存比较器的输出端输出的比较结果逐次逼近输出所述第一信号和所述第二信号，直至所述锁存比较器的比较结果改变，以实现对所述锁存比较器的输入失配电压进行调整；

在所述比较模式，所述第一正极输入端和所述第一负极输入端中的一者接收所述输入电压，所述第一正极输入端和所述第一负极输入端中的另一者接收所述参考电压，所述第一逐次逼近电路保持输出所述校准模式下使所述锁存比较器的比较结果改变的所述第一信号和所述第二信号，使得所述锁存比较器能够基于调整后的输入失配电压比较所述输入电压和所述参考电压并输出比较结果。

2.根据权利要求1所述的比较装置，其特征在于：

所述第一逐次逼近电路在进行逐次逼近时配置为以预定步进逐次调高或调低所述第一信号；和/或，

所述第一逐次逼近电路在进行逐次逼近时配置为以预定步进逐次调低或调高所述第二信号。

3.根据权利要求2所述的比较装置，其特征在于，所述锁存比较器的比较结果包括逻辑高电平和逻辑低电平，在所述校准模式：

初始时，所述锁存比较器的输出端输出的比较结果为所述逻辑低电平，所述第一逐次逼近电路以所述预定步进逐次调高所述第一信号或以所述预定步进逐次调低所述第二信号，直至所述锁存比较器的输出端输出的比较结果变为所述逻辑高电平，则停止调整；或，

初始时，所述锁存比较器的输出端输出的比较结果为所述逻辑高电平，所述第一逐次逼近电路以所述预定步进逐次调低所述第一信号或以所述预定步进逐次调高所述第二信号，直至所述锁存比较器的输出端输出的比较结果变为所述逻辑低电平，则停止调整。

4.根据权利要求1所述的比较装置，其特征在于，所述锁存比较器包括：

差分输入级，包括电流源和差分输入电路，所述电流源的一端接地，另一端与差分输入电路的第一端耦接，所述差分输入电路的第一输入端为所述第一正极输入端且第二输入端为所述第一负极输入端，所述差分输入电路用于基于所述第一正极输入端和所述第一负极输入端各自输入的电压对所述电流源提供的电流进行分流，以输出第一控制信号和第二控制信号；

输出级，所述输出级的第一端接地，所述输出级的第二端与所述差分输入电路的第二端耦接，所述输出级的输出端为所述锁存比较器的输出端，所述输出级用于基于所述第一控制信号和所述第二控制信号将所述锁存比较器的输出端进行上拉以输出逻辑高电平或进行下拉以输出逻辑低电平；

调整电路，其第一输入端为所述第二正极输入端，其第二输入端为所述第二负极输入端，所述调整电路用于通过接收的所述第一信号的改变和/或所述第二信号的改变，来调整所述差分输入级和所述输出级中的至少一者的电流，进而改变所述锁存比较器的输出端输出的比较结果。

5.根据权利要求4所述的比较装置，其特征在于，所述差分输入电路包括第一NMOS管、第二NMOS管、第一PMOS管和第二PMOS管；

所述第一NMOS管和所述第二NMOS管各自的衬底与各自的源极耦接并与所述差分输入电路的第一端耦接；所述第一NMOS管的栅极为所述第一正极输入端，所述第二NMOS管的栅极为所述第一负极输入端，所述第一NMOS管的漏极、所述第一PMOS管的漏极、所述第二PMOS管的栅极耦接并与所述差分输入电路的第一输出端耦接，所述差分输入电路的第一输出端用于输出所述第一控制信号；所述第二NMOS管的漏极、所述第二PMOS管的漏极、所述第一PMOS管的栅极耦接并与所述差分输入电路的第二输出端耦接，所述差分输入电路的第二输出端用于输出所述第二控制信号；所述第一PMOS管和所述第二PMOS管各自的衬底与各自的源极耦接并与所述差分输入电路的第二端耦接。

6.根据权利要求5所述的比较装置，其特征在于：

所述调整电路包括第五NMOS管和第六NMOS管，所述第五NMOS管的栅极为所述第二正极输入端，所述第六NMOS管的栅极为所述第二负极输入端；所述第五NMOS管和所述第六NMOS管各自的衬底与各自的源极耦接并与所述差分输入电路的第一端耦接，所述第五NMOS管的漏极与所述第一NMOS管的漏极耦接，所述第六NMOS管的漏极与所述第二NMOS管的漏极耦接；或，

所述调整电路包括第七PMOS管和第八PMOS管；所述第八PMOS管的栅极为所述第二正极输入端，所述第七PMOS管的栅极为所述第二负极输入端，所述第七PMOS管和所述第八PMOS管各自的衬底与各自的源极耦接并与所述差分输入电路的第二端耦接，所述第七PMOS管的漏极与所述第二PMOS管的漏极耦接，所述第八PMOS管的漏极与所述第一PMOS管的漏极耦接。

7.根据权利要求5所述的比较装置，其特征在于，所述锁存比较器还包括初始化电路，所述初始化电路用于使所述锁存比较器处于初始状态；

所述初始化电路包括第三PMOS管和第四PMOS管，所述第三PMOS管和所述第四PMOS管各自的衬底与各自的源极耦接并与所述差分输入电路的第二端耦接，所述第三PMOS管的漏极与所述第二PMOS管的漏极耦接，所述第四PMOS管的漏极与所述第一PMOS管的漏极耦接，所述第三PMOS管和所述第四PMOS管各自的栅极用于接收初始化控制信号，以使所述差分输入电路的输出端输出使所述输出级处于初始状态的所述第一控制信号和所述第二控制信号。

8.根据权利要求4所述的比较装置，其特征在于，所述输出级包括第五PMOS管、第六PMOS管、第三NMOS管、第四NMOS管；

所述第五PMOS管和所述第六PMOS管各自的衬底与各自的源极耦接并与所述输出级的第二端耦接，所述第五PMOS管的栅极用于接收所述第二控制信号，所述第六PMOS管的栅极用于接收所述第一控制信号，所述第五PMOS管的漏极与所述第三NMOS管的漏极耦接并与所述第四NMOS管的栅极耦接，所述第六PMOS管的漏极、所述第四NMOS管的漏极和所述第三NMOS管的栅极耦接并与所述锁存比较器的输出端耦接，所述第三NMOS管和所述第四NMOS管各自的衬底与各自的源极耦接并与所述输出级的第一端耦接。

9.根据权利要求8所述的比较装置，其特征在于：

所述调整电路包括第五NMOS管和第六NMOS管，所述第六NMOS管的栅极为所述第二正极输入端，所述第五NMOS管的栅极为所述第二负极输入端，所述第五NMOS管和所述第六NMOS管各自的衬底与各自的源极耦接并与所述输出级的第一端耦接，所述第五NMOS管的漏极与所述第四NMOS管的漏极耦接，所述第六NMOS管的漏极与所述第三NMOS管的漏极耦接；或，

所述调整电路包括第七PMOS管和第八PMOS管；所述第七PMOS管的栅极为所述第二正极输入端，所述第八PMOS管的栅极为所述第二负极输入端，所述第七PMOS管和所述第八PMOS管各自的衬底与各自的源极耦接并与所述输出级的第二端耦接，所述第七PMOS管的漏极与所述第五PMOS管的漏极耦接，所述第八PMOS管的漏极与所述第六PMOS管的漏极耦接。

10.根据权利要求1-9中任一项所述的比较装置，其特征在于：

所述比较装置还包括第一开关器件和第二开关器件，所述第二开关器件的一端用于耦接电压输入端，另一端耦接所述第一正极输入端，所述电压输入端用于接收所述输入电压；所述第一开关器件的一端耦接所述第二开关器件的另一端，所述第一开关器件的另一端耦接所述第一负极输入端和参考端，所述参考端用于接收所述参考电压；其中：在所述校准模式，所述第一开关器件闭合，所述第二开关器件断开，所述第一正极输入端和所述第一负极输入端均接收所述参考电压；在所述比较模式，所述第一开关器件断开，所述第二开关器件闭合，所述第一正极输入端接收所述输入电压，所述第一负极输入端接收所述参考电压；和/或，

所述第一逐次逼近电路包括控制器、第一数模转换器和第二数模转换器，所述控制器用于根据所述锁存比较器的比较结果逐次逼近输出第一组多位数字信号和第二组多位数字信号，所述第一数模转换器用于将所述第一组多位数字信号转化为所述第一信号，并将所述第一信号输出给所述第二正极输入端；所述第二数模转换器用于将所述第二组多位数字信号转化为所述第二信号，并将所述第二信号输出给所述第二负极输入端。

11.一种模数转换器，其特征在于，包括：

根据权利要求1-10中任一项所述的比较装置；

第二逐次逼近电路，用于根据所述比较装置的锁存比较器的输出端输出的比较结果通过其第一输出端逐次逼近输出参考电压给所述比较装置和通过其第二输出端输出多位数字信号。

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