CN105071813A - 应用于流水线—逐次逼近模拟数字转换器的新型两级结构 - Google Patents
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Abstract
一种流水线-逐次逼近模拟数字转换器的新型两级结构，其包括第一级逐次逼近模拟数字转化器与第二级逐次逼近模拟数字转换器，所述第一级逐次逼近模拟数字转化器包括第一DAC电容阵列、第一电容底极板电平切换控制器、第一比较器，所述第二级逐次逼近模拟数字转换器包括第二DAC电容阵列、第二电容底极板电平切换控制器、第三电容底极板电平切换控制器、第二比较器；相较于传统技术，本发明消除了运算放大器的有限带宽和有限增益对整个电路精度、速度和功耗得限制；同时改进型MCS开关策略不需要额外的建立时间，同时减小电容开关在频繁切换过程中的功耗，本发明与已经存在的MCS技术相比较，总电容缩小一倍，整个电容底极板的电平切换平均功耗降低80.585％。
Description
技术领域
本发明涉及模拟集成电路设计领域，具体涉及一种应用于流水线—逐次逼近模拟数字转换器的新型两级结构。
背景技术
随着手持电子终端的广泛运用，现阶段对中等分辨率(8-12bit)、中等速度(几十M)以及低耗的模拟-数字转换器(ADC)的需求越来越强烈。在所有的ADC结构中，PIPELINE结构以高速度、高精度而被广泛使用。
PIPELINEADC主要由余量增益电路(MDAC)、子模数转换器(SUBADC)组成。MDAC电路中有运用到运放，运放的静态功耗很大，增加了整个ADC的功耗，同时PIPELINE的结构特别复杂。相对比之下逐次逼近(SAR)结构具有结构简单、面积小、易集成等优点，与此同时拥有良好的数字CMOS工艺兼容性满足SoC大发展的趋势。而且能获得很大的能耗比。在采用陷阱数字CMOS工艺下，相同设计指标采用电容型SAR结构的ADC的功耗最低，这也使之在工业控制系统、无线传感网络节点及触摸屏系统中得到广泛的使用。但是它的精度和速度受限于没有放大的余量和过多的转换周期。PIPELINE-SAR的组合结构正好集合两者高速高精度低功耗的优点。
传统的流水线-逐次逼近模拟数字转换器结构需要运算放大器作为级间信号进行放大传输，受限于运算放大器有限的增益和电容的匹配精度，传输的信号会有很大的误差，运算放大器的使用不仅增加功耗，所需要的建立时间拖慢整个ADC的速度，精度也受很大的影响。
发明内容
为了解决上述技术问题，本发明提供了一种应用于流水线—逐次逼近模拟数字转换器的新型两级结构，
包括第一级逐次逼近模拟数字转化器与第二级逐次逼近模拟数字转换器，所述第一级逐次逼近模拟数字转化器包括第一DAC电容阵列、第一电容底极板电平切换控制器、第一比较器，所述第二级逐次逼近模拟数字转换器包括第二DAC电容阵列、第二电容底极板电平切换控制器、第三电容底极板电平切换控制器、第二比较器；
所述第一DAC电容阵列为5位精度二进制权重的电容阵列，所述第二DAC电容阵列为11位精度二进制权重的带冗余位校准的电容阵列，所述第一DAC电容阵列、第二DAC电容阵列同时采样，采样的输入信号以电荷的形式存储在两电容阵列的顶极板上，采样结束后所述第一比较器在第一比较控制信号的控制下开始依次对所述第一级逐次逼近模拟数字转化器的各位进行量化，所述第一电容底极板电平切换控制器、第二电容底极板电平切换控制器分别根据第一比较器的量化结果控制第一DAC电容阵列、第二DAC电容阵列的高5位的电容阵列底极板的电平切换；
所述第二比较器在第二比较控制信号的控制下开始第二级逐次逼近模拟数字转换器低6位的量化过程，所述第三电容底极板电平切换控制器根据所述第二比较器的量化结果控制所述第二DAC电容阵列的低6位电容阵列底极板电平切换。
较佳地，所述第一电容底极板电平切换控制器、第三电容底极板电平切换控制器通过改进型的MCS算法对电容底极板电平进行控制，所述第二电容底极板电平切换控制器通过改进型的DAS算法对第二电容高5位电容阵列底极板电平进行控制。
较佳地，所述第一DAC电容阵列总电容为16C，从最高位到最低位的电容分别为与第一比较器正端与负端连接的4C、2C、C、C；所述第二DAC电容阵列总电容为512C，从最高位到最低位的电容分别为与第二比较器正端与负端连接的128C、64C、32C、16C、8C、4C、4C、2C、C、C。
较佳地，所述第二电容底极板电平切换控制器对所述第二DAC电容阵列底极板电容的电平切换过程为：
当所述第一级逐次逼近模拟数字转化器的最高位量化结果为1时，连接第二比较器正端的高5位电容阵列底极板的切换方向为由VCM切换到0，连接第二比较器负端的高5位电容阵列底极板的切换方向为VCM切换到VREF；所述第一级逐次逼近模拟数字转化器的第二位/第三位/第四位/第五位量化结果为1时，连接第二比较器正端与负端的128C/64C/32C/16C电容底极板电平按照第一级逐次逼近模拟数字转化器的最高位量化结果决定的切换方向切换；所述第一级逐次逼近模拟数字转化器的第二位/第三位/第四位/第五位量化结果为0时，连接第二比较器两端的128C/64C/32C/16C电容保持VCM；
当第一级逐次逼近模拟数字转化器的最高位量化结果为0时，连接第二级比较器正端的高5位电容阵列的切换方向为由VCM切换到VREF，连接第二级比较器负端的高5位电容阵列的切换方向为VCM切换到0；所述第一DAC电容阵列的第二位/第三位/第四位/第五位量化结果为0时，连接所述第二比较器正端与负端的128C/64C/32C/16C电容底极板电平由VCM朝着第一级逐次逼近模拟数字转化器的最高位量化结果决定的切换方向进行切换；当第二位/第三位/第四位/第五位量化结果为1，连接第二级比较器两端的128C/64C/32C/16C电容就保持连接VCM；
第二DAC电容阵列的8C电容的控制过程为：
第一级逐次逼近模拟数字转化器最高位量化结果为1时，第二比较器正端的8C电容底极板由VCM切换到0，第二比较器负端的8C电容底极板由VCM切换到VREF；第一级逐次逼近模拟数字转化器最高位量化结果为0时，所述第二比较器正端的8C电容底极板由VCM切换到VREF，第二级连接比较器负端的8C电容底极板由VCM切换到0。
较佳地，所述第一电容底极板电平切换控制器控制所述第一DAC电容阵列的5位电容底极板的切换过程如下：
所述第一级逐次逼近模拟数字转换器的最高位/第二位/第三位的量化结果为1时，连接第一比较器正端的4C/2C/次低位C底极板由VCM切换到0，连接第一比较器负端的4C/2C/次低位C底极板由VCM切换到VREF；所述第一级逐次逼近模拟数字转换器的最高位/第二位/第三位的量化结果为0时，连接第一比较器正端的4C/2C/次低位C电容底极板由VCM切换到VREF，连接第一比较器负端的4C/2C/次低位C电容底极板由VCM切换到0；
第一DAC电容阵列的最低位电容C的切换过程具体如下：第一级逐次逼近模拟数字转换器的第四位量化结果为1时，连接第一比较器正端的最低位C电容底极板由VCM切换到0，连接第一比较器负端的最低位C电容底极板保持连接VCM不变；第一级逐次逼近模拟数字转换器的第四位量化结果为0时，连接第一比较器正端的最低位C电容底极板保持连接VCM不变，连接第一比较器负端的最低位C电容底极板保持由VCM切换到0。
较佳地，所述第三电容底极板电平切换控制器控制所述第二DAC电容阵列的低6位电容底极板的切换过程如下：
所述第二级逐次逼近模拟数字转换器的最高位/第二位/第三位/第四位的量化结果为1时，连接第二比较器正端的最高位4C/次高位4C/2C/次低位C底极板由VCM切换到0，连接第二比较器负端的最高位4C/次高位4C/2C/和次低位C底极板由VCM切换到VREF；所述第二级逐次逼近模拟数字转换器的最高位/第二位/第三位/第四位的量化结果为0时，连接第二比较器正端的最高位4C/次高位4C/2C/次低位C电容底极板由VCM切换到VREF，连接第二比较器负端的最高位4C/次高位4C/2C/次低位C电容底极板由VCM切换到0；
第二级逐次逼近模拟数字转换器的第五位量化结果为1时，连接第二比较器正端的最低位C电容底极板由VCM切换到0，连接第二比较器负端的最低位C电容底极板保持连接VCM不变；第二级逐次逼近模拟数字转换器的第五位量化结果为0时，连接第二比较器正端的C电容底极板保持连接VCM不变，连接第二比较器正端的最低位C电容底极板保持由VCM切换到0。
本发明具有以下有益效果：
本发明消除了运算放大器的有限带宽和有限增益对整个电路精度、速度和功耗得限制；同时改进型DAS的开关策略不需要额外的建立时间，同时减小电容开关在频繁切换过程的功耗，本发明与已经存在的MCS算法相比较，总电容缩小一倍，整个电容底极板的电平切换平均功耗降低80.585％。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明提供的应用于流水线—逐次逼近模拟数字转换器的新型两级结构示意图；
图2第一级逐次逼近模拟数字转化器和第二级逐次逼近模拟数字转化器采样和量化过程的逻辑控制过程示意图；
图3本发明和现有MCS和Monotonic两种技术的量化结果的电容开关切换能量消耗对比图；
图4为本发明实施例提供的流水线-逐次逼近模拟数字转换器的仿真结果截图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
本发明实施例提供了一种应用于流水线—逐次逼近模拟数字转换器的新型两级结构，如图1所示，
其包括第一级逐次逼近模拟数字转化器与第二级逐次逼近模拟数字转换器，所述第一级逐次逼近模拟数字转化器包括第一DAC电容阵列、第一电容底极板电平切换控制器、第一比较器，所述第二级逐次逼近模拟数字转换器包括第二DAC电容阵列、第二电容底极板电平切换控制器、第三电容底极板电平切换控制器、第二比较器；其中第一DAC电容阵列即为第一数字模拟转换器电容阵列，其中DAC全称为Digitalanalogconverter。
所述第一DAC电容阵列为5位精度二进制权重的电容阵列，所述第二DAC电容阵列为11位精度二进制权重的带冗余位校准的电容阵列，所述第一DAC电容阵列、第二DAC电容阵列同时采样，采样的输入信号以电荷的形式存储在两电容阵列的顶极板上，采样结束后所述第一比较器在第一比较控制信号的控制下开始依次对所述第一DAC电容阵列的各位进行量化，所述第一电容底极板电平切换控制器、第二电容底极板电平切换控制器分别根据第一DAC电容阵列的量化结果控制第一DAC电容阵列、第二DAC电容阵列的高5位的电容阵列下极板的电平切换；
所述第二比较器在第二比较控制信号的控制下开始第二DAC电容阵列低6位的量化过程，所述第三电容底极板电平切换控制器根据第二级量化结果控制所述第二DAC电容阵列的低6位电容阵列底极板电平切换。
其中所述第一电容底极板电平切换控制器、第三电容底极板电平切换控制器通过改进型的MCS算法对电容底极板电平进行控制，所述第二电容底极板电平切换控制器通过改进型的DAS算法对第二电容高5位电容阵列底极板电平进行控制。MCS算法全陈为Mergedcapacitorswitchingalgorithm，即合并电容算法；DAS算法全称为detect-and-skipalgorithm，即检测-跳过算法。
所述第一DAC电容阵列总电容为16C，从最高位到最低位的电容分别为与比较器正端与负端连接的4C、2C、C、C；所述第二DAC电容阵列总电容为512C，从最高位到最低位的电容分别为与比较器正端与负端连接的128C、64C、32C、16C、8C、4C、4C、2C、C、C。
图2为第一级逐次逼近模拟数字转化器和第二级逐次逼近模拟数字转化器采样和量化过程的逻辑控制过程示意图，在采样阶段，第一级逐次逼近模拟数字转化器和第二级逐次逼近模拟数字转化器的电容阵列的底极板连接VCM，BOOST1和BOOST2信号的下降沿分别是第一级逐次逼近模拟数字转化器和第二级逐次逼近模拟数字转化器的采样信号，BOOST1和BOOST2的下降沿在同一时刻来临，两级同时采样输入模拟信号。保持阶段，采样的输入信号以电荷的形式存储在电容阵列的顶极板上。电荷重分配阶段，采样结束的同时,比较器的比较控制信号CLKD1下降沿来临，开始第一级逐次逼近模拟数字转化器的最高位的量化过程。第一级逐次逼近模拟数字转化器的量化结果经由改进型的MCS算法控制第一电容阵列底极板的电平切换。在第一级逐次逼近模拟数字转化器的量化的过程中，第二级逐次逼近模拟数字转化器的高5位电容阵列的电容下极板的切换过程由第一级量化结果控制的改进型的DAS算法控制。第二比较器的比较控制信号CLKD2的下降沿来临以后，第二级逐次逼近模拟数字转化器开始低6位的量化过程，量化结果经由改进型的MCS算法控制低6位电容阵列底极板电平切换，持续到最低位量化过程的完成。
其中所述第二电容底极板电平切换控制器对所述第二DAC电容阵列底极板电容的电平切换过程为：
当所述第一级逐次逼近模拟数字转化器的最高位量化结果为1时，连接第二比较器正端的高5位电容阵列底极板的切换方向为由VCM切换到0，连接第二比较器负端的高5位电容阵列底极板的切换方向为VCM切换到VREF；所述第一级逐次逼近模拟数字转化器的第二位/第三位/第四位/第五位量化结果为1时，连接第二比较器正端与负端的128C/64C/32C/16C电容底极板电平按照第一级逐次逼近模拟数字转化器的最高位量化结果决定的切换方向切换；所述第一级逐次逼近模拟数字转化器的第二位/第三位/第四位/第五位量化结果为0时，连接第二比较器两端的128C/64C/32C/16C电容保持VCM；
当第一级逐次逼近模拟数字转化器的最高位量化结果为0时，连接第二级比较器正端的高5位电容阵列的切换方向为由VCM切换到VREF，连接第二级比较器负端的高5位电容阵列的切换方向为VCM切换到0；所述第一DAC电容阵列的第二位/第三位/第四位/第五位量化结果为0时，连接所述第二比较器正端与负端的128C/64C/32C/16C电容底极板电平由VCM朝着第一级逐次逼近模拟数字转化器的最高位量化结果决定的切换方向进行切换；当第二位/第三位/第四位/第五位量化结果为1，连接第二级比较器两端的128C/64C/32C/16C电容就保持连接VCM；
第二DAC电容阵列的8C电容的控制过程为：
第一级逐次逼近模拟数字转化器最高位量化结果为1时，第二比较器正端的8C电容底极板由VCM切换到0，第二比较器负端的8C电容底极板由VCM切换到VREF；第一级逐次逼近模拟数字转化器量化结果为0时，所述第二比较器正端的8C电容底极板由VCM切换到VREF，第二级连接比较器负端的8C电容底极板由VCM切换到0。
第二DAC电容阵列高5位电容阵列底极板开始切换的具体时机为:MSB量化完成的同时开始8C的切换过程；第二位量化完成的同时开始128C的切换过程；第三位量化完成的同时开始64C的切换过程；第四位量化完成的同时开始32C的切换过程；第五位量化完成的同时开始16C的切换过程。
所述第一电容底极板电平切换控制器控制所述第一DAC电容阵列的5位电容底极板的切换过程如下：
所述第一级逐次逼近模拟数字转换器的最高位/第二位/第三位的量化结果为1时，连接第一比较器正端的4C/2C/次低位C底极板由VCM切换到0，连接第一比较器负端的4C/2C/次低位C底极板由VCM切换到VREF；所述第一级逐次逼近模拟数字转换器的最高位/第二位/第三位的量化结果为0时，连接第一比较器正端的4C/2C/次低位C电容底极板由VCM切换到VREF，连接第一比较器负端的4C/2C/次低位C电容底极板由VCM切换到0；
第一DAC电容阵列的最低位电容C的切换过程具体如下：第一级逐次逼近模拟数字转换器的第四位量化结果为1时，连接第一比较器正端的最低位C电容底极板由VCM切换到0，连接第一比较器负端的最低位C电容底极板保持连接VCM不变；第一级逐次逼近模拟数字转换器的第四位量化结果为0时，连接第一比较器正端的最低位C电容底极板保持连接VCM不变，连接第一比较器正端的最低位C电容底极板保持由VCM切换到0。
所述第三电容底极板电平切换控制器控制所述第二DAC电容阵列的低6位电容底极板的切换过程如下：
所述第二级逐次逼近模拟数字转换器的最高位/第二位/第三位/第四位的量化结果为1时，连接第二比较器正端的最高位4C/次高位4C/2C/次低位C底极板由VCM切换到0，连接第二比较器负端的最高位4C/次高位4C/2C/次低位C底极板由VCM切换到VREF；所述第二级逐次逼近模拟数字转换器的最高位/第二位/第三位/第四位的量化结果为0时，连接第二比较器正端的最高位4C/次高位4C/2C/次低位C电容底极板由VCM切换到VREF，连接第二比较器负端的最高位4C/次高位4C/2C/次低位C电容底极板由VCM切换到0；
第二级逐次逼近模拟数字转换器的第五位量化结果为1时，连接第二比较器正端的最低位C电容底极板由VCM切换到0，连接第二比较器负端的最低位C电容底极板保持连接VCM不变；第二级逐次逼近模拟数字转换器的第五位量化结果为0时，连接第二比较器正端的C电容底极板保持连接VCM不变，连接第二比较器正端的最低位C电容底极板保持由VCM切换到0。
本专利提出的基于改进型的MCS结构和改进型的DAS算法的新型两级结构中第二级逐次逼近模拟数字转换器的开关切换平均功耗为33.04355CV2 REF，第一级逐次逼近模拟数字转换器的平均功耗2.2031CV2 REF。已经存在的MCS技术的开关切换平均功耗为170.2CV2 REF。第一级逐次逼近模拟数字转换器和第二级模拟数字转换器开关切换功耗相较于已经存在的MCS技术降低80.585％，图4展示是Monotonic,MCS和thispaper分别量化10位结果的1024种结果中每一种量化结果对应的电容开关切换功耗。
在smic180nm工艺下，搭建好的该发明的电路，使用电路仿真工具CadenceSpectre对电路进行了仿真，附图4显示的是本发明的仿真结果的FFT的结果。
本发明不仅电路形式简单，不需要运算放大器进行级间信号的传输，减小功耗，降低设计难度；且设计指标，如采样频率和输入信号范围可以根据工艺特征尺寸的改变进行调整，适用性广，SMIC018工艺的限制，采样频率不会很高，随着工艺特征尺寸地减少，采用本发明提供的两级结构，可以获得更好的效果。以上公开的本发明优选实施例只是用于帮助阐述本发明。优选实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (6)
1.一种应用于流水线—逐次逼近模拟数字转换器的新型两级结构，其特征在于，
包括第一级逐次逼近模拟数字转化器与第二级逐次逼近模拟数字转换器，所述第一级逐次逼近模拟数字转化器包括第一DAC电容阵列、第一电容底极板电平切换控制器、第一比较器，所述第二级逐次逼近模拟数字转换器包括第二DAC电容阵列、第二电容底极板电平切换控制器、第三电容底极板电平切换控制器、第二比较器；
所述第一DAC电容阵列为5位精度二进制权重的电容阵列，所述第二DAC电容阵列为11位精度二进制权重的带冗余位校准的电容阵列，所述第一DAC电容阵列、第二DAC电容阵列同时采样，采样的输入信号以电荷的形式存储在两电容阵列的顶极板上，采样结束后所述第一比较器在第一比较控制信号的控制下开始依次对所述第一级逐次逼近模拟数字转化器的各位进行量化，所述第一电容底极板电平切换控制器、第二电容底极板电平切换控制器分别根据第一比较器的量化结果控制第一DAC电容阵列、第二DAC电容阵列的高5位的电容阵列底极板的电平切换；
所述第二比较器在第二比较控制信号的控制下开始第二级逐次逼近模拟数字转换器低6位的量化过程，所述第三电容底极板电平切换控制器根据所述第二比较器的量化结果控制所述第二DAC电容阵列的低6位电容阵列底极板电平切换。
2.如权利要求1所述的应用于流水线—逐次逼近模拟数字转换器的新型两级结构，其特征在于，所述第一电容底极板电平切换控制器、第三电容底极板电平切换控制器通过改进型的MCS算法对电容底极板电平进行控制，所述第二电容底极板电平切换控制器通过改进型的DAS算法对第二电容高5位电容阵列底极板电平进行控制。
3.如权利要求2所述的模拟数字转换器的新型两级结构，其特征在于，所述第一DAC电容阵列总电容为16C，从最高位到最低位的电容分别为与第一比较器正端与负端连接的4C、2C、C、C；所述第二DAC电容阵列总电容为512C，从最高位到最低位的电容分别为与第二比较器正端与负端连接的128C、64C、32C、16C、8C、4C、4C、2C、C、C。
4.如权利要求3所述的应用于流水线—逐次逼近模拟数字转换器的新型两级结构，其特征在于，
所述第二电容底极板电平切换控制器对所述第二DAC电容阵列底极板电容的电平切换过程为：
当所述第一级逐次逼近模拟数字转化器的最高位量化结果为1时，连接第二比较器正端的高5位电容阵列底极板的切换方向为由VCM切换到0，连接第二比较器负端的高5位电容阵列底极板的切换方向为VCM切换到VREF；所述第一级逐次逼近模拟数字转化器的第二位/第三位/第四位/第五位量化结果为1时，连接第二比较器正端与负端的128C/64C/32C/16C电容底极板电平按照第一级逐次逼近模拟数字转化器的最高位量化结果决定的切换方向切换；所述第一级逐次逼近模拟数字转化器的第二位/第三位/第四位/第五位量化结果为0时，连接第二比较器两端的128C/64C/32C/16C电容保持VCM；
当第一级逐次逼近模拟数字转化器的最高位量化结果为0时，连接第二级比较器正端的高5位电容阵列的切换方向为由VCM切换到VREF，连接第二级比较器负端的高5位电容阵列的切换方向为VCM切换到0；所述第一DAC电容阵列的第二位/第三位/第四位/第五位量化结果为0时，连接所述第二比较器正端与负端的128C/64C/32C/16C电容底极板电平由VCM朝着第一级逐次逼近模拟数字转化器的最高位量化结果决定的切换方向进行切换；当第二位/第三位/第四位/第五位量化结果为1，连接第二级比较器两端的128C/64C/32C/16C电容就保持连接VCM；
第二DAC电容阵列的8C电容的控制过程为：
第一级逐次逼近模拟数字转化器最高位量化结果为1时，第二比较器正端的8C电容底极板由VCM切换到0，第二比较器负端的8C电容底极板由VCM切换到VREF；第一级逐次逼近模拟数字转化器最高位量化结果为0时，所述第二比较器正端的8C电容底极板由VCM切换到VREF，第二级连接比较器负端的8C电容底极板由VCM切换到0。
5.如权利要求3所述的应用于流水线—逐次逼近模拟数字转换器的新型两级结构，其特征在于，所述第一电容底极板电平切换控制器控制所述第一DAC电容阵列的5位电容底极板的切换过程如下：
所述第一级逐次逼近模拟数字转换器的最高位/第二位/第三位的量化结果为1时，连接第一比较器正端的4C/2C/次低位C底极板由VCM切换到0，连接第一比较器负端的4C/2C/次低位C底极板由VCM切换到VREF；所述第一级逐次逼近模拟数字转换器的最高位/第二位/第三位的量化结果为0时，连接第一比较器正端的4C/2C/次低位C电容底极板由VCM切换到VREF，连接第一比较器负端的4C/2C/次低位C电容底极板由VCM切换到0；
第一DAC电容阵列的最低位电容C的切换过程具体如下：第一级逐次逼近模拟数字转换器的第四位量化结果为1时，连接第一比较器正端的最低位C电容底极板由VCM切换到0，连接第一比较器负端的最低位C电容底极板保持连接VCM不变；第一级逐次逼近模拟数字转换器的第四位量化结果为0时，连接第一比较器正端的最低位C电容底极板保持连接VCM不变，连接第一比较器负端的最低位C电容底极板保持由VCM切换到0。
6.如权利要求3所述的应用于流水线—逐次逼近模拟数字转换器的新型两级结构，其特征在于，
所述第三电容底极板电平切换控制器控制所述第二DAC电容阵列的低6位电容底极板的切换过程如下：
所述第二级逐次逼近模拟数字转换器的最高位/第二位/第三位/第四位的量化结果为1时，连接第二比较器正端的最高位4C/次高位4C/2C/次低位C底极板由VCM切换到0，连接第二比较器负端的最高位4C/次高位4C/2C/次低位C底极板由VCM切换到VREF；所述第二级逐次逼近模拟数字转换器的最高位/第二位/第三位/第四位的量化结果为0时，连接第二比较器正端的最高位4C/次高位4C/2C/次低位C电容底极板由VCM切换到VREF，连接第二比较器负端的最高位4C/次高位4C/2C/次低位C电容底极板由VCM切换到0；
第二级逐次逼近模拟数字转换器的第五位量化结果为1时，连接第二比较器正端的最低位C电容底极板由VCM切换到0，连接第二比较器负端的最低位C电容底极板保持连接VCM不变；第二级逐次逼近模拟数字转换器的第五位量化结果为0时，连接第二比较器正端的C电容底极板保持连接VCM不变，连接第二比较器负端的最低位C电容底极板保持由VCM切换到0。
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