CN107359876A - 适用于双端sar‑adc的dac电容阵列及对应开关切换方法 - Google Patents
适用于双端sar‑adc的dac电容阵列及对应开关切换方法 Download PDFInfo
- Publication number
- CN107359876A CN107359876A CN201710497938.2A CN201710497938A CN107359876A CN 107359876 A CN107359876 A CN 107359876A CN 201710497938 A CN201710497938 A CN 201710497938A CN 107359876 A CN107359876 A CN 107359876A
- Authority
- CN
- China
- Prior art keywords
- electric capacity
- terminal
- time
- order electric
- highest order
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 60
- 238000000034 method Methods 0.000 title claims abstract description 29
- 238000003491 array Methods 0.000 title claims abstract description 8
- 230000005611 electricity Effects 0.000 claims description 19
- 238000005070 sampling Methods 0.000 claims description 19
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 230000003252 repetitive effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 229910002056 binary alloy Inorganic materials 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000005194 fractionation Methods 0.000 description 1
- 238000010408 sweeping Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
- H03M1/1014—Calibration at one point of the transfer characteristic, i.e. by adjusting a single reference value, e.g. bias or gain error
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
本发明公开了一种适用于双端SAR‑ADC的DAC电容阵列及对应的开关切换方法，该电容阵列包括比较器和电容阵列，比较器的输入端P端和N端分别连接正输入Vip和负输入Vin，从正、负输入分别至P、N端依次设有第一最高位电容C1‑1、第二最高位电容C1‑2和非二进制电容阵列；所有电容的上极板均接到输入电平，第一最高位电容和第二最高位电容的下极板接GND，其余电容的下极板均接参考电平Vref。该电容阵列将最高位电容拆分为两部分，一部分作为新的最高位电容，一部分与原本的二进制电容阵列结合，形成非二进制电容阵列；对应的开关切换方法通过重复动作已经切换的电容，防止比较器的共模持续下降。
Description
技术领域
本发明涉及双端SAR-ADC的电容阵列及开关切换方法，特别是涉及一种适用于双端SAR-ADC的DAC电容阵列及对应开关切换方法。
背景技术
对于SAR-ADC，最高位电容的建立最为困难，如果电容阵列建立不完全比较器就开始比较会得到错误的比较结果，并且由于二进制转换路径唯一，如果高位得到错误的结果，后续低位的转换不能对错误的结果予以补救，影响ADC的精度。如果给电容足够多的建立时间，则会影响ADC的速度。
发明内容
发明目的：为解决上述技术问题的不足，提供一种适用于双端SAR-ADC的DAC电容阵列及对应开关切换方法。
技术方案：一种适用于双端SAR-ADC的DAC电容阵列，包括比较器、最高位电容C1及非二进制电容阵列；
所述最高位电容C1包括第一最高位电容C1-1和第二最高位电容C1-2，所述非二进制电容阵列包括次高位电容C2、第三位电容C3、第四位电容C4与低位电容阵列；所述非二进制电容阵列中每位电容大小为2i或多个2i之和，i为自然数；且，最高位电容C1大于次高位电容C2；所述第一最高位电容C1-1的大小权重与次高位电容C2的大小权重相等，第二最高位电容C1-2的大小权重与第三位电容C3的大小权重相等；
所述比较器包括正输入端P端和负输入端N端，P端通过采样开关连接至正输入Vip，N端通过采样开关连接至负输入Vin；
沿正输入Vip至P端和负输入Vin至N端，均依次设有第一最高位电容C1-1、第二最高位电容C1-2和非二进制电容阵列；其中，所有电容的上极板均连接至输入电平，第一最高位电容C1-1和第二最高位电容C1-2的下极板接GND，非二进制电容阵列的下极板均接参考电平Vref。
根据本发明的一个实施例，所述低位电容阵列包括第五位电容C5、第六位电容C6、第七位电容C7、第八位电容C8、第九位电容C9和第十位电容C10。
一种设计所述电容阵列的方法，原来的电容阵列包括原最高位电容X1和二进制电容阵列，所述二进制电容阵列包括原次高位电容X2、原第三位电容X3、原第四位电容X4以及原低位电容阵列，其新的电容阵列的设计方法包括以下步骤：
(1)将原最高位电容X1拆分成两部分，一部分为Y1，另一部分为Y2，其中Y1大于次高位电容X2，且大于2/3X1；
(2)将Y1设为新的最高位电容C1，其包括新的第一最高位电容C1-1和第二最高位电容C1-2，将Y2拆分成N份，其中N为原二进制电容阵列中电容的个数，第一份至第N份分别表示为Z1，…，ZN，且Zi等于2j或多个2j之和，其中i和j均为自然数；
(3)将Z1，…ZN分别与原二进制电容阵列的原第三位至第N+2位电容结合，形成的新的第三位至第N+2位电容分别为C3，…C(N+2)，原次高位电容X2位新的次高位电容C2，其与新的第三位至第N+2位电容一起形成非二进制电容阵列。
一种采用所述电容阵列的开关切换方法，包括以下步骤：
(1)进行采样和第一次比较；
(2)第二次比较和开关切换；
(3)第三次比较和开关切换；
(4)第i次比较和第i位电容切换，其中，i为大于3的正整数；
(5)将得到的数字码进行数字误差校准。
进一步的，所述步骤(1)包括：
(11)在采样相时，所有电容的上极板接输入，P端接正输入Vip，N端接负输入Vin；
(12)第一最高位电容C1-1和第二最高位电容C1-2的下极板接到GND，其余电容的下极板均接到参考电平Vref；
(13)采样相结束之后，直接断掉采样开关，进行第一次比较。
进一步的，所述步骤(2)包括：
(21)第一次比较后，若N端电压大于P端电压，此时将P端第一最高位电容C1-1和第二最高位电容C1-2的下极板电平由公共地GND切换到参考电压Vref，以提升P端的电压；之后进行第二次比较：
若第二次比较后N端电压大于P端电压，则将N端次高位电容C2的下极板由Vref切换到公共地GND；之后进行第三次比较；
反之，若第二次比较后N端电压小于P端电压，则将N端第一高位电容C1-1的下极板由公共地GND切换到Vref；之后进行第三次比较；
(22)第一次比较后，若N端电压小于P端电压，此时将N端第一最高位电容C1-1和第二最高位电容C1-2的下极板电平由公共地GND切换到参考电压Vref，以提升N端的电压；之后进行第二次比较：
若第二次比较后N端电压大于P端电压，则将P端第一最高位电容C1-1的下极板由公共地GND切换到Vref；之后进行第三次比较；
反之，若第二次比较后N端电压小于P端电压，则将P端次高位电容C2的下极板由Vref切换到公共地GND；之后进行第三次比较。
进一步的，所述步骤(3)包括：
(31)若第一次比较后N端电压大于P端电压，且第二次比较后N端电压大于P端电压，则第三次比较后：
若N端电压大于P端电压，则降低N端电压，将N端次高位电容C2的下极板由参考电平Vref切换到公共地GND；
反之，若N端电压小于P端电压，则降低P端电压，将P端第一最高位电容C1-1的下极板由参考电平Vref切换到公共地GND，而不对P端的次高位电容C2进行切换；之后进行后续比较；
(32)若第一次比较后N端电压大于P端电压，且第二次比较后N端电压小于P端电压，则第三次比较后：
若N端电压大于P端电压，则降低N端电压，将N端次高位电容C2的下极板由参考电平Vref切换到公共地GND；
反之，若N端电压小于P端电压，则降低P端电压，将P端第一最高位电容C1-1的下极板由参考电平Vref切换到公共地GND，而不对P端的次高位电容C2进行切换；之后进行后续比较；
(33)若第一次比较后N端电压小于P端电压，且第二次比较后N端电压大于P端电压，则第三次比较后：
若N端电压大于P端电压，则降低N端电压，将N端第一最高位电容C1-1的下极板由参考电平Vref切换到公共地GND；
反之，若N端电压小于P端电压，则降低P端电压，将P端次高位电容C2的下极板由参考电平Vref切换到公共地GND；之后进行后续比较；
(34)若第一次比较后N端电压小于P端电压，且第二次比较后N端电压小于P端电压，则第三次比较后：
若N端电压大于P端电压，则降低N端电压，将N端第二最高位电容C1-2的下极板由参考电平Vref切换到公共地GND；
反之，若N端电压小于P端电压，则降低P端电压，将P端第三位电容C3的下极板由参考电平Vref切换到公共地GND；之后进行后续比较。
进一步的，所述步骤(4)包括：第四位之后的切换方式与传统的单调切换方式相同，第i次比较之后，若N端电压高于P端电压，则将N端的第i位电容Ci的下极板由参考电压Vref切换到公共地GND，直到得到最后一位的数字输出码。
进一步的，所述步骤(5)包括：将得到的数字码进行数字误差校准，其中，将电容的分配方式看成二的幂指数形式相加，通过全加器进行加和即可得到最终的二进制数字码。
有益效果：与现有技术相比，本发明具有以下优点：首先，通过采用拆分最高位电容的形式实现非二进制冗余，一方面缓解最高位电容的建立问题，另一方面如果高位出现错误的比较结果，低位的转换过程中也可以补救。其次，对应的开关切换方式一方面防止同一开关来回动作造成的功率消耗，另一方面防止比较过程中共模电平持续降低对比较器的影响。最后，针对本发明提出的电容阵列的数字误差校准只需要全加器即可实现，不需要额外复杂的数字电路控制，节省功耗。
附图说明
图1是本发明的DAC结构图；
图2是本发明的DAC切换方法示意图；
图3是本发明电容拆分示意图；
图4是本发明数字处理算法示意图。
具体实施方式
下面结合附图与实施例对本发明作更进一步的说明。
如图1所示为本发明的DAC结构图，为一种适用上极板采样的双端十位SAR-ADC的DAC电容阵列，包括比较器，比较器的两个输入端P端和N端，P端通过采样开关接正输入Vip，N端通过采样开关接负输入Vin；从输入端开始依次设有第一最高位电容C1-1、第二最高位电容C1-2、次高位电容C2、第三位电容C3、第四位电容C4、第五位电容C5、第六位电容C6、第七位电容C7、第八位电容C8、第九位电容C9和第十位电容C10。其中，第一最高位电容C1-1的大小权重与次高位电容C2的大小权重相等，第二最高位电容C1-2的大小权重与第三位电容C3的大小权重相等。
采样时所有电容的上极板均接到输入端，第一最高位电容C1-1和第二最高位电容C1-2的下极板接GND，其余电容的下极板都接参考电平Vref。
图2为本发明的DAC高位切换方法示意图，具体步骤为：
步骤1：在采样相时，所有电容的上极板接输入电平，P端接正输入Vip，N端接负输入Vin。第一最高位电容C1-1和第二最高位电容C1-2的下极板接到GND，其余电容的下极板都接到参考电平Vref。采样相结束之后，直接断掉采样开关，进行第一次比较。
步骤2：如图2所示，开关切换方法为：
(a)第一次比较后，若N端电压大于P端电压，此时将P端第一最高位电容C1-1和第二最高位电容C1-2的下极板电平由公共地GND切换到参考电压Vref，以提升P端的电压；之后进行第二次比较：
若第二次比较后N端电压大于P端电压，则将N端次高位电容C2的下极板由Vref切换到公共地GND；之后进行第三次比较；
反之，若第二次比较后N端电压小于P端电压，则将N端第一高位电容C1-1的下极板由公共地GND切换到Vref；之后进行第三次比较；
(b)第一次比较后，若N端电压小于P端电压，此时将N端第一最高位电容C1-1和第二最高位电容C1-2的下极板电平由公共地GND切换到参考电压Vref，以提升N端的电压；之后进行第二次比较：
若第二次比较后N端电压大于P端电压，则将P端第一最高位电容C1-1的下极板由公共地GND切换到Vref；之后进行第三次比较；
反之，若第二次比较后N端电压小于P端电压，则将P端次高位电容C2的下极板由Vref切换到公共地GND；之后进行第三次比较；
步骤3包括：第三次比较后开关切换与第二次比较后开关切换类似，因此，由步骤2同理可得：
(a)若第一次比较后N端电压大于P端电压，且第二次比较后N端电压大于P端电压，则第三次比较后：
若N端电压大于P端电压，则降低N端电压，将N端次高位电容C2的下极板由参考电平Vref切换到公共地GND；
反之，若N端电压小于P端电压，则降低P端电压，将P端第一最高位电容C1-1的下极板由参考电平Vref切换到公共地GND，而不对P端的次高位电容C2进行切换；之后进行后续比较；
(b)若第一次比较后N端电压大于P端电压，且第二次比较后N端电压小于P端电压，则第三次比较后：
若N端电压大于P端电压，则降低N端电压，将N端次高位电容C2的下极板由参考电平Vref切换到公共地GND；
反之，若N端电压小于P端电压，则降低P端电压，将P端第一最高位电容C1-1的下极板由参考电平Vref切换到公共地GND，而不对P端的次高位电容C2进行切换；之后进行后续比较；
(c)若第一次比较后N端电压小于P端电压，且第二次比较后N端电压大于P端电压，则第三次比较后：
若N端电压大于P端电压，则降低N端电压，将N端第一最高位电容C1-1的下极板由参考电平Vref切换到公共地GND；
反之，若N端电压小于P端电压，则降低P端电压，将P端次高位电容C2的下极板由参考电平Vref切换到公共地GND；之后进行后续比较；
(d)若第一次比较后N端电压小于P端电压，且第二次比较后N端电压小于P端电压，则第三次比较后：
若N端电压大于P端电压，则降低N端电压，将N端第二最高位电容C1-2的下极板由参考电平Vref切换到公共地GND；
反之，若N端电压小于P端电压，则降低P端电压，将P端第三位电容C3的下极板由参考电平Vref切换到公共地GND；之后进行后续比较。
步骤4：第四位之后的切换方式与传统的单调切换方式相同，第i次比较之后，i>3,若N端电压高于P端电压，则将N端的第i位电容Ci的下极板由参考电压Vref切换到公共地GND，直到得到最后一位的数字输出码。
该路后续的比较过程及另一路比较过程与之前所述类似，因此这里未给出后续的比较示意图和详细的说明。
图3是本发明电容拆分示意图。原来的电容阵列包括原最高位电容X1和二进制电容阵列，所述二进制电容阵列包括原次高位电容X2、原第三位电容X3、原第四位电容X4以及原低位电容阵列，其新的电容阵列的设计方法包括以下步骤：
(1)将原最高位电容X1拆分成两部分，一部分为Y1，另一部分为Y2，其中Y1大于次高位电容X2，且大于2/3X1；
(2)将Y1设为新的最高位电容C1，其包括新的第一最高位电容C1-1和第二最高位电容C1-2，将Y2拆分成N份，其中N为原二进制电容阵列中电容的个数，第一份至第N份分别表示为Z1，…，ZN，且Zi等于2j或多个2j之和，其中i和j均为自然数；
(3)将Z1，…ZN分别与原二进制电容阵列的原第三位至第N+2位电容结合，形成的新的第三位至第N+2位电容分别为C3，…C(N+2)，原次高位电容X2位新的次高位电容C2，其与新的第三位至第N+2位电容一起形成非二进制电容阵列。
例如：十位SAR-ADC的原最高位电容的大小应该为256C，本实施例中取最高位电容C1的大小为208C，余下的48C电容拆分为七份，并分别与第三位电容C3、第四位电容C4、第五位电容C5、第六位电容C6、第七位电容C7、第八位电容C8和第九位电容C9结合，形成非二进制电容阵列。其中，第一最高位电容C1-1和第二最高位电容C1-2之和为208C，余下的48C电容按2i或2i+2i+1,i＝0,1...,n分配给第三位电容C3至第十位电容C10。
如图3所示，最上面一行为10比特SAR-ADC传统二进制电容阵列中电容的权重，第二行表示最高位电容分为208C和48C，之后的二进制保持不变。将48C拆分为16C、12C、8C、4C、4C、2C和C，分别与原本的二进制电容阵列的第三位电容至第十位电容相加，得到非二进制电容阵列，即最后一行的新权重：208C、128C、80C、44C、24C、12C、8C、4C、2C和C。非二进制电容阵列从第一最高位电容到最低位电容对应的原始数字输出分别为：B10、B9、B8、B7、B6、B5、B4、B3、B2、B1和B0。
图4是本发明的数字处理算法。如图4所示，原始的数字码是根据各个非二进制电容所表示的权重得到的，并不是真实的二进制输出码，利用全加器将上述原始数字输出进行加法处理，即可得到最终的二进制数字码，由高位到低位依次为：D9、D8、D7、D6、D5、D4、D3、D2、D1和D0。
其原理为：由于电容的拆分方式都可以看成二的幂指数形式相加，比如第三位电容C3的权重为80C，可拆分为64C+16C，即二的四次幂加上二的六次幂，原始数字输出为B8，对应到二进制权重上为第七位和第五位。通过全加器进行加和即可得到最终的二进制数字码。
Claims (9)
1.一种适用于双端SAR-ADC的DAC电容阵列，其特征在于：包括比较器、最高位电容C1及非二进制电容阵列；
所述最高位电容C1包括第一最高位电容C1-1和第二最高位电容C1-2，所述非二进制电容阵列包括次高位电容C2、第三位电容C3、第四位电容C4与低位电容阵列；所述非二进制电容阵列中每位电容大小为2i或多个2i之和，i为自然数；且，最高位电容C1大于次高位电容C2；所述第一最高位电容C1-1的大小权重与次高位电容C2的大小权重相等，第二最高位电容C1-2的大小权重与第三位电容C3的大小权重相等；
所述比较器包括正输入端P端和负输入端N端，P端通过采样开关连接至正输入Vip，N端通过采样开关连接至负输入Vin；
沿正输入Vip至P端和负输入Vin至N端，均依次设有第一最高位电容C1-1、第二最高位电容C1-2和非二进制电容阵列；其中，所有电容的上极板均连接至输入电平，第一最高位电容C1-1和第二最高位电容C1-2的下极板接GND，非二进制电容阵列的下极板均接参考电平Vref。
2.根据权利要求1所述的一种电容阵列，其特征在于：所述低位电容阵列包括第五位电容C5、第六位电容C6、第七位电容C7、第八位电容C8、第九位电容C9和第十位电容C10。
3.一种设计权利要求1或2所述电容阵列的方法，其特征在于，原来的电容阵列包括原最高位电容X1和二进制电容阵列，所述二进制电容阵列包括原次高位电容X2、原第三位电容X3、原第四位电容X4以及原低位电容阵列，其新的电容阵列的设计方法包括以下步骤：
(1)将原最高位电容X1拆分成两部分，一部分为Y1，另一部分为Y2，其中Y1大于次高位电容X2，且大于2/3X1；
(2)将Y1设为新的最高位电容C1，其包括新的第一最高位电容C1-1和第二最高位电容C1-2，将Y2拆分成N份，其中N为原二进制电容阵列中电容的个数，第一份至第N份分别表示为Z1，…，ZN，且Zi等于2j或多个2j之和，其中i和j均为自然数；
(3)将Z1，…，ZN分别与原二进制电容阵列的原第三位至第N+2位电容结合，形成的新的第三位至第N+2位电容分别为C3，…，C(N+2)，原次高位电容X2位新的次高位电容C2，其与新的第三位至第N+2位电容一起形成非二进制电容阵列。
4.一种采用权利要求1至2任一项所述的电容阵列的开关切换方法，其特征在于，包括以下步骤：
(1)进行采样和第一次比较；
(2)第二次比较和开关切换；
(3)第三次比较和开关切换；
(4)第i次比较和第i位电容切换，其中，i为大于3的正整数；
(5)将得到的数字码进行数字误差校准。
5.根据权利要求4所述的一种开关切换方法，其特征在于，所述步骤(1)包括：
(11)在采样相时，所有电容的上极板接输入，P端接正输入Vip，N端接负输入Vin；
(12)第一最高位电容C1-1和第二最高位电容C1-2的下极板接到GND，其余电容的下极板均接到参考电平Vref；
(13)采样相结束之后，直接断掉采样开关，进行第一次比较。
6.根据权利要求5所述的一种开关切换方法，其特征在于，所述步骤(2)包括：
(21)第一次比较后，若N端电压大于P端电压，此时将P端第一最高位电容C1-1和第二最高位电容C1-2的下极板电平由公共地GND切换到参考电压Vref，以提升P端的电压；之后进行第二次比较：
若第二次比较后N端电压大于P端电压，则将N端次高位电容C2的下极板由Vref切换到公共地GND；之后进行第三次比较；
反之，若第二次比较后N端电压小于P端电压，则将N端第一高位电容C1-1的下极板由公共地GND切换到Vref；之后进行第三次比较；
(22)第一次比较后，若N端电压小于P端电压，此时将N端第一最高位电容C1-1和第二最高位电容C1-2的下极板电平由公共地GND切换到参考电压Vref，以提升N端的电压；之后进行第二次比较：
若第二次比较后N端电压大于P端电压，则将P端第一最高位电容C1-1的下极板由公共地GND切换到Vref；之后进行第三次比较；
反之，若第二次比较后N端电压小于P端电压，则将P端次高位电容C2的下极板由Vref切换到公共地GND；之后进行第三次比较。
7.根据权利要求6所述的一种开关切换方法，其特征在于，所述步骤(3)包括：
(31)若第一次比较后N端电压大于P端电压，且第二次比较后N端电压大于P端电压，则第三次比较后：
若N端电压大于P端电压，则降低N端电压，将N端次高位电容C2的下极板由参考电平Vref切换到公共地GND；
反之，若N端电压小于P端电压，则降低P端电压，将P端第一最高位电容C1-1的下极板由参考电平Vref切换到公共地GND，而不对P端的次高位电容C2进行切换；之后进行后续比较；
(32)若第一次比较后N端电压大于P端电压，且第二次比较后N端电压小于P端电压，则第三次比较后：
若N端电压大于P端电压，则降低N端电压，将N端次高位电容C2的下极板由参考电平Vref切换到公共地GND；
反之，若N端电压小于P端电压，则降低P端电压，将P端第一最高位电容C1-1的下极板由参考电平Vref切换到公共地GND，而不对P端的次高位电容C2进行切换；之后进行后续比较；
(33)若第一次比较后N端电压小于P端电压，且第二次比较后N端电压大于P端电压，则第三次比较后：
若N端电压大于P端电压，则降低N端电压，将N端第一最高位电容C1-1的下极板由参考电平Vref切换到公共地GND；
反之，若N端电压小于P端电压，则降低P端电压，将P端次高位电容C2的下极板由参考电平Vref切换到公共地GND；之后进行后续比较；
(34)若第一次比较后N端电压小于P端电压，且第二次比较后N端电压小于P端电压，则第三次比较后：
若N端电压大于P端电压，则降低N端电压，将N端第二最高位电容C1-2的下极板由参考电平Vref切换到公共地GND；
反之，若N端电压小于P端电压，则降低P端电压，将P端第三位电容C3的下极板由参考电平Vref切换到公共地GND；之后进行后续比较。
8.根据权利要求7所述的一种开关切换方法，其特征在于，所述步骤(4)包括：第四位之后的切换方式与传统的单调切换方式相同，第i次比较之后，若N端电压高于P端电压，则将N端的第i位电容Ci的下极板由参考电压Vref切换到公共地GND，直到得到最后一位的数字输出码。
9.根据权利要求8所述的一种开关切换方法，其特征在于，所述步骤(5)包括：将得到的数字码进行数字误差校准，其中，将电容的分配方式看成二的幂指数形式相加，通过全加器进行加和即可得到最终的二进制数字码。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710497938.2A CN107359876B (zh) | 2017-06-27 | 2017-06-27 | 适用于双端sar-adc的dac电容阵列及对应开关切换方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710497938.2A CN107359876B (zh) | 2017-06-27 | 2017-06-27 | 适用于双端sar-adc的dac电容阵列及对应开关切换方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107359876A true CN107359876A (zh) | 2017-11-17 |
| CN107359876B CN107359876B (zh) | 2020-05-19 |
Family
ID=60273664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710497938.2A Expired - Fee Related CN107359876B (zh) | 2017-06-27 | 2017-06-27 | 适用于双端sar-adc的dac电容阵列及对应开关切换方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107359876B (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108718197A (zh) * | 2018-08-14 | 2018-10-30 | 江南大学 | 一种低功耗的sar adc电容阵列及其开关切换方法 |
| WO2020036005A1 (ja) * | 2018-08-16 | 2020-02-20 | ソニーセミコンダクタソリューションズ株式会社 | 撮像素子 |
| CN111431535A (zh) * | 2020-04-22 | 2020-07-17 | 电子科技大学 | 一种2b/cycle逐次逼近模数转换器及其量化方法 |
| TWI763524B (zh) * | 2021-06-04 | 2022-05-01 | 瑞昱半導體股份有限公司 | 類比數位轉換器之操作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040246160A1 (en) * | 2003-06-03 | 2004-12-09 | Leung Ka Y. | SAR analog-to-digital converter with two single ended inputs |
| US20070115159A1 (en) * | 2005-11-18 | 2007-05-24 | Fujitsu Limited | Analog-to-digital converter |
| CN104734716A (zh) * | 2013-12-24 | 2015-06-24 | 瑞昱半导体股份有限公司 | 连续逼近暂存式模拟数字转换器及其控制方法 |
| CN105071813A (zh) * | 2015-08-24 | 2015-11-18 | 合肥工业大学 | 应用于流水线—逐次逼近模拟数字转换器的新型两级结构 |
-
2017
- 2017-06-27 CN CN201710497938.2A patent/CN107359876B/zh not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040246160A1 (en) * | 2003-06-03 | 2004-12-09 | Leung Ka Y. | SAR analog-to-digital converter with two single ended inputs |
| US20070115159A1 (en) * | 2005-11-18 | 2007-05-24 | Fujitsu Limited | Analog-to-digital converter |
| CN104734716A (zh) * | 2013-12-24 | 2015-06-24 | 瑞昱半导体股份有限公司 | 连续逼近暂存式模拟数字转换器及其控制方法 |
| CN105071813A (zh) * | 2015-08-24 | 2015-11-18 | 合肥工业大学 | 应用于流水线—逐次逼近模拟数字转换器的新型两级结构 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108718197A (zh) * | 2018-08-14 | 2018-10-30 | 江南大学 | 一种低功耗的sar adc电容阵列及其开关切换方法 |
| CN108718197B (zh) * | 2018-08-14 | 2024-03-15 | 江南大学 | 一种低功耗的sar adc电容阵列及其开关切换方法 |
| WO2020036005A1 (ja) * | 2018-08-16 | 2020-02-20 | ソニーセミコンダクタソリューションズ株式会社 | 撮像素子 |
| JPWO2020036005A1 (ja) * | 2018-08-16 | 2021-09-30 | ソニーセミコンダクタソリューションズ株式会社 | 撮像素子 |
| US11363225B2 (en) | 2018-08-16 | 2022-06-14 | Sony Semiconductor Solutions Corporation | Image sensor |
| US11601610B2 (en) | 2018-08-16 | 2023-03-07 | Sony Semiconductor Solutions Corporation | Image sensor |
| JP7332604B2 (ja) | 2018-08-16 | 2023-08-23 | ソニーセミコンダクタソリューションズ株式会社 | 撮像素子 |
| CN111431535A (zh) * | 2020-04-22 | 2020-07-17 | 电子科技大学 | 一种2b/cycle逐次逼近模数转换器及其量化方法 |
| CN111431535B (zh) * | 2020-04-22 | 2023-05-12 | 电子科技大学 | 一种2b/cycle逐次逼近模数转换器及其量化方法 |
| TWI763524B (zh) * | 2021-06-04 | 2022-05-01 | 瑞昱半導體股份有限公司 | 類比數位轉換器之操作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107359876B (zh) | 2020-05-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107359876A (zh) | 适用于双端sar‑adc的dac电容阵列及对应开关切换方法 | |
| CN106374930B (zh) | 基于数字域自校正的逐次逼近模数转换器及模数转换方法 | |
| CN105811979B (zh) | 一种带校正的逐次逼近模数转换器及其校正方法 | |
| CN113839673B (zh) | 一种新型数字域自校准逐次逼近模数转换器 | |
| CN103580692B (zh) | 连续渐进式模拟数字转换器与模拟数字转换方法 | |
| WO2018076160A1 (zh) | Dac电容阵列及模数转换器、降低模数转换器功耗的方法 | |
| CN105959006B (zh) | 逐次逼近型模数转换器校准电路 | |
| CN107528594A (zh) | 电荷式流水线逐次逼近型模数转换器及其控制方法 | |
| CN107996019A (zh) | 一种dac电容阵列、sar型模数转换器及降低功耗的方法 | |
| CN104967451A (zh) | 逐次逼近型模数转换器 | |
| CN106067817A (zh) | 基于可控非对称动态比较器的1.5比特冗余加速逐次逼近型模数转换器 | |
| CN104467846B (zh) | 一种自适应电荷再分布模数转换器、转换方法及校准方法 | |
| CN105071813B (zh) | 应用于流水线—逐次逼近模拟数字转换器的两级结构 | |
| CN105811986A (zh) | 一种高速转换的逐次逼近adc电路 | |
| CN107453758A (zh) | 模数转换器 | |
| CN111585577A (zh) | 一种用于逐次逼近型模数转换器的电容阵列开关方法 | |
| CN110190854A (zh) | 一种面向两步式sar adc共用一组参考电压的实现电路及方法 | |
| CN106603077A (zh) | 一种逐次逼近全差分模数转换器及其工作流程 | |
| CN106972860A (zh) | 一种逐次逼近型模数转换器及其开关方法 | |
| TWI698091B (zh) | 連續逼近式類比數位轉換器及其操作方法 | |
| TW202046646A (zh) | 連續逼近式類比數位轉換器及其操作方法 | |
| CN113904686A (zh) | 一种用于低功耗sar adc中的控制电路 | |
| CN108631784A (zh) | 一种用于逐次逼近模数转换器的片上电容组置换方法 | |
| CN107835023A (zh) | 一种逐次逼近型数模转换器 | |
| CN111934687A (zh) | 一种高能效模数转换器及其控制方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20200519 |