CN104283562A - 逐次逼近型模数转换装置 - Google Patents

Abstract

本发明公开了一种逐次逼近型模数转换装置，包括：采样保持电路、比较器、移位寄存器、数模转换器、时钟产生电路以及参考电压产生电路。采用独立采样保持电路可以获得最小的采样误差，而数模转换器由最高有效位电荷按比例缩放数模转换器、最低有效位电压按比例缩放数模转换器以及放大器等构成一个闭环的开关电容放大器，这种结构既可以消除电荷注入和时钟馈通的影响，也能减少放大器的负载电容进而达到降低功耗之目的。并且在电荷按比例缩放数模转换器和放大器的负极之间增加了桥接开关进行隔离，其可以消除因电荷平均而导致的额外的充电电流。

Description

逐次逼近型模数转换装置

技术领域

本发明涉及通信领域，特别是涉及一种具有高线性度的逐次逼近型模数转换装置。

背景技术

模数转换器(analog-to-digital converter，ADC)是系统构成中的重要模块。与流水级、Sigma-Delta等类型的模数转换器相比较，逐次逼近型模数转换器(successiveapproximation register analog-digital converter，SAR ADC)具有功耗低、尺寸小等优点，尤其因制造工艺与现代数字CMOS工艺的兼容性好，易于在较低的工艺成本下实现，因此，SAR ADC获得了广泛的范围，例如便携式设备、工业控制和数据信号采集器等。

非线性特性是ADC的重要指标，它包含积分非线性(integral nonlinearity,INL)和微分非线性(differential nonlinearity,DNL)两个部分。所述ADC的非线性分为静态非线性和动态非线性。静态非线性一般是由模拟器件的匹配误差造成的，这类非线性通常和信号幅度及频率无关。动态非线性一般是由开关的电荷注入和寄生因素造成的，这类非线性和信号幅度及频率有关。通常，为了降低ADC的面积和功耗，在电路设计中将采样电路和数模转换器（digital-to-analog converter，DAC）合并在一起，甚至放弃使用放大器驱动以减少功耗。这类结构会引入较严重的电荷注入误差和时钟馈通效应，这两种误差会明显增加ADC的动态非线性。

发明内容

本发明要解决的技术问题是提供一种在仅增加少量装置面积和功耗的前提下，SARADC的动态非线性得到明显改善的逐次逼近型模数转换装置。

为解决上述问题，本发明的逐次逼近型模数转换装置，包括：采样保持电路110，其输入端连接模拟输入信号用于对模拟输入信号进行采样，得到采样电压输出至比较器120正输入端；

比较器120，其负端接数模转换器140输出，其比较采样保持电路110输出的采样电压和数模转换器140输出的比较电压，将比较结果输出至移位寄存器130；

移位寄存器130，其顺序读入并保存比较器120的比较结果，并将保存的比较结果反馈至数模转换器140；

数模转换器140，其接受移位寄存器130反馈的比较结果，根据比较结果将参考电压产生电路160的参考电压差转换成不同等级的比较电压，并将所述比较电压输出到比较器120的负输入端；

时钟产生电路150，其接受采样时钟信号并产生时序控制信号输出至采样保持电路110、数模转换器140和比较器120，控制前述三个模块的转换动作；

参考电压产生电路160，其产生第一参考电压VREFH和第二参考电压VREFL并输出至数模转换器140；

其中，所述数模转换器140包括最高有效位电荷按比例缩放数模转换器1403和最低有效位电压按比例缩放数模转换器1402，其接受参考电压产生电路160产生的第一参考电压VREFH和第二参考电压VREFL，并受逻辑控制电路1404控制；

最低有效位电压按比例缩放数模转换器1402的输出端连接到最高有效位电荷按比例缩放数模转换器1403最低有效位输入端；

最高有效位电荷按比例缩放数模转换器1403的输出端通过复位开关SWR连接至第二参考电压VREFL，通过桥接开关SWB连接放大器1401负输入端；

闭环反馈电容CF和闭环反馈开关SWF并联在放大器1401的负输入端和输出端之间；

放大器1401正输入端连接至第二参考电压VREFL；

逻辑控制电路1404接受位移寄存器130的反馈结果进行逻辑控制。

其中，采样保持电路110包括：开关电容采样电路和采样放大器1101，开关电容采样电路的输出接采样放大器1101的正输入端；

采样放大器1101的负输入端连接于采样放大器1101的输出端，采样放大器1101的输出端连接于比较器120的正输入端；

所述开关电容采样电路包括：采样开关SWS和存储电容CS，采样开关SWS一端接模拟输入信号，另一端接采样放大器1101正输入端；存储电容CS一端接于采样放大器1101正输入端，另一端接地。

其中，比较器120包含前置放大器和锁存器，所述前置放大器的正输入端连接于采样保持电路的输出端，其负输入端连接于数模转换器140的输出端，其输出端连接所述锁存器输入端，所述锁存器输出端接位移寄存器130。

其中，数模转换器140中的最高有效位电荷按比例缩放数模转换器1403由二进制权重排列的电容阵列和开关组成；

数模转换器140的最低有效位电压按比例缩放数模转换器1402由串联电阻和开关组成，并且除首尾两个电阻以外的其它电阻阻值相等，首尾两电阻是其它电阻阻值的一半。

其中，闭环反馈电容CF的电容值等于最高有效位电荷按比例缩放数模转换器1403电容阵列的电容值总和。

本发明的逐次逼近型模数转换装置采用独立采样保持电路，模拟输入信号仅经过一个采样开关，采样输出电压可获得最小的电荷注入和时钟馈通误差。此外，数模转换器形成一个闭环的开关电容放大器结构，其优点是可以消除电荷注入和时钟馈通的影响。这两条措施有效地改善了ADC的非线性特性。

并且，数模转换器采用最高有效位按电荷比例缩放数模转换器和最低有效位按电压比例缩放数模转换器相结合的结构，其减少了放大器的负载电容，放大器的工作电流也会相应的减少。同时在电荷比例缩放数模转换器和放大器负极之间增加了桥接电容进行隔离，其可以消除因电荷平均而导致的额外的充电电流，能消除电荷注入和时钟馈通的影响，也能减少放大器的负载电容进而达到降低功耗的目的。

附图说明

图1为本发明一实施例的结构示意图；

图2为本发明数模转换器一实施例的结构示意图；

图3为本发明采样保持电路一实施例的结构示意图；

图4为本发明最高有效位电荷按比例缩放数模转换器一实施例的结构示意图，其显示以10位数模转换器为例最高有效位电荷按比例缩放数模转换器的具体结构。

图5为本发明最低有效位电压按比例缩放数模转换器一实施例的结构示意图，其显示以10位数模转换器为例最高有效位电荷按比例缩放数模转换器的具体结构。

图6为本发明的系统逻辑控制与时序图；

附图标记

采样保持电路110

采样放大器1101

比较器120

移位寄存器130

数模转换器140

数模转换器140；

时钟产生电路150

参考电压产生电路160

第一参考电压VREFH

第二参考电压VREFL

桥接开关连接放大器1401

最低有效位电压按比例缩放数模转换器1402

最高有效位电荷按比例缩放数模转换器1403

逻辑控制电路1404

模拟输入信号analog in

反馈端口DFB<9:0>

模数转换器转换开始信号CONV

模数转换器转换结束信号EOCB

系统时钟CLOCK

数模转换器输出端DACOUT

最低有效位电压按比例缩放数模转换器输出端VRO

最高有效位电荷按比例缩放数模转换器输出端VCO

采样放大器输出端SHOUT

数字输出Digital output

闭环反馈电容CF

存储电容CS

电容32C、16C、8C、4C、2C、C

开关S0、S4-S9、SW15-SW0

电阻R、R/2

最低有效位电压VLSB

采样开关SWS

复位开关SWR

闭环反馈开关SWF

桥接开关SWB

具体实施方式

下面将结合附图对本发明的实施例作详细描述。

如图1所示，本发明一实施例，包括：采样保持电路110，其输入端连接模拟输入信号用于对模拟输入信号进行采样，得到采样电压输出至比较器120正输入端；

比较器120，其负端接数模转换器140输出，其比较采样保持电路110输出的采样电压和数模转换器140输出的比较电压，将比较结果输出至移位寄存器130；

移位寄存器130，其顺序读入并保存比较器120的比较结果，并将保存的比较结果反馈至数模转换器140；

数模转换器140，其接受移位寄存器130反馈的比较结果，根据比较结果将参考电压产生电路160的参考电压差转换成不同等级的比较电压，并将所述比较电压输出到比较器120的负输入端；

时钟产生电路150，其接受采样时钟信号并产生时序控制信号输出至采样保持电路110、数模转换器140和比较器120，控制前述三个模块的转换动作；

参考电压产生电路，其产生第一参考电压VREFH和第二参考电压VREFL并输出至数模转换器；

如图2所示，数模转换器140包括最高有效位电荷按比例缩放数模转换器1403和最低有效位电压按比例缩放数模转换器1402，其接受参考电压产生电路160产生的第一参考电压VREFH和第二参考电压VREFL，并受逻辑控制电路1404控制；

最低有效位电压按比例缩放数模转换器1402的输出端连接到最高有效位电荷按比例缩放数模转换器1403最低有效位输入端；

最高有效位电荷按比例缩放数模转换器1403的输出端通过复位开关SWR连连接至第二参考电压VREFL，通过桥接开关SWB连接放大器1401负输入端；

闭环反馈电容CF和闭环反馈开关SWF并联在放大器1401的负输入端和输出端之间；

放大器1401正输入端连接至第二参考电压VREFL；

逻辑控制电路1404接受位移寄存器130的反馈结果进行逻辑控制；

本发明工作时，采样保持电路110输入端连接模拟输入信号，在时钟产生电路150的控制下，将模拟输入信号保存并输出到比较器120的正输入端。比较器120比较采样保持电路110输出的采样电压和数模转换器140输出的比较电压，并将比较结果输出到移位寄存器130。移位寄存器130接受并保存比较器120输出的比较结果，在转换结束时会一次性输出所有的比较结果，同时它还将内部保存的比较结果以恰当的方式反馈给数模转换器140。数模转换器140接受移位寄存器130反馈的比较结果，并根据比较结果将参考电压产生电路160的参考电压VREFH和VREFL的差转换成不同等级的比较电压，比较电压输出到比较器120的负输入端。参考电压产生电路160产生第一参考电压VREFH和第二参考电压VREFL，并将参考电压输出至数模转换器140。时钟产生电路150产生时钟信号输出到各模块，控制各模块的转换动作。

数模转换器140采用了最高有效位（MSB）电荷按比例缩放DAC1403和最低有效位（LSB）电压按比例缩放结构DAC1402的结构。MSB由电容组成，所以MSB的精度较高，LSB由电阻组成，可以保证LSB的单调性。这种结构的优点是不但可以获得良好的非线性性能，还可以大大减少电容阵列的总电容值。电容值减少了，功耗也会降低。

为了进一步降低数模转换器140的工作电流，在电荷按比例缩放DAC1403的输出端和放大器1401的负极之间增加了桥接开关SWB。因为在数模转换器140的工作过程中，电荷按比例缩放DAC1403的输出端电压始终等于VREFL，而放大器1401的输出端电压是一个变化的量。如果没有桥接开关SWB，在数模转换器140工作的第一阶段，电荷按比例缩放DAC1403的输出端和放大器1401的输出端之间会有一个电荷平均的过程，在电荷平均完成后，电荷按比例缩放DAC1403的输出端电压需要再次充电到VREFL。这些动作会增加转换时间和放大器1401的工作电流。而桥接开关SWB可以隔离电容阵列和放大器1401，消除了电荷平均和再充电这两个过程，从而减少了转换时间和工作电流。

数模转换器140的工作过程分为两个阶段。

第一阶段，数模转换器140从反馈端口DFB<9:0>读入移位寄存器130的反馈结果，反馈结果决定电荷按比例缩放DAC1403中的电容阵列的保存电压的大小和电压按比例缩放DAC1402的输出电压的大小。在这个阶段，桥接开关SWB处于断开状态以隔离电荷按比例缩放DAC1403和放大器1401，复位开关SWR处于连通状态以使得电荷按比例缩放DAC1403的输出连接到参考电位VREFL，闭环反馈开关SWF处于连通状态以使放大器1401为单位增益结构。这三个开关的连接状态可以让数模转换器140消除上一次的转换记忆。

第二阶段，在逻辑控制电路1404的作用下，数模转换器140将电荷按比例缩放DAC1403中保存的电压信号输出到端口DACOUT。在这个阶段，桥接开关SWB处于连接状态以连通电荷按比例缩放DAC1403的输出端和放大器1401的负输入端，复位开关SWR和闭环反馈开关SWF都处于断开状态，这样数模转换器140形成一个完整的闭环增益放大器，它将保存在电荷按比例缩放ADC1403的电容阵列上的电压信号进行放大并输出。

如图3所示，本发明采样保持电路一实施例，包括：开关电容采样电路和采样放大器1101，开关电容采样电路的输出接采样放大器1101的正输入端；

采样放大器1101的负输入端连接于采样放大器1101的输出端，采样放大器1101的输出端连接于比较器120的正输入端；

所述开关电容采样电路包括：采样开关SWS和存储电容CS，采样开关SWS一端接模拟输入信号，另一端接采样放大器1101正输入端；存储电容CS一端接于采样放大器1101正输入端，另一端接地。在保证速度和精度的前提下，采样开关SWS会被设计成最小的尺寸。如图6所示的系统时序图，采样保持电路110在CONV为高电平的两个周期内，采样开关SWS导通，模拟输入信号会保存在电容CS上，而当CONV变为低电平后，闭环采样放大器1101会输出电容CS上保存的电压信号。根据速度和功耗的需要，可以调整采样和保持的时间长度。

如图4、图5所示，以10位数模转换器为例，说明了最高有效位电荷按比例缩放数模转换器1403和最低有效位电压按比例缩放数模转换器1402的结构。其中，电荷按比例缩放DAC1403中每位的电容器的电容值大小按照二进制权重分布，分别由相应数量的单位电容器构成，

即分别由1、1、2、4、8、16、32个单位电容器构成。另外，数模转换器140中闭环反馈电容CF的电容值等于电容阵列的总电容值，也就是说CF由64个单位电容器构成。全部单位电容器完全一致。

电压按比例缩放DAC1402由串联电阻和开关组成，除首尾两个电阻以外的其它电阻阻值相等，首尾两电阻是其它电阻阻值的一半。这样理论上可以使SAR ADC的量化误差降低一半。

以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (5)

1.一种逐次逼近型模数转换装置，包括：

采样保持电路（110），其输入端连接模拟输入信号用于对模拟输入信号进行采样，得到采样电压输出至比较器（120）正输入端；

比较器（120），其负输入端接数模转换器（140）输出，用来比较采样保持电路（110）输出的采样电压和数模转换器（140）输出的比较电压，将比较结果输出至移位寄存器（130）；

移位寄存器（130），其顺序读入并保存比较器（120）的比较结果，并将保存的比较结果反馈至数模转换器（140）；

数模转换器（140），其接受移位寄存器（130）反馈的比较结果，根据比较结果将参考电压产生电路（160）的参考电压差转换成不同等级的比较电压，并将所述比较电压输出到比较器（120）的负输入端；

时钟产生电路（150），其接受采样时钟信号并产生时序控制信号输出至采样保持电路（110）、数模转换器（140）和比较器（120），控制前述三个模块的转换动作；

参考电压产生电路（160），其产生第一参考电压（VREFH）和第二参考电压（VREFL）并输出至数模转换器（140）；

其特征在于：所述数模转换器（140）包括最高有效位电荷按比例缩放数模转换器（1403）和最低有效位电压按比例缩放数模转换器（1402），其接受参考电压产生电路（160）产生的第一参考电压（VREFH）和第二参考电压（VREFL），并受逻辑控制电路（1404）控制；

最低有效位电压按比例缩放数模转换器（1402）输出端连接到最高有效位电荷按比例缩放数模转换器（1403）最低有效位输入端；

最高有效位电荷按比例缩放数模转换器（1403）输出端通过复位开关（SWR）连接到第二参考电压（VREFL），通过桥接开关（SWB）连接放大器（1401）负输入端；

闭环反馈电容（CF）和闭环反馈开关（SWF）并联在放大器（1401）的负输入端和输出端之间；

放大器（1401）正输入端连接至第二参考电压（VREFL）；

逻辑控制电路（1404）接受位移寄存器（130）的反馈结果进行逻辑控制。

2.根据权利要求1所述的逐次逼近型模数转换装置，其特征在于：

采样保持电路（110）包括：开关电容采样电路和采样放大器（1101），开关电容采样电路的输出接采样放大器（1101）的正输入端；

采样放大器（1101）的负输入端连接于采样放大器（1101）的输出端，采样放大器（1101）的输出端连接于比较器（120）的正输入端；

所述开关电容采样电路包括：采样开关（SWS）和存储电容（CS），采样开关（SWS）一端接模拟输入信号，另一端接采样放大器（1101）正输入端；存储电容（CS）一端接采样放大器（1101）正输入端，另一端接地。

3.根据权利要求1所述的逐次逼近型模数转换装置，其特征在于：

比较器（120）包含前置放大器和锁存器，所述前置放大器的正输入端连接于采样保持电路（110）的输出端，其负输入端连接于数模转换器（140）的输出端，其输出端连接所述锁存器输入端，所述锁存器输出端接位移寄存器（130）。

4.根据权利要求1所述的逐次逼近型模数转换装置，其特征在于：

数模转换器（140）中的最高有效位电荷按比例缩放数模转换器（1403）由二进制权重排列的电容阵列和开关组成；

数模转换器（140）的最低有效位电压按比例缩放数模转换器（1402）由串联电阻和开关组成，串联电阻除首尾两个电阻以外的其它电阻阻值相等，首尾两电阻是其它电阻阻值的一半。

5.根据权利要求4所述的逐次逼近型模数转换装置，其特征在于：

闭环反馈电容（CF）的电容值等于最高有效位电荷按比例缩放数模转换器（1403）电容阵列的电容值总和。