CN113708769A - 一种高精度逐次逼近型模数转换器 - Google Patents

Abstract

本发明提出一种高精度逐次逼近型模数转换器(SAR ADC)，包括概率值寄存器、采样保持电路、比较电路、逻辑控制电路以及数模转换电路；通过采样保持电路获得第一采样信号；数模转换电路的第二输出信号与所述第一采样信号作为比较电路的输入比较信号，比较电路基于输入比较信号输出第三比较信号；将第三比较信号存储至概率值寄存器后，概率值寄存器计算概率累加值；将概率累加值和第三比较信号作为逻辑控制电路的输入；逻辑控制电路连接数模转换电路，并基于所述概率累加值和所述第三比较信号调节所述数模转换电路的第二输出信号。本发明在提升了现有的SAR ADC的输出精度的同时保证了输出速度，并且结构简单，功耗较低。

Description

一种高精度逐次逼近型模数转换器

技术领域

本发明属于模数转换电路技术领域，尤其涉及一种高精度逐次逼近型模数转换器(SAR ADC)。

背景技术

自然界的信号绝大多数都是随时间连续变化的模拟信号，单纯的模拟电路可以很好的处理这些模拟信号，例如放大器和滤波器电路。但是现代高速处理器需要以数字电路形式对信号进行运算和储存。因为随着科技的进步，电子处理系统变得日益复杂，如果使用模拟电路完成当前人们对于信号处理的要求将会付出巨大代价，而数字电路可以在较低的成本下实现复杂的计算和大量的储存，并且拥有接近无限高的信噪比。所以当代信号处理系统中使用模数转换器(analog-to-digital converter,ADC)将外界模拟信号转换为数字信号传输给高速数字处理器，处理器输出数据由数模转换器(Digital to AnalogConvert，DAC)将数字码流还原为模拟信号输出到系统外部。

根据精度、速度和功耗不同方面的要求，实现ADC的结构多种多样，包括快闪型(flash)、逐次逼近型(successive approximation register,SAR)、流水线型(pipelined)和Σ-ΔADC。其中，逐次逼近型依靠搜索的方法，通过使用数模转换器产生信号与输入信号进行比较，重复过程输出结果。

中国发明专利CN108270420B提出一种比较器及逐次逼近式模拟数字转换器，所述比较器包括：顺序连接的前置运放电路及锁存器电路，所述前置运放电路包括依次连接并适于对待比较信号放大的第一、第二前及第三前置运放单元；所述第三前置运放单元包括：第一及第二PMOS管；所述锁存器电路包括：第一CMOS反相器及第二CMOS反相器，设置有以反向器首尾连接成的双稳态结构，适于对所述信号进行比较，并根据比较结果输出相应的数字信号；所述第一及第二PMOS管的栅极与所述第二前置运放单元的输出端耦接；所述第一NMOS管的栅极及第二NMOS管的栅极与所述第二前置运放单元的输出端及所述第三前置运放单元的输入端耦接。可以提高比较器的速度。

然而，发明人发现，由于SAR DAC每次只输出一位比较结果，精度越大，所需时间越长。如果要缩短时间或者提升精度，则需要增加电路面积，又会进一步提高功耗或者提升转换周期，导致精度、功耗和速度不能适当兼顾。

发明内容

为解决上述技术问题，本发明提出一种高精度逐次逼近型模数转换器(SAR ADC)。

本发明提出的高精度逐次逼近型模数转换器，包括采样保持电路、比较电路、逻辑控制电路以及数模转换电路。

作为不同于现有技术的突出性改进，在本发明的模数转换器结构上，还包括概率值寄存器，所述概率值寄存器包含2^D位状态寄存器，每位状态寄存器存储一个概率状态值，因此，所述概率值寄存器可存储2^D个概率状态值。

所述采样保持电路接收模拟输入信号，并对所述模拟输入信号进行采样获得第一采样信号；

所述比较电路通过概率值寄存器连接至所述逻辑控制电路；

所述比较电路连接所述数模转换电路；

所述数模转换电路的第二输出信号与所述第一采样信号作为所述比较电路的输入比较信号，所述比较电路基于所述输入比较信号输出第三比较信号；

将所述第三比较信号存储至所述概率值寄存器后，所述概率值寄存器计算概率累加值；

将所述概率累加值和所述第三比较信号作为所述逻辑控制电路的输入；

所述逻辑控制电路连接所述数模转换电路，并基于所述概率累加值和所述第三比较信号调节所述数模转换电路的所述第二输出信号。

具体的，每个第三比较信号对应一个状态寄存器的存储概率值；

将所述第三比较信号存储至所述概率值寄存器，具体包括：

判断当前第三比较信号与前一个第三比较信号是否相同，如果是，则将前一个第三比较信号对应的存储概率值倍乘1/2^d，作为当前第三比较信号对应的存储概率值，存储到所述概率值寄存器中，所述d小于D。

所述逻辑控制电路基于所述概率累加值和所述第三比较信号调节所述数模转换电路的所述第二输出信号，具体包括：

若所述概率累加值大于预设值，则将所述模数转换电路的输出电压倍增(K+1)/2^N，其中，N、K均为正整数，N>1，K<2^N。

本发明的技术方案，创造性的通过引入包含2^D位状态寄存器的概率值寄存器，跟随所述比较器的输出结果判断进行概率值存储，通过累加概率值辅助判断历史比较结果趋势以实时结果趋势，从而提前调节数模转换电路的输出信号，能够加快数字码的输出速度，缩短转换周期，并在不改变采样速率的情况下，提升模数转换精度，同时不增加已有的时钟周期，也不会在结构上增加电路面积。

本发明的进一步优点将结合说明书附图在具体实施例部分进一步详细体现。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是现有技术中常见的逐次逼近模数转换器工作原理示意图

图2是本发明一个实施例的一种高精度逐次逼近型模数转换器的主体结构示意图

图3是图1所述高精度逐次逼近型模数转换器的部分信号处理流程图

图4是图1所述高精度逐次逼近型模数转换器的概率值寄存器的存储状态示意图

图5是确定图1中所述概率值寄存器的概率累加值的流程示意图

图6是确定图1中所述概率值寄存器的控制参数的原理示意图

具体实施方式

下面，结合附图以及具体实施方式，对发明做出进一步的描述。

参照图1，是现有技术中常见的逐次逼近模数转换器工作原理示意图。

现有技术中，逐次逼近型(successive approximation register,SAR)ADC由采样保持、比较器、DAC和数字控制逻辑四部分组成，如图1所示。

整个工作过程如下，首先对模拟输入进行采样保持，接着开始对模拟输入的转换。转换伊始，将MSB设置为1，其余位为0。将这个数字码加到DAC，得到对应的模拟电压(Vref/2)。通过比较器，将DAC输出信号Vref/2与采样输入信号相比较。若DAC的输出信号比采样输入大，比较器输出置为0，并通过数字控制逻辑将MSB置位0，否则保持为1。通过此方式搜索所有位，完成N位数字码的确定，此时得到的N位数字量即是模拟输入的二进制代码。

其中，通过使用数模转换器(digital to analog converter,DAC)产生信号与输入信号进行比较，并根据比较结果更新DAC的输出向输入信号逼近，重复多次以上步骤后得出最终结果。采用二分查找法的SAR ADC比较N次后能得出结果。

在这个过程中，逐次逼近型ADC的一次转换用时N+2个时钟周期，其中采样和保持分别占1个时钟周期，比较占N个时钟周期。

可见，SAR ADC运用时序控制电路控制DAC的输出，使得其输出按照折半查找法与输入信号比较，产生二进制数字信号。其结构简单、功耗较低，但是每次只输出一位比较结果，如果需要精度越大，所需时间越长；如果要减少时间，则需要增加电路面积，导致电路结构较为复杂，对于时序控制电路的要求较高。

为此，本发明人经过认真研究上述流程中，提出本申请的技术方案如下：

参见图2，是本发明一个实施例的一种高精度逐次逼近型模数转换器的主体结构示意图。

在图2中，该高精度逐次逼近型模数转换器，包括采样保持电路、比较电路、逻辑控制电路以及数模转换电路。

所述采样保持电路接收模拟输入信号，并对所述模拟输入信号进行采样获得第一采样信号。

所述逻辑控制电路输出D位数字码，作为所述高精度逐次逼近型模数转换器的输出信号，D正整数。

作为不同于现有技术的显著性区别，在图2中，所述高精度逐次逼近型模数转换器还包括概率值寄存器；

所述比较电路通过概率值寄存器连接至所述逻辑控制电路；

所述比较电路连接所述数模转换电路；

所述数模转换电路的第二输出信号与所述第一采样信号作为所述比较电路的输入比较信号，所述比较电路基于所述输入比较信号输出第三比较信号；

将所述第三比较信号存储至所述概率值寄存器后，所述概率值寄存器计算概率累加值；

将所述概率累加值和所述第三比较信号作为所述逻辑控制电路的输入；

所述逻辑控制电路连接所述数模转换电路，并基于所述概率累加值和所述第三比较信号调节所述数模转换电路的所述第二输出信号。

具体的信号处理流程可以参见图3。图3是图1所述高精度逐次逼近型模数转换器的部分信号处理流程图。

在图3中，与图2对应的，首先获得模拟输入信号，基于模拟输入信号获得第一采样信号；

第二输出信号为所述数模转换电路的输出信号；

需要注意的是，在初始状态下，还不存在所述概率累加值时，但所述数模转换电路仍然可正常输出第二输出信号；在存在所述概率累加值之后，则可以调节所述数模转换电路的第二输出信号。

基于第二输出信号与所述第一采样信号输出第三比较信号；

将所述第三比较信号按照时序判断并进行存储得到概率值，从而计算得到概率累加值；

据此，可基于所述概率累加值和所述第三比较信号调节所述数模转换电路的所述第二输出信号。

所述数模转换电路的所述第二输出信号可以是输出电压；

所述逻辑控制电路调节所述数模转换电路的所述第二输出信号，包括：

将所述模数转换电路的输出电压增加K/2^N，其中，N、K均为正整数，N>1，K<2^N。

作为进一步的优选，所述逻辑控制电路基于所述概率累加值和所述第三比较信号调节所述数模转换电路的所述第二输出信号，具体包括：

若所述概率累加值大于预设值，则将所述模数转换电路的输出电压倍增(K+1)/2^N，其中，N、K均为正整数，N>1，K<2^N。

图4是图1所述高精度逐次逼近型模数转换器的概率值寄存器的存储状态示意图。

在该实施例中，所述概率值寄存器包含2^D位状态寄存器；每位状态寄存器存储一个概率状态值，因此，所述概率值寄存器可存储2^D个概率状态值。

以图4为例，所述概率值寄存器包含2³位状态寄存器，可以存储8个概率状态值。

在初始状态下，所有8为状态寄存器的状态值均为空(NULL)。

然后，可以基于每个第三比较信号确定对应一个状态寄存器的存储概率值，存储或者更新至对应位的状态寄存器。

具体而言，判断当前第三比较信号与前一个第三比较信号是否相同，如果是，则将前一个第三比较信号对应的存储概率值倍乘1/2^d，作为当前第三比较信号对应的存储概率值，存储到所述概率值寄存器中，所述d为小于D的正整数。

以d＝1为例，可以参见图4的中间存储状态，其中，第1位(初始位)状态寄存器的状态值为1/2，第二位为1/2²，第三位为1/2³，第四位依然为NULL，第5为重新为1/2³(新的初始位)。

在图4中间中，产生新的初始位的值延续前一个序列的最后一个值。

而在图4下图中，暂时未产生新的初始位，而是一直延续概率值更新状态。

作为进一步的优选，在图4中，若不存在前一个第三比较信号对应的存储概率值，则根据当前第三比较信号的值，确定所述当前第三比较信号对应的存储概率值。

此种情况下，主要是如何确定初始位的值，即如何针对第一个比较信号确定概率值。在图4的示例中，第一初始位的概率状态值为1/2。

优选的，由于第三比较信号为比较器输出，比较器输出常见的值为0或1(对应小于或者大于)。可以理解的，当第三比较信号为1时，设定当前第三比较信号对应的存储概率值为1/2。

当然，本领域技术人员可以设定其他概率值(小于1即可)，因为本发明的技术效果取决于最后的概率累加值或/和其比较值，不同的设定概率值，可以对应不同的前述“概率累加值大于预设值”中的预设值的确定，本发明对此不作具体限定。图4的数值仅仅作为举例。

在上述实施例中，如果当次的第三比较信号并不满足上述条件，则无法获得对应的存储概率值，进而需要跳过当前位的状态寄存器，即当前位的状态寄存器的状态依然为空(NULL)。

接下来，具体介绍如何获得概率累加值。

在图5中，所述概率值寄存器包含2^D位状态寄存器；

将所述第三比较信号存储至所述概率值寄存器后，所述概率值寄存器计算概率累加值，具体包括：

所述概率值寄存器判断2^D位状态寄存器中是否存在状态为空的状态寄存器；

(1)如果不存在，则所述概率值寄存器将所有状态寄存器存贮的存储概率值求和，得到所述概率累加值；

(2)如果存在，则继续判断是否存在连续第一预定数量的状态非空的状态寄存器；

如果存在，则所述概率值寄存器将所述连续第一预定数量的状态非空的状态寄存器存贮的存储概率值求和，得到所述概率累加值。

作为示例，分支(1)可以对应图4所述的下图的情况(假设后续第6-8位状态寄存器也存储概率值)；

分支(2)可以对应图4所述的中图的情况，其中存在连续3个状态非空的状态寄存器。

本发明的上述流程为不断执行的循环迭代过程，因此，进一步的优选实例中，在得到所述概率累加值之后，清空所述概率值寄存器的所有状态寄存器。

同时，为了进一步动态调节所述概率寄存器的存贮状态概率值，前述限定的将前一个第三比较信号对应的存储概率值倍乘1/2^d，作为当前第三比较信号对应的存储概率值，存储到所述概率值寄存器中，所述d为所述概率值寄存器中当前状态非空的状态寄存器的数量。

最后，本发明上述实施例使用的所述概率值寄存器包含2^D位状态寄存器中，该概率值寄存器的控制参数基于实时采样保持电路的参数来控制，控制参数至少包括前述参数D以及所述第一预定数量。

参见图6，可根据所述采样保持电路的采样频率确定所述高精度快速比较器的所述比较概率值寄存器的状态存储器的数量；并根据所述采样保持电路的保持阶段的持续时长和所述采样频率确定所述第一预定数量。

相对于现有技术，本发明的优点至少体现在：

(1)基本不增加电路面积，保持了原有的SAR ADC结构简单、功耗较低的优点(仅引入一个存储寄存器)；

(2)不需要改变采样时间，不需要改变时序控制电路，而是基于采样保持电路来确定所述存储寄存器的参数，适用性较强；

(3)不引入新的时钟周期，但是由于概率值累加的辅助介入，可以使得输出电压调节更为及时和准确，从而在同样的输出时间内，提升精度。

总之，创造性的通过引入包含2^D位状态寄存器的概率值寄存器，跟随所述比较器的输出结果判断进行概率值存储，通过累加概率值辅助判断历史比较结果趋势以实时结果趋势，从而提前调节数模转换电路的输出信号，能够加快数字码的输出速度并在不改变采样速率的情况下，提升模数转换精度，同时不增加已有的时钟周期，也不会在结构上增加电路面积。

需要指出的是，在本发明的各个实施例中给出的说明书附图描述仅仅是示意性的，不代表全部的具体的电路结构；

本发明未特别明确的部分模块结构，以现有技术记载的内容为准。本发明在前述背景技术部分提及的现有技术可作为本发明的一部分，用于理解部分技术特征或者参数的含义。本发明的保护范围以权利要求实际记载的内容为准。

尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

Claims (10)

1.一种高精度逐次逼近型模数转换器，包括采样保持电路、比较电路、逻辑控制电路以及数模转换电路，

其特征在于：

所述采样保持电路接收模拟输入信号，并对所述模拟输入信号进行采样获得第一采样信号；

所述高精度逐次逼近型模数转换器还包括概率值寄存器；

所述比较电路通过概率值寄存器连接至所述逻辑控制电路；

所述比较电路连接所述数模转换电路；

所述数模转换电路的第二输出信号与所述第一采样信号作为所述比较电路的输入比较信号，所述比较电路基于所述输入比较信号输出第三比较信号；

将所述第三比较信号存储至所述概率值寄存器后，所述概率值寄存器计算概率累加值；

将所述概率累加值和所述第三比较信号作为所述逻辑控制电路的输入；

所述逻辑控制电路连接所述数模转换电路，并基于所述概率累加值和所述第三比较信号调节所述数模转换电路的所述第二输出信号。

2.如权利要求1所述的一种高精度逐次逼近型模数转换器，其特征在于：

所述逻辑控制电路调节所述数模转换电路的所述第二输出信号，包括：

将所述模数转换电路的输出电压增加K/2^N，其中，N、K均为正整数，N>1，K<2^N。

3.如权利要求1所述的一种高精度逐次逼近型模数转换器，其特征在于：

所述逻辑控制电路输出D位数字码，作为所述高精度逐次逼近型模数转换器的输出信号，D正整数。

4.如权利要求1或3所述的一种高精度逐次逼近型模数转换器，其特征在于：

所述概率值寄存器包含2^D位状态寄存器；

每个第三比较信号对应一个状态寄存器的存储概率值；

将所述第三比较信号存储至所述概率值寄存器，具体包括：

判断当前第三比较信号与前一个第三比较信号是否相同，如果是，则将前一个第三比较信号对应的存储概率值倍乘1/2^d，作为当前第三比较信号对应的存储概率值，存储到所述概率值寄存器中，所述d为小于D的正整数。

5.如权利要求1或3所述的一种高精度逐次逼近型模数转换器，其特征在于：

将所述第三比较信号存储至所述概率值寄存器后，所述概率值寄存器计算概率累加值，具体包括：

所述概率值寄存器判断是否存在状态为空的状态寄存器，

如果不存在，则所述概率值寄存器将所有状态寄存器存贮的存储概率值求和，得到所述概率累加值。

6.如权利要求5所述的一种高精度逐次逼近型模数转换器，其特征在于：

在得到所述概率累加值之后，清空所述概率值寄存器的所有状态寄存器。

7.如权利要求4所述的一种高精度逐次逼近型模数转换器，其特征在于：

若不存在前一个第三比较信号对应的存储概率值，则根据当前第三比较信号的值，确定所述当前第三比较信号对应的存储概率值。

8.如权利要求4所述的一种高精度逐次逼近型模数转换器，其特征在于：

所述d为所述概率值寄存器中状态非空的状态寄存器的数量。

9.如权利要求1-3或6-8任一项所述的一种高精度逐次逼近型模数转换器，其特征在于：

所述逻辑控制电路基于所述概率累加值和所述第三比较信号调节所述数模转换电路的所述第二输出信号，具体包括：

若所述概率累加值大于预设值，则将所述模数转换电路的输出电压倍增(K+1)/2^N，其中，N、K均为正整数，N>1，K<2^N。

10.如权利要求1或3所述的一种高精度逐次逼近型模数转换器，其特征在于：

将所述第三比较信号存储至所述概率值寄存器后，所述概率值寄存器计算概率累加值，具体包括：

所述概率值寄存器判断是否存在状态为空的状态寄存器，

如果存在，则继续判断是否存在连续第一预定数量的状态非空的状态寄存器；

如果存在，则所述概率值寄存器将所述连续第一预定数量的状态非空的状态寄存器存贮的存储概率值求和，得到所述概率累加值。

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