CN100521548C - Sigma-delta模拟至数字转换器及其方法 - Google Patents

Abstract

sigma-delta模拟至数字转换器(10)具有DEM(14)，便于数据加权平均，以选择负反馈环数字至模拟转换器(15)的特定单位码元，DEM(14)实质上包括对传输延迟影响不大的传输门。因此，由反馈环提供的反馈信号是在ADC(10)本身的当前编码输出之后的仅仅一个时钟循环。因此，可以实现较高解析度的转换器。DEM(14)利用重复序列选择特定的单位码元。在一些实施例中，序列使用的方向以不同的方式反向，以减小谐波失真。

Description

SIGMA-DELTA模拟至数字转换器及其方法

技术领域

本发明总的来说涉及模拟数字转换，尤其是涉及sigma-delta模拟数字转换。

背景技术

模拟至数字(A/D)转换，包括sigma-delta A/D转换器，是现有技术中已知的。通常，A/D转换用于将给定的模拟电子信号(在给定范围的电压信号值上)变换为一系列相应的数字匹配量。这种转换通常不是100％的准确，并且在包括量化噪声和谐波失真的各种产品中错误会变大。这种错误的一个根源是元件(电流源、电阻等等)之间的可变性，这些元件包括嵌入在sigma-delta A/D的负反馈环中的数字至模拟(D/A)转换器。各种现有技术已经被建议试图至少在某些操作条件下将这种噪声最小化。

现有技术中也已存在动态码元匹配(DEM)。之前已经就基于Nyquist的A/D转换使用了DEM，以在嵌入的D/A中选择(随机或根据所谓的校准机制)特定的码元，从而试图补偿上述一些产品中产生(的错误)。通常，这种解决途径已经趋于当整个噪声基础提高时，减小谐波失真。对于一些系统，这些已经是可接受的，但是令人满意的系统还是有限的。

为了生产具有改进的解析度的A/D转换器，必须使用更多的比特、更快的时钟和/或更复杂的噪声整形策略。尽管获得一些有限的成功，在先使用的DEM(包括各种已知的独立分级平均和数字加权平均)在方便改进A/D转换器的解析度的情况下运行得不是很好。一个显著的缺陷是，当相对于在sigma-delta A/D转换器中提供相关电流负反馈信号的需要时，对于这种解决途径内部的传播延迟。越是早的反馈信号，最后的转换越会出现误差，并因此出现有缺陷的产品。通常，A/D转换器将随每一个后继的时钟信号输出下一个数字表示。现有的解决方案或者具有所需要的多个时钟循环来支持大量的比特和/或单位码元(在反馈环D/A转换器中)，从而保证反馈环信息比输入信息早，或者具有有限数量的比特(通常是3或4)和/或反馈环D/A转换器的单位码元(通常是8或16)，来保证反馈信号被及时地处理和表示。这些向上的限制阻碍了设计支持更多比特和单位码元的A/D转换器，从而获得高解析度。

存在这样不断的需求：用于方便能够利用更多的比特和单位码元的sigma-delta模拟至数字转换器的设计和制作的方式，因此获得更好的解析度(在给定的信号带宽上)和/或具有对等解析度时的更大的信号带宽。

附图说明

上述需求至少部分地通过提供下面的详细说明中描述的sigma-delta模拟至数字转换器来解决，尤其是结合下面的附图来考虑，其中：

图1包括配置为根据本发明实施例的sigma-delta模拟至数字转换器的模块图；

图2包括示意性说明负反馈环数字至模拟转换器不同单位码元的不同模拟输出的图；

图3包括详细表示配置为根据本发明实施例的动态码元匹配的不同实施例的模块图；

图4包括配置为根据本发明实施例的处理的流程图；

图5至7表示根据本发明实施例的单位码元的分配；

图8包括配置为根据本发明实施例的适合于可选解决途径的详细流程图；以及

图9包括配置为根据本发明实施例的适合于另一可选解决途径的详细流程图。

熟知本技术的人员将认识到，图中的元件仅为简明和清楚而表示，并不必要按照规格画。例如，图中一些元件的尺寸与其它元件相比，可能是相对夸大的，以帮助促进理解本发明的不同实施例。同时，通用但是好理解的、有用或者必须在商业上可行的实施例中的元件，通常不做描述，从而减小对本发明这些不同实施例概述的不便。

具体实施方式

一般来说，根据这些不同的实施例，sigma-delta模拟至数字转换器包括时钟、转换器输出端和负反馈环，转换器输出端响应时钟，从而在转换器输出端随每一个时钟脉冲提供最近确定的输出信息，负反馈环操作上耦合至转换器输出端，并且其包括操作上耦合至模拟至数字转换器的输入端的嵌入的数字至模拟转换器，该数字至模拟转换器提供反馈信号输出。sigma-delta模拟至数字转换器还包括操作上耦合至嵌入的数字至模拟转换器的动态码元匹配单元，其中动态码元匹配单元保证在反馈信号输出端的合成反馈信号与在最新近确定的输出信息之后仅仅一个时钟循环的输出信息对应。

在一个实施例中，嵌入的数字至模拟转换器包括多个单位码元，它们累积地形成合成反馈信号。通常，这些单位码元每一个都将一个相似但是不相同的数值提供给由其它单位码元间接提供的数值。

在一个实施例中，动态码元匹配单元选择用于任何给定的时间去共同表达给定的反馈信号的独立单位码元。一般来说，动态码元匹配单元分配至少一个特定的单位码元，作为转换器输出的函数，其中该转换器输出对应于到模拟至数字转换器的输入端的模拟输入，该模拟输入是当前被提交给模拟至数字转换器输入端的先前模拟输入。例如，该选择可以基于一个预先存储的重复连续模式。在一个实施例中，选择连续模式中的起始位置至少部分地作为最新近使用的单位码元的函数。按照顺序，最新近使用的单位码元是作为最新近确定的输出信息的函数。

在另一个实施例中，重复序列中使用的方向能够以各种方式更改。根据一个解决途径，使用的序列的方向逐次相反。反向触发器可以是不同的，以适合于该系统。根据一个解决途径，反向可能被延迟，直到序列在序列中预先确定的单位码元上结束。

根据这些不同的实施例，能够制造这样的sigma-delta模拟至数字转换器：其可以显著超过之前关于比特和/或单位码元的实际因素。例如，尽管现有技术中这种类型的转换器通常都限制为3或4比特的解析度，这些实施例将容易地支持6比特的解析度——4倍因子的改进。而且，当现有技术中这种类型的转换器通常被限制为7到15个单位码元时，这些实施例中的至少一些允许使用直到63个或更多单位码元，正如集成电路技术发展的速度。

下面参考附图，图1描述了sigma-delta模拟至数字转换器10，其支持根据这里所示的不同实施例的操作。在传统的方式中，转换器10包括输入端，用于接收模拟信号X。该输入信号具有从通过噪声整形滤波器12和模拟至数字转换器13的合成信号中被减去的反馈信号。后者提供数字表示Y，其随着从时钟接收的每一个时钟脉冲与它的输入相对应。负反馈环包括数字至模拟转换器15，将数字输出Y转换为相应的模拟信号，该模拟信号从上述输入的模拟信号X中减去。上述元件是sigma-delta模拟至数字转换器的通常组件，并且为简明和集中的原因，将不进行其中的附加描述。

图1也描述了转换器10的负反馈环中的动态码元匹配单元14(DEM)。DEM14用于选择数字至模拟转换器15的哪些单位码元用于表示给定转换的数字输入。在这些实施例中，DEM14利用至少一个预定的连续模式，用于如此分配单位码元。DEM14进行适当的单位码元的分配，既致力于将由于单位码元之间的不同使产品产生的错误最小化，并且在足够短的时间帧中保证在输入减法器11上提供的反馈信号是在当前的输出数值Y之后仅仅一个时钟循环。

图2表示被DEM14寻址的至少一部分问题。在所提供的例子中，给定的数字至模拟转换器具有4个单位码元。理想的情况下，每一个单位码元提供模拟输出信号，其实际上与另一个完全相同。在这样的条件下，如果模拟信号“3”是被期望的，并且如果每一个单位码元提供一个模拟输出的数值“1”，那么预期的模拟信号输出“3”将通过简单地组合任何3个单位码元而获得。但是不幸的是，单位码元通常实际上是不完全相同的。换句话说，如图所示，通过改变数量，一些码元(21和24)可以超过预期的数值，而一些码元(22和23)可能落到预期的数值以下。当根据这样的分类组合不同的三个码元为一组时，作为组合模拟输出“3”的多个不同的变化将是必然结果。例如，当使用这种单位码元时，将导致噪声和谐波失真的产品。但是，在这些实施例中的DEM14，用于以这样的方式使用单位码元，通常来最小化整个噪声基础和那里的谐波失真级别。

下面参考附图3，DEM14包括用于有效使用预定单位码元序列的机制。在本发明的第一实施例中，使用索引来存储指示开始码元的指针，该开始码元将用于表示被转换为模拟形式的当前码字。在进行更深程度的讨论该索引之前，它将首先帮助说明该实施例中期望的预定序列模式。

根据该说明的目的，数字至模拟转换器具有7个单位码元，这7个单位码元能够被连续排序为连续地索引循环阵列的有效数量。这样的阵列在图5、6和7中逻辑表示。在这些图中，单位码元不是每一个都包括循环的相等部分。换句话说，一些码元(例如7号单位码元)相对较小，而其它的(例如4号单位码元)相对较大。这些尺寸差异例证了上述的单位码元的输出中的变化。

在该实施例中，DEM14开始于1号单位码元(51)，并且，为了表示数值“3”，将使用三个连续单位码元51、52和53。如图6所示，然后DEM14将开始选择在轮换序列中具有下一个单位码元的下几个单位码元，在本例中，是4号单位码元(61)。因此，为了表示数值2，DEM14将选择两个单位码元61和62，开始于如刚刚指定的特定的单位码元。类似地，如图7所示，如果下一个要表示的数值为4，DEM14将选择6号单位码元(71)并且也使用下面在轮换序列中的三个单位码元72、73和74。

已经说到，DEM14使用一个索引存储开始单位码元的指针。尤其是，当前码字进入DEM作为二进制码和作为温度计(thermometer)码。以温度计编码的版本通过用多个传输门实现的桶形移位器34至38。通过存储在索引33中的数量，桶形移位器用于轮换温度计码比特。由于温度计码被轮换，通过在加法器32中对当前索引和当前码字的二进制数值求和，计算由编码器31提供的下一码字的开始索引。

桶形移位器由二进制编码索引值控制。桶形移位器由一系列移位器单元组成。第一移位器单元通过依赖单一位控制信号的值的一个位置或零，轮换温度计编码的输入。第二移位器单元通过依赖其各自控制信号的值的两个位置或零，轮换温度计编码的输入。第三移位器单元通过依赖其控制信号的值的四个位置或零，轮换温度计编码的输入。每一个移位器单元由索引值的二进制数字之一控制——索引的最低有效比特控制第一移位器单元，下一个最低有效比特控制第二移位器单元，等等。需要的移位器单元数目等于包含在索引中的数字的数目。

正常情况下，索引中包含的最大值是DAC中单位码元数目的二进制表示。但是，由于索引值总是正值增加的，加法器偶尔会溢出，并且产生进位值。为了适应溢出情况，在优选实施例中提供附加的索引比特以及相应的移位器单元，由索引进位比特控制。通过零单元移位和通过DAC中单元数目移位是等同的情况。类似地，通过一个单元的移位和通过单位码元加1的数目的移位也是等同的情况。因此，能够看出，无论何时由二进制算术产生进位比特，桶形移位器的适当响应是通过一个位置将温度计编码控制移位至DAC。

下面参考附图4，实际上，DEM14通过以下方式用于打乱40单位码元的使用：建立码元连续模式41(例如上述的连续重复模式)，然后使用最新近使用的单位码元的数目和之前的开始点识别和更新42新开始点。然后该新的开始点43用于分配单位码元的下个序列。

以这种方式，该实施例能够减小延迟的量，这通常是需要由现有技术的数据加权平均解决途径。在反馈路径中减小延迟，帮助维持delta-sigma反馈环的稳定性，并允许在DAC中提供更多比特。

上述解决途径致力于降低有影响的噪声基础。但是这种解决途径不是必然致力于将谐波失真最小化。依赖于音调的信号能够导致所述的处理，以周期性地选择同样的码元。当这种情况发生时，相关的音调将在数字至模拟转换器的输出端经常产生。为了致力于减小这样的失真，DEM14使用预定重复序列的方向可以逐次反向39(图3)。根据一个简单的解决途径，利用每一个索引的反复，DEM14可以将轮换方向反向。这样的解决途径可能适合于一些系统，但是对于减小音调问题不足以令人满意。现在说明两个替代的解决途径。

第一优选解决途径中，如图8所示，反向操作80设置81循环标记，来指定轮换的当前方向开始的位置，然后监视82反向命令(这种命令可用包括伪随机基础的多种方式提供)。当发生反向指示时，则处理确定83序列是否再次正好到达预先设置的循环标记。当序列最终获得一致时，在该点，该处理反向84轮换方向，并且处理重新开始。该处理在最小化谐波失真时相对简单并且相对有效。

在替代的次最佳解决途径中，无论反向标记何时产生，反向处理执行反向，但是该序列一旦被反向，将在对应于上一次该序列在该方向上前进的开始点开始。简而言之，DEM14现在跟踪两个开始点，一个用于每一个方向轮换，并相应地使用它们。图9表示获得这种解决途径的一种方式。而且，当在给定的方向A前进或轮换时，反向处理90连续更新91用于序列的开始点。当检测到92反向指令或信号时，处理反向93轮换的顺序，而使用当前开始点作为有影响的相关点。然后处理更新94该开始点，该开始点对应于在方向B上通过序列的前进。

当反向信号下一次被检测95时，处理反向96序列以在方向A上轮换，该轮换开始于与所述的在方向A上轮换时使用的上一个开始点对应的开始点。而且，在可选的反向方向上，使用最新近的方向B的开始点用于参考。直到新的反向信号被检测98，方向A的开始点再一次更新97，在该点处理反向99该序列的方向到方向B，并且从开始点重新开始，该开始点与上一次序列在方向B上前进的开始点相对应。然后直到反向指令再次被检测101，方向B的开始点如前所述更新100，并且该处理如所述的继续。

如此配置，并且以另一种方式看，能够看出到各自的数字模拟转换单位码元的控制线的分配在控制线已经到达它们各自的下一个状态之前完成。而且，能够看到这种控制线的分配仅仅依据于控制线前面的状态，而不依据控制线当前状态的信息。这些条件方便了在量化器到达其下一个状态之前(也不用量化器当前状态的信息)，温度计编码的量化器输出线以及数字至模拟转换器之间的连接的适当重排的完成。这些配置也有暂时的好处，因为算术单元在负反馈环外执行，该算术单元用于执行量化输出线分配至数字至模拟转换器单位码元的计算，从而算术单元向反馈环加上了不可感知的延迟。

在效果上，根据这些实施例，DEM利用数据加权平均的形式，而不再需要不合适地导致了通过反馈环的传播延迟的线上逻辑行为。换句话说，D/A转换器单位码元选择的传播延迟明显地依赖于传输门自己的传播延迟。由于后者通常临时有效，反馈路径延迟减小，因此允许在整个delta-sigma转换器中更多的比特。这样的比特用于扩展信号带宽、解析度，或者二者的组合。

熟知本技术的人员能认识到能够根据上述的实施例获得广泛不同的修改、变更和组合，而不脱离本发明的精神实质和范围，并且这些修改、变更和组合将在发明思想内呈现。尤其应当注意到，这些教导适用于单终端的数字至模拟转换器以及完全差分数字至模拟转换器，如在模拟至数字转换器的反馈环中使用。

Claims (5)

1.一种sigma-delta模拟至数字转换器，适于接收输入模拟信号，所述sigma-delta模拟至数字转换器具有：

时钟；

模拟至数字转换器，操作上耦合至所述时钟并且具有转换器输出端，其中所述模拟至数字转换器适于随每一个时钟脉冲在所述转换器输出端提供新近确定的数字输出值；以及

负反馈环，操作上耦合至所述转换器输出端，并且包括：

嵌入的数字至模拟转换器，包括多个单位码元并且提供模拟反馈信号输出，所述模拟反馈信号输出从所述输入模拟信号减去，以及；

动态码元匹配单元，其操作上耦合至所述嵌入的数字至模拟转换器和所述转换器输出端，其中所述动态码元匹配单元适于接收所述新近确定的数字输出值，并且保证所述模拟反馈信号输出在所述新近确定的数字输出值之后仅仅一个时钟循环，以及其中所述动态码元匹配单元通过确定标识所述多个单位码元的第一单位码元的开始点，选择所述第一单位码元以及取决于从所述转换器输出端接收的所述新近确定的数字输出值的多个附加码元，以及将所述开始点更新为可标识除所述第一单位码元之外的单位码元的新开始点，从而在所述嵌入的数字至模拟转换器中选择所述多个单位码元的至少一个单位码元。

2.根据权利要求1的sigma-delta模拟至数字转换器，其中，所述多个单位码元累积地形成所述模拟反馈信号输出。

3.根据权利要求2的sigma-delta模拟至数字转换器，其中，所述多个单位码元的每一个都选择地提供所述模拟反馈信号输出的一部分。

4.根据权利要求1的sigma-delta模拟至数字转换器，其中，所述动态码元匹配单元选择所述至少一个单位码元，从而至少部分地基于先前使用的单位码元形成所述模拟反馈信号。

5.一种将模拟信息转换为相应的数字信息的方法，包括：

在一个时钟循环内：

提供对应于输入模拟信号的数字输出值；

提供所述数字输出值作为数字反馈信号；

基于所述数字反馈信号，通过确定标识多个单位码元的第一单位码元的开始点，以及选择取决于所述数字反馈信号的多个附加单位码元，从而选择数字至模拟转换器的所述多个单位码元的至少一个单位码元，并且产生模拟反馈信号作为由所述第一单位码元和所述多个附加码元提供的信号的组合；

从所述输入模拟信号减去所述模拟反馈信号，以提供合成的模拟信号；以及

对所述合成的模拟信号执行模拟至数字转换。

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