CN112953472A - 一种数据位数转换电路 - Google Patents

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CN112953472A CN202110163733.7A CN202110163733A CN112953472A CN 112953472 A CN112953472 A CN 112953472A CN 202110163733 A CN202110163733 A CN 202110163733A CN 112953472 A CN112953472 A CN 112953472A
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Abstract

本申请涉及电路技术领域，公开了一种数据位数转换电路，应用于将第一位数的源信号转换为第二位数的目标信号，且第二位数为第一位数的非整数倍关系，电路包括移位寄存单元、分频单元和输出单元；移位寄存单元，用于基于源信号的参考时钟信号对源信号进行移位寄存，得到第三位数的移位寄存结果；其中第三位数大于第一位数；分频单元，用于对参考时钟信号进行分频处理得到信号选择时钟；输出单元，用于配合信号选择时钟对源信号以及移位寄存结果进行信号选择，筛选出第二位数的目标信号。进而实现转换准确、转换电路结构简单，并且数据位数之间的时序关系简单的数据转换电路。

Description

一种数据位数转换电路
技术领域
本申请涉及电路技术领域，尤其涉及一种数据位数转换电路。
背景技术
在数据处理及传输的过程中，由于数据传输协议及用途的不同，常常需要将快速的低位宽数据转换为慢速的高位宽数据，以满足接收方的需求，或便于后续的数据处理。
相关技术在进行数据位数的转换时，针对输入/输出数据的位数关系为非整数倍的情况，一般采用先入先出存储器(FIFO，First Input First Output)或状态机对输入数据进行缓存，然后按照输出位数进行数据的选择和读取，但是这样需要多组FIFO或多个状态机对数据进行缓存和转换，转换过程较为繁琐。
发明内容
本申请实施例提供一种数据位数转换电路，可以解决现有技术中数据位数转换过程繁琐的问题。
一方面，本申请一实施例提供了一种数据位数转换电路，应用于将第一位数的源信号转换为第二位数的目标信号，且所述第二位数为所述第一位数的非整数倍关系，所述电路包括移位寄存单元、分频单元和输出单元；
所述移位寄存单元，用于基于所述源信号的参考时钟信号对所述源信号进行移位寄存，得到第三位数的移位寄存结果；其中所述第三位数大于所述第一位数；
所述分频单元，用于对所述参考时钟信号进行分频处理得到信号选择时钟；
所述输出单元，用于配合所述信号选择时钟对所述源信号以及所述移位寄存结果进行信号选择，筛选出所述第二位数的所述目标信号。
在一些实施例中，所述参考时钟信号为基于所述源信号的数据码元宽度确定的。
在一些实施例中，所述移位寄存单元包括至少一个第一D触发器；若所述第一位数为2m位，所述第二位数为m(2n+1)位，m和n均为正整数，则所述第一D触发器的数量为2mn，且2m位中的每位均经过n个所述第一D触发器进行移位，每位进行移位时所需的n个所述第一D触发器串行连接。
在一些实施例中，所述分频单元包括逻辑单元、第二D触发器和二分频单元，若所述第一位数为2m位，所述第二位数为m(2n+1)位，m和n均为正整数，则所述第二D触发器的数量为n；
所述逻辑单元包括第一逻辑单元和第二逻辑单元；
每一个所述第二D触发器的时钟信号端均连接所述参考时钟信号，每一个所述第二D触发器的D端均连接所述第一逻辑单元的第一端，每一个所述第二D触发器的输出端均连接所述第一逻辑单元的第二端、以及连接所述第二逻辑单元的第一端，所述第二逻辑单元的第二端连接所述二分频单元。
在一些实施例中，所述二分频单元包括反向器和第三D触发器，其中，所述第三D触发器为下降沿触发的触发器。
在一些实施例中，所述输出单元包括(2n+1)个依序串联设置的数据选择器和第四D触发器；所述输出单元的数量为m；且m个所述输出单元并行连接，(2n+1)个依序串联设置的所述数据选择器和所述第四D触发器之间并行连接。
在一些实施例中，所述信号选择时钟包括第一时钟信号和第二时钟信号；所述第一时钟信号为所述第二逻辑单元的输出，所述第二时钟信号为所述二分频单元的输出；
所述第一时钟信号，用于控制所述第四D触发器的输出；
所述第二时钟信号，用于控制所述数据选择器的输出。
在一些实施例中，所述第一时钟信号的信号周期为所述参考时钟信号的信号周期的(n+0.5)倍，所述第二时钟信号的信号周期为所述参考时钟信号的信号周期的(2n+1)倍。
在一些实施例中，所述源信号、所述移位寄存单元的所述移位寄存结果与m个所述输出单元中的m(2n+1)个所述数据选择器通过以下方式连接：
对所述源信号和所述移位寄存结果按比特位进行划分，得到指定数量的所述数据选择器对应的中间信号，并将所述中间信号基于预设分配规则进行分配，确定所述指定数量的每个所述数据选择器对应的信号；
当前时刻与所述参考时钟信号的信号周期之差为第一时刻，所述当前时刻与所述参考时钟信号的信号周期的n倍之差为第二时刻，所述当前时刻与所述参考时钟信号的信号周期的n倍之和为第三时刻，所述当前时刻与所述参考时钟信号的信号周期之和为第四时刻；
所述预设分配规则为所述当前时刻所述源信号的低位数据、所述第一时刻与所述第二时刻之间的所述中间信号的数据为指定个数的所述数据选择器的一路输入信号；所述当前时刻所述源信号的高位数据、所述第三时刻与所述第四时刻之间的所述中间信号的数据为所述指定个数的所述数据选择器的一路输入信号。
在一些实施例中，所述电路还包括生成单元；
所述生成单元，用于基于所述预设分配规则对应的拼接规则将各所述第四D触发器的输出结果进行拼接，得到所述目标信号。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，显而易见地，下面所介绍的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中的数据位数转换电路方法的示意图；
图2为本申请一实施例提供的数据位数转换电路的结构示意图；
图3为本申请一实施例提供的移位寄存单元201的结构示意图；
图4为本申请一实施例提供的移位寄存单元201的结构示意图；
图5为本申请一实施例提供的移位寄存单元201的结构示意图；
图6a为本申请一实施例提供的分频单元202的结构示意图；
图6b为本申请一实施例提供的分频单元202的结构示意图；
图6c为本申请一实施例提供的二分频单元2023的结构示意图；
图7为本申请一实施例提供的输出单元203的结构示意图；
图8为本申请一实施例提供的多个输出单元203并行连接的结构示意图；
图9为本申请一实施例提供的多个输出单元203并行连接的结构示意图；
图10为本申请一实施例提供的分频单元202的结构示意图；
图11为本申请一实施例提供的2位数的数据转换为(2n+1)位数的数据转换的部分电路结构示意图；
图12为本申请一实施例提供的2位数的数据转换为3位数的数据转换的时序示意图；
图13为本申请一实施例提供的2位数的数据转换为5位数的数据转换的时序示意图；
图14为本申请一实施例提供的4位数的数据转换为10位数的数据转换的部分电路结构示意图；
图15为本申请一实施例提供的4位数的数据转换为10位数的数据转换的时序示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。
附图中的任何元素数量均用于示例而非限制，以及任何命名都仅用于区分，而不具有任何限制含义。
在具体实践过程中，进行数据位数转换时，针对输入/输出数据的位数关系为非整数倍的情况，由于转换过程较为繁琐，常见的实现方式包括：
(1)如图1所示，采用FIFO或状态机对输入的数据进行缓存和转换，然后按照输出位数确定通道选择器对应的FIFO或状态机，以便于数据的选择和读取，再通过通道选择器进行数据位数的输出，但是这样不但需要进行信号的缓存、数据的读入和读出时间，还需要多组FIFO或状态机对输入数据进行缓存和转换；
(2)通过串行模块将并行数据先转换为串行数据，再基于并行模块，将串行数据转换为目标位数的并行数据，但是这样存在数据输入、输出的暂停情况，以便于数据位数的转换，进而造成数据位数转换速度降低。
并且数据位数转换过程中，无论是方式(1)还是方式(2)，由于需要控制的信号比较多，转换电路较为复杂，采用现有技术中的转换方法，会存在冗余现象，数据位数之间的时序关系也复杂，因此需要设计一个转换准确、转换电路结构简单，并且数据位数之间的时序关系简单的数据转换电路。
为此，本申请提供了一种数据位数转换电路，应用于将第一位数的源信号转换为第二位数的目标信号，且第二位数为第一位数的非整数倍关系，参考图2，该电路包括移位寄存单元201、分频单元202和输出单元203；
移位寄存单元201，用于基于源信号的参考时钟信号对源信号进行移位寄存，得到第三位数的移位寄存结果；其中第三位数大于第一位数；
分频单元202，用于对参考时钟信号进行分频处理得到信号选择时钟；
输出单元203，用于配合信号选择时钟对源信号以及移位寄存结果进行信号选择，筛选出第二位数的目标信号。
由移位寄存单元201、分频单元202和输出单元203组成的数据位数转换电路，电路结构简单，面积较小，使用功耗较低。并且不需要额外的高频时钟信号控制电路，只需要基于源信号确定其对应的参考时钟信号，基于参考时钟信号、以及分频单元202得到控制输出目标位数的信号选择时钟。由于信号选择时钟均与参考时钟信号之间存在对应的时序关系，因此可以较好避免采样错误及亚稳态引起的误码。并且本申请提供的数据位数转换电路不需要多组FIFO或状态机对输入数据进行缓存和转换。
本申请的一实施例中，参考时钟信号为基于源信号的数据码元宽度确定的。在此仅是举例说明基于源信号确定源信号对应的参考时钟信号的一种方式，本申请并不限定确定参考时钟信号的具体方式，可根据实际应用情况进行调整。
本申请的一实施例中，移位寄存单元201包括至少一个第一D触发器2011；若第一位数为2m位，第二位数为m(2n+1)位，m和n均为正整数，则第一D触发器2011的数量为2mn，且2m位中的每位均经过n个第一D触发器2011进行移位，每位进行移位时所需的n个第一D触发器2011串行连接。
示例性地，参考图3，源信号为2m位，由于目标信号是源信号的非整数倍关系，则目标信号可表示为m(2n+1)位。其中m和n均为正整数。相应的，在此种位数关系下，移位寄存单元201中的每位源信号均由n个第一D触发器2011串行连接实现移位操作，移位寄存单元201的输入为2m位数的数据、以及2m位数的数据对应的参考时钟信号clk_ref，每个第一D触发器2011实现对输入的数据信号进行移动1位的移位寄存操作，最后得到移位寄存单元201的移位寄存结果。
如图3所示，2m位数的数据、以及2m位数的数据对应的参考时钟信号clk_ref中，第1位数的数据以及clk_ref作为移位寄存单元201中第一个第一D触发器2011的输入，参考时钟信号clk_ref、以及第一个第一D触发器2011的输出作为第二个第一D触发器2011的输入，以此类推，参考时钟信号clk_ref、以及第n-1个第一D触发器2011的输出作为第n个第一D触发器2011的输入，并且第一个第一D触发器2011输出对第1位数的数据进行第一次移位寄存的结果，第二个第一D触发器2011输出对第1位数的数据进行第二次移位寄存的结果，以此类推，第n个第一D触发器2011输出对第1位数的数据进行第n次移位寄存的结果，其他位数的数据的移位寄存过程与第1位数的数据的移位寄存过程相同，可参考第1位数的数据的移位寄存过程。
例如，参考图4，当需要将2位数的源信号转换为3位数的目标信号时，移位寄存单元201的输入为2位数的数据(即第1位数的数据和第2位数的数据)、以及2位的数据对应的参考时钟信号clk_ref1，此时移位寄存单元201由2个第一D触发器2011组成。
在另一种实施例中，参考图5，当需要将2位数的源信号转换为5位数的目标信号时，移位寄存单元201的输入为2位数的数据(即第1位数的数据和第2位数的数据)、以及2位的数据对应的参考时钟信号clk_ref2，此时移位寄存单元201由4个第一D触发器2011组成。
以此类推，假设第一位数的源信号为2位数的数据信号，第二位数的目标信号为(2n+1)位数的数据信号，则此时移位寄存单元201由2mn个第一D触发器2011组成，并且2位数的源信号用D<0>0、D<1>0表示，也可以用D<1:0>0表示。经过移位寄存单元201的移位寄存之后，移位寄存单元201输出的移位结果用D<1:0>1:n表示。其中，D<0>0包含的数字信号集合可以用{0、2、4、6、8、10、12}表示，D<1>0包含的数字信号集合可以用{1、3、5、7、9、11、13}表示，在此仅是举例说明源信号的表示方式，并不限定具体的源信号，可根据实际应用情况进行调整。
通过移位寄存单元201中的至少一个第一D触发器2011对源信号进行移位寄存操作，不需要多组FIFO或状态机对输入数据进行缓存和转换，使得数据位数转换电路结构简单。
本申请的一实施例中，分频单元202用于对参考时钟信号进行分频处理得到信号选择时钟，具体地，参考图6a，分频单元202包括逻辑单元2021、第二D触发器2022和二分频单元2023。继续以第一位数为2m位，第二位数为m(2n+1)位为例进行说明，相应的第二D触发器2022的数量为n。逻辑单元2021，用于对参考时钟信号进行预设的逻辑运算，得到所需要的信号选择时钟的信号周期及占空比；第二D触发器2022，用于基于参考时钟信号调节逻辑单元2021的逻辑运算；二分频单元2023，用于对逻辑单元2021输出的信号结果进行二分频。
参考图6b所示，逻辑单元2021包括第一逻辑单元20211和第二逻辑单元20212。
每一个第二D触发器2022的时钟信号端均连接参考时钟信号，每一个第二D触发器2022的D端均连接第一逻辑单元20211的第一端，每一个第二D触发器2022的输出端均连接第一逻辑单元20211的第二端、以及连接第二逻辑单元20212的第一端，第二逻辑单元20212的第二端连接二分频单元2023。
其中，参考图6c所示，二分频单元2023包括反向器20231和第三D触发器20232，第三D触发器20232为下降沿触发的触发器。
通过逻辑单元2021、第二D触发器2022和二分频单元2023对参考时钟信号的处理，使得本申请不需要额外的高频时钟信号控制电路，只需要基于源信号确定其对应的参考时钟信号，基于参考时钟信号、以及分频单元202得到控制输出目标位数的信号选择时钟。由于信号选择时钟均与参考时钟信号之间存在对应的时序关系，因此可以较好避免采样错误及亚稳态引起的误码。
本申请的一实施例中，参考图7，输出单元203包括(2n+1)个依序串联设置的数据选择器2031和第四D触发器2032；输出单元203的数量为m；且m个输出单元203并行连接。(2n+1)个依序串联设置的数据选择器2031和第四D触发器2032之间并行连接。示例性地，参考图8，当需要将2m位数的源信号转换为m(2n+1)位数的目标信号时，m个输出单元203并行连接如图8所示。并且将m(2n+1)个数据选择器分配为数据选择器模组1、数据选择器模组2、…、数据选择器模组m，由于将数据选择器模组1的输入信号设置为两路，即每个数据选择器模组1均存在两路中间信号(第一路中间信号A和第二路中间信号B)，因此将2m位数的源信号、移位寄存单元201对2m位数的源信号的移位寄存结果一起按照比特位划分，用于确定每个数据选择器模组的两路中间信号，例如，如图8所示，将划分后的第1位数和第2位数对应的数据信号作为数据选择器模组1的两路中间信号，将划分后的第3位数和第4位数对应的数据信号作为数据选择器模组2的两路中间信号，以此类推，将划分后的第(m-1)位数和第m位数对应的数据信号作为数据选择器模组m两路中间信号。
并且，分频单元202对参考时钟信号进行分频处理得到信号选择时钟分别输入至m个输出单元203中的数据选择器2031和第四D触发器2032，输出筛选后的m(2n+1)位数的目标信号。其中，对2m位数的源信号、移位寄存单元201对2m位数的源信号的移位寄存结果一起按照比特位划分的具体方法在后面继续进行说明，因此不在此进行赘述。
例如，当需要将6位数的源信号转换为15位数的目标信号时，需要3个输出单元203并行连接，参考图9所示。假设6位数的源信号为D<5:0>0，将D<0>0、D<1>0对应的数据信号作为数据选择器模组1的两路中间信号，将D<2>0、D<3>0对应的数据信号作为数据选择器模组2的两路中间信号，将D<4>0、D<5>0对应的数据信号作为数据选择器模组3的两路中间信号。
并且，分频单元202对参考时钟信号进行分频处理得到信号选择时钟分别输入至3个输出单元203中的数据选择器2031和第四D触发器2032，输出筛选后的15位数的目标信号。
本申请的一实施例中，图6a中的分频单元202对参考时钟信号进行分频处理得到信号选择时钟。图7中的输出单元203包括(2n+1)个依序串联设置的数据选择器2031和第四D触发器2032；在图6a和图7的基础上，参考图10，信号选择时钟包括第一时钟信号clk_out和第二时钟信号mux_sel；第一时钟信号clk_out为第二逻辑单元20212的输出，用于控制输出单元203中的第四D触发器2032的输出；第二时钟信号mux_sel为二分频单元2023的输出，用于控制输出单元203中的数据选择器2031的输出。可选地，针对第一位数为2m位，第二位数为m(2n+1)位的情况，第一时钟信号clk_out的信号周期为参考时钟信号的信号周期的(n+0.5)倍，第一时钟信号clk_out的占空比为n：(n+1)，第二时钟信号mux_sel的信号周期为参考时钟信号的信号周期的(2n+1)倍，第二时钟信号mux_sel的占空比为1：1。
示例性地，假设第一位数为2位，第二位数为(2n+1)位，并且第一位数的参考时钟信号周期为Tref，则第一时钟信号clk_out的信号周期为(n+0.5)Tref，占空比为n：(n+1)，第二时钟信号mux_sel的信号周期为(2n+1)Tref，占空比为1：1。
本申请的一实施例中，图8示出了m个输出单元203并行连接的结构示意图，其中，m个数据选择器模组均包括两路中间信号时，源信号、移位寄存单元201的移位寄存结果与m个输出单元中的m(2n+1)个数据选择器2031通过以下方式连接：
对源信号和移位寄存结果按比特位进行划分，得到每一个数据选择器2031对应的中间信号，并将中间信号基于预设分配规则进行分配。
示例性地，假设第一位数为4位数的数据，用D<0>0、D<1>0、D<2>0、D<3>0表示，也可以用D<3:0>0表示。由于第一位数为4位数的数据需要多个数据选择器2031，则对4位数的数据和其移位寄存结果按比特位进行划分后，可以将D<0>0、D<1>0以及各自对应的移位寄存结果作为指定个数的数据选择器2031的输入数据，将D<2>0、D<3>0以及各自对应的移位寄存结果作为指定个数的数据选择器2031的输入数据；还可以将D<0>0、D<3>0以及各自对应的移位寄存结果作为指定个数的数据选择器2031的输入数据，将D<1>0、D<2>0以及各自对应的移位寄存结果作为指定个数的数据选择器2031的输入数据；优选地，选择将D<0>0、D<2>0以及各自对应的移位寄存结果作为指定个数的数据选择器2031的输入数据，将D<1>0、D<3>0以及各自对应的移位寄存结果作为指定个数的数据选择器2031的输入数据。
在此仅是举例说明对源信号和移位寄存结果按比特位进行划分的可选择方式，并不限定具体的划分方式，可根据实际应用情况进行调整。
这里，预设分配规则为当前时刻源信号的低位数据、第一时刻与第二时刻之间的中间信号的数据为指定个数的数据选择器2031的一路输入信号A；当前时刻源信号的高位数据、第三时刻与第四时刻之间的中间信号的数据为指定个数的数据选择器2031的一路输入信号B。
可选地，针对划分后的数据选择器2031对应的中间信号，将当前时刻用t表示，参考时钟信号的信号周期用Tref表示，则根据上述定义，可知，第一时刻用(t-Tref)表示，第二时刻用(t-nTref)表示，第三时刻用(t+nTref)表示，第四时刻用(t+Tref)表示。预设分配规则为t时刻源信号的低位数据、以及(t-Tref)至(t-nTref)时刻的中间信号的数据为指定个数的数据选择器2031的一路输入信号；t时刻源信号的高位数据、以及(t+nTref)至(t+Tref)时刻的中间信号的数据为指定个数的数据选择器2031的一路输入信号。
可选地，当第一时钟信号为高电平(即上升沿)时，控制第四D触发器2032输出数据选择器2031的输出结果。进而使得第二时钟信号的一个周期内，两次输出结果交替输出，得到拼接后的数据。
这里，当数据选择器2031包括两路中间信号、并且按照预设分配规则确定两路中间信号后，通过以下方法实现第二时钟信号控制数据选择器2031的输出：
当第二时钟信号为低电平时，数据选择器2031输出t时刻源信号的低位数据、以及(t-Tref)至(t-nTref)时刻的中间信号；
当第二时钟信号为高电平时，数据选择器2031输出t时刻源信号的高位数据、以及(t+nTref)至(t+Tref)时刻的中间信号。
依然以上述第一位数的源信号为2位数的数据信号，第二位数的目标信号为(2n+1)位数的数据信号为例。2位数的源信号用D<1:0>0表示，经过移位寄存单元201的移位寄存之后，移位寄存单元201输出的移位结果用D<1:0>1:n表示。此时，第一时钟信号为高电平时，第二时钟信号为低电平，数据选择器2031输出D<0>0和D<1:0>1:n，经过(n+0.5)Tref后，第一时钟信号再次为高电平时，第二时钟信号为高电平，数据选择器2031输出D<1:0>0:(n-1)和D<1>n。因此可以实现数据选择器2031中的两路中间信号交替输出，得到并行输出的连续的(2n+1)位数的数据，也可以用D_out<2n:0>表示。
本申请的一实施例中，数据位数转换电路还包括生成单元；
生成单元，用于基于预设分配规则对应的拼接规则将各第四D触发器2032的输出结果进行拼接，得到目标信号。
示例性地，以2位数的数据(即D<1:0>0)转换为(2n+1)位数的数据(即D_out<2n:0>)为例，参考图11所示，将移位寄存单元201中的第一D触发器2011、分频单元202中的第二D触发器2022、输出电路203中的第四D触发器2032均按照D触发器的结构表示。
将D<1:0>0数据以及其对应的参考时钟信号clk_ref输入移位寄存单元201，得到第一D触发器2011输出的D<1:0>1，D<1:0>2，…，D<1:0>n。
将参考时钟信号clk_ref输入分频单元202，得到第一时钟信号clk_out，第二时钟信号mux_sel。将源信号D<1:0>0数据、以及移位寄存单元201输出的D<1:0>1、D<1:0>2、…、D<1:0>n基于上面描述的预设分配规则分配后，数据选择器2031的两路中间信号的输入如图11所示，一路中间信号输入为D<0>0和D<1:0>1:n，一路中间信号输入为D<1:0>0:(n-1)和D<1>n，最后输出D_out<2n:0>。
例如，以2位数的数据(即D<1:0>0)转换为3位数的数据(即D_out<2:0>)为例，参考图12所示，D<0>0包含的数字信号集合用{0、2、4、6、8、10、12}表示，D<1>0包含的数字信号集合用{1、3、5、7、9、11、13}表示，根据2位数的数据确定其对应的参考时钟信号clk_ref的信号周期如图12所示，若参考时钟信号clk_ref的信号周期为Tref，则基于上面描述的根据参考时钟clk_ref的信号周期确定第一时钟信号clk_out的信号周期为1.5Tref，占空比为0.5:1，以及确定第二时钟信号mux_sel的信号周期3Tref，占空比为1:1。
然后在第一时钟信号clk_out的高电平，且第二时钟信号mux_sel的低电平时，输出数据选择器2031的一路中间信号的输出，即{0、1、2}，在第一时钟信号clk_out的高电平，且第二时钟信号mux_sel的高电平时，输出数据选择器2031的另一路中间信号的输出，即{3、4、5}，同样的，在第一时钟信号clk_out的又一次的高电平，且第二时钟信号mux_sel的低电平时，输出数据选择器2031的一路中间信号的输出，即{6、7、8}，在第一时钟信号clk_out的高电平，且第二时钟信号mux_sel的高电平时，输出数据选择器2031的另一路中间信号的输出，即{9、10、11}，将数据选择器2031的两路中间信号的输出依次交替排列，得到{0、1、2}、{3、4、5}、{6、7、8}、{9、10、11}。
例如，以2位数的数据(即D<1:0>0)转换为5位数的数据(即D_out<4:0>)为例，参考图13所示，D<0>0包含的数字信号集合用{0、2、4、6、8、10、12、14、16、18、20}表示，D<1>0包含的数字信号集合用{1、3、5、7、9、11、13、15、17、19、21}表示，根据2位数的数据确定其对应的参考时钟信号clk_ref的信号周期如图13所示，若参考时钟信号clk_ref的信号周期为Tref，则基于上面描述的根据参考时钟clk_ref的信号周期确定第一时钟信号clk_out的信号周期为2.5Tref，占空比为1：1.5，以及确定第二时钟信号mux_sel的信号周期5Tref，占空比为1:1。
然后在第一时钟信号clk_out的高电平，且第二时钟信号mux_sel的低电平时，输出数据选择器2031的一路中间信号的输出，即{0、1、2、3、4}，在第一时钟信号clk_out的高电平，且第二时钟信号mux_sel的高电平时，输出数据选择器2031的另一路中间信号的输出，即{5、6、7、8、9}，同样的，在第一时钟信号clk_out的又一次的高电平，且第二时钟信号mux_sel的低电平时，输出数据选择器2031的一路中间信号的输出，即{10、11、12、13、14}，在第一时钟信号clk_out的高电平，且第二时钟信号mux_sel的高电平时，输出数据选择器2031的另一路中间信号的输出，即{15、16、17、18、19}，将数据选择器2031的两路中间信号的输出依次交替排列，得到{0、1、2、3、4}、{5、6、7、8、9}、{10、11、12、13、14}、{15、16、17、18、19}。
示例性地，以4位数的数据(即D<3:0>0)转换为10位数的数据(即D_out<9:0>)为例，参考图14所示，示出了4位数的数据转换为10位数的数据的部分电路结构图。4位数的数据转换为10位数的数据的转换电路可以根据2位数的数据转换为5位数的数据的转换电路扩展得到。
其中，4位数的数据转换为10位数的数据的转换电路与2位数的数据转换为5位数的数据的转换电路的分频单元202相同，4位数的数据转换为10位数的数据的转换电路中输出单元203数量为2位数的数据转换为5位数的数据的转换电路中输出单元203数量的两倍。
将D<3:0>0数据以及其对应的参考时钟信号clk_ref输入移位寄存单元201，得到第一D触发器2011输出的D<3:0>1，以及D<3:0>2。
将参考时钟信号clk_ref输入分频单元202，得到第一时钟信号clk_out，第二时钟信号mux_sel。并且针对源信号D<3:0>0数据、以及移位寄存单元201输出的D<3:0>1、D<3:0>2，选择将D<0>0、D<2>0以及各自对应的移位寄存结果D<0>1:2、D<2>1:2作为第一个数据选择器2031的输入数据，将D<1>0、D<3>0以及各自对应的移位寄存结果D<1>1:2、D<3>1:2作为第二个数据选择器2031的输入数据。
基于上面描述的预设分配规则分配后，数据选择器2031的两路中间信号的输入如图14所示，针对第一个数据选择器2031来说，一路中间信号输入为D<0>0和D<0>1:2、D<2>1:2，一路中间信号输入为D<0>0:1和D<2>0:2，第一个数据选择器2031输出D_out<8:0:2>。针对第二个数据选择器2031来说，一路中间信号输入为D<1>0和D<1>1:2、D<3>1:2，一路中间信号输入为D<1>0:1和D<3>0:2，第二个数据选择器2031输出D_out<9:1:2>。
参考图15，对第一个数据选择器2031输出D_out<8:0:2>，以及第二个数据选择器2031输出D_out<9:1:2>的结果拼接过程进行说明。
D<0>0包含的数字信号集合用{0、4、8、12、16、20、24、28、32、36、40}表示，D<1>0包含的数字信号集合用{1、5、9、13、17、21、25、29、33、37、41}表示，D<2>0包含的数字信号集合用{2、6、10、14、18、22、26、30、34、38、42}表示，D<3>0包含的数字信号集合用{3、7、11、15、19、23、27、31、35、39、43}表示，根据4位数的数据确定其对应的参考时钟信号clk_ref的信号周期如图15所示，基于上面描述的根据参考时钟clk_ref的信号周期确定第一时钟信号clk_out的信号周期，以及确定第二时钟信号mux_sel的信号周期。
然后在第一时钟信号clk_out的高电平，且第二时钟信号mux_sel的低电平时，输出第一数据选择器2031的一路中间信号的输出，即{0、2、4、6、8}，输出第二数据选择器2031的一路中间信号的输出，即{1、3、5、7、9}，经过交替拼接得到第一次的输出结果为{0、1、2、3、4、5、6、7、8、9}。
然后在第一时钟信号clk_out的高电平，且第二时钟信号mux_sel的高电平时，输出第一数据选择器2031的另一路中间信号的输出，即{10、12、14、16、18}，输出第二数据选择器2031的一路中间信号的输出，即{11、13、15、17、19}，经过交替拼接得到第二次的输出结果为{10、11、12、13、14、15、16、17、18、19}。
同样的，在第一时钟信号clk_out的又一次的高电平，且第二时钟信号mux_sel的低电平时，输出第一数据选择器2031的一路中间信号的输出，即{20、22、24、26、28}，输出第二数据选择器2031的一路中间信号的输出，即{21、23、25、27、29}，经过交替拼接得到第三次的输出结果为{20、21、22、23、24、25、26、27、28、29}。
然后在第一时钟信号clk_out的高电平，且第二时钟信号mux_sel的高电平时，输出第一数据选择器2031的另一路中间信号的输出，即{30、32、34、36、38}，输出第二数据选择器2031的一路中间信号的输出，即{31、33、35、37、39}，经过交替拼接得到第四次的输出结果为{30、31、32、33、34、35、36、37、38、39}。
最后将四次的输出结果依次排列得到：{0、1、2、3、4、5、6、7、8、9}、{10、11、12、13、14、15、16、17、18、19}、{20、21、22、23、24、25、26、27、28、29}、{30、31、32、33、34、35、36、37、38、39}。
本申请的一实施例中，针对由2位数的数据转换为(2n+1)位数的数据的数据位数转换电路，通过调节分频单元202中的第一逻辑单元20211和第二逻辑单元20212，进而调整第一时钟信号、第二时钟信号的信号周期及占空比，即可实现由2位数的数据转换为(2n+1)位数的数据。例如，通过数据位数转换电路实现由2位数的数据转换为3位数的数据之后，通过调节分频单元202中的第一逻辑单元20211和第二逻辑单元20212，进而调整第一时钟信号、第二时钟信号的信号周期及占空比，实现由2位数的数据转换为5位数的数据。
本申请中的数据位数转换电路，由于电路结构简单，因此面积较小，使用功耗较低。并且不需要额外的高频时钟信号控制电路，只需要基于源信号确定其对应的参考时钟信号，基于参考时钟信号、以及分频单元得到控制输出目标位数的信号选择时钟，即第一时钟信号、第二时钟信号。由于信号选择时钟均与参考时钟信号之间存在对应的时序关系，因此可以较好避免采样错误及亚稳态引起的误码。

Claims (10)

1.一种数据位数转换电路，其特征在于，应用于将第一位数的源信号转换为第二位数的目标信号，且所述第二位数为所述第一位数的非整数倍关系，所述电路包括移位寄存单元、分频单元和输出单元；
所述移位寄存单元，用于基于所述源信号的参考时钟信号对所述源信号进行移位寄存，得到第三位数的移位寄存结果；其中所述第三位数大于所述第一位数；
所述分频单元，用于对所述参考时钟信号进行分频处理得到信号选择时钟；
所述输出单元，用于配合所述信号选择时钟对所述源信号以及所述移位寄存结果进行信号选择，筛选出所述第二位数的所述目标信号。
2.根据权利要求1所述的电路，其特征在于，所述参考时钟信号为基于所述源信号的数据码元宽度确定的。
3.根据权利要求1所述的电路，其特征在于，所述移位寄存单元包括至少一个第一D触发器；若所述第一位数为2m位，所述第二位数为m(2n+1)位，m和n均为正整数，则所述第一D触发器的数量为2mn，且2m位中的每位均经过n个所述第一D触发器进行移位，每位进行移位时所需的n个所述第一D触发器串行连接。
4.根据权利要求1所述的电路，其特征在于，所述分频单元包括逻辑单元、第二D触发器和二分频单元，若所述第一位数为2m位，所述第二位数为m(2n+1)位，m和n均为正整数，则所述第二D触发器的数量为n；
所述逻辑单元包括第一逻辑单元和第二逻辑单元；
每一个所述第二D触发器的时钟信号端均连接所述参考时钟信号，每一个所述第二D触发器的D端均连接所述第一逻辑单元的第一端，每一个所述第二D触发器的输出端均连接所述第一逻辑单元的第二端、以及连接所述第二逻辑单元的第一端，所述第二逻辑单元的第二端连接所述二分频单元。
5.根据权利要求4所述的电路，其特征在于，所述二分频单元包括反向器和第三D触发器，其中，所述第三D触发器为下降沿触发的触发器。
6.根据权利要求4所述的电路，其特征在于，所述输出单元包括(2n+1)个依序串联设置的数据选择器和第四D触发器；所述输出单元的数量为m；且m个所述输出单元并行连接，(2n+1)个依序串联设置的所述数据选择器和所述第四D触发器之间并行连接。
7.根据权利要求6所述的电路，其特征在于，所述信号选择时钟包括第一时钟信号和第二时钟信号；所述第一时钟信号为所述第二逻辑单元的输出，所述第二时钟信号为所述二分频单元的输出；
所述第一时钟信号，用于控制所述第四D触发器的输出；
所述第二时钟信号，用于控制所述数据选择器的输出。
8.根据权利要求7所述的电路，其特征在于，所述第一时钟信号的信号周期为所述参考时钟信号的信号周期的(n+0.5)倍，所述第二时钟信号的信号周期为所述参考时钟信号的信号周期的(2n+1)倍。
9.根据权利要求6所述的电路，其特征在于，所述源信号、所述移位寄存单元的所述移位寄存结果与m个所述输出单元中的m(2n+1)个所述数据选择器通过以下方式连接：
对所述源信号和所述移位寄存结果按比特位进行划分，得到指定数量的所述数据选择器对应的中间信号，并将所述中间信号基于预设分配规则进行分配，确定所述指定数量的每个所述数据选择器对应的信号；
当前时刻与所述参考时钟信号的信号周期之差为第一时刻，所述当前时刻与所述参考时钟信号的信号周期的n倍之差为第二时刻，所述当前时刻与所述参考时钟信号的信号周期的n倍之和为第三时刻，所述当前时刻与所述参考时钟信号的信号周期之和为第四时刻；
所述预设分配规则为所述当前时刻所述源信号的低位数据、所述第一时刻与所述第二时刻之间的所述中间信号的数据为指定个数的所述数据选择器的一路输入信号；所述当前时刻所述源信号的高位数据、所述第三时刻与所述第四时刻之间的所述中间信号的数据为所述指定个数的所述数据选择器的一路输入信号。
10.根据权利要求9所述的电路，其特征在于，所述电路还包括生成单元；
所述生成单元，用于基于所述预设分配规则对应的拼接规则将各所述第四D触发器的输出结果进行拼接，得到所述目标信号。
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