CN116057838A - 具有噪声成形特性的逐次逼近寄存器（sar）模数转换器（adc） - Google Patents

具有噪声成形特性的逐次逼近寄存器（sar）模数转换器（adc） Download PDF

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Abstract

本公开的某些方面提供了一种利用用于噪声成形的数字滤波器实施的逐次逼近寄存器(SAR)模数转换器(ADC)。例如，某些方面提供了一种用于模数转换的电路，该电路具有：第一数模转换器(DAC)，具有耦合至采样节点的输出端；比较器，具有耦合至采样节点的输入端；SAR逻辑，具有耦合至比较器的输出端的输入端和耦合至第一DAC的输入端的至少一个输出端；量化器，被配置为生成表示采样节点处的电压的第一数字信号；数字滤波器，被配置为将滤波器应用于所述第一数字信号；以及第二DAC，被配置为生成表示经滤波的第一数字信号的模拟信号，并且将该模拟信号提供给采样节点。

Description

具有噪声成形特性的逐次逼近寄存器(SAR)模数转换器(ADC)
相关申请的交叉引用
本申请根据35 U.S.C.§119要求于2020年10月2日提交的未决美国非临时申请No.17/062,193的权益和优先权，该申请的全部内容并入本文。
技术领域
本公开的某些方面大体上涉及电子电路，并且更具体地涉及一种逐次逼近寄存器(SAR)模数转换器(ADC)。
背景技术
许多电子设备包括用于将模拟信号转换为数字信号以便在数字域中进行附加处理的一个或多个模数转换器(ADC)。若干类型的ADC是可用的，它们各自具有不同的优点和缺点。例如，逐次逼近寄存器(SAR)ADC可以为中低精度模数转换应用提供面积和功耗高效的架构。SAR ADC可以使用比较器和逻辑来对与模拟输入对应的数字值进行逼近。另一种类型的ADC被称为闪速(flash)ADC，该闪速ADC可以提供更快的转换速度，但代价是功耗和面积消耗呈指数级增大。
发明内容
本公开的某些方面大体上涉及一种利用用于噪声成形的数字滤波器实施的逐次逼近寄存器(SAR)模数转换器(ADC)。
某些方面提供了一种用于模数转换的电路。该电路通常包括：第一数模转换器(DAC)，具有耦合至采样节点的输出端；比较器，具有耦合至采样节点的输入端；逐次逼近寄存器(SAR)逻辑，具有耦合至比较器的输出端的输入端和耦合至第一DAC的输入端的至少一个输出端；量化器，被配置为生成表示采样节点处的电压的第一数字信号；数字滤波器，被配置为将滤波器应用于第一数字信号；以及第二DAC，被配置为生成表示经滤波的第一数字信号的模拟信号，并且将该模拟信号提供给采样节点。
某些方面提供了一种用于模数转换的方法。该方法通常包括：经由比较器，将采样节点处的经采样的输入电压与参考电压进行比较；经由SAR逻辑，基于比较来控制具有耦合至采样节点的输出端的第一DAC，以生成第一数字信号；在该第一数字信号被生成之后，生成表示采样节点处剩余的电压的第二数字信号；对该第二数字信号进行滤波；以及基于经滤波的第二数字信号来控制具有耦合至采样节点的输出端的第二DAC。
某些方面提供了一种用于模数转换的装置。该装置通常包括：用于经由比较器将采样节点处的经采样的输入电压与参考电压进行比较的部件；用于经由SAR逻辑基于比较来控制具有耦合至采样节点的输出端的第一DAC以生成第一数字信号的部件；用于在该第一数字信号被生成之后生成表示采样节点处剩余的电压的第二数字信号的部件；用于对该第二数字信号进行滤波的部件；以及用于基于经滤波的第二数字信号来控制具有耦合至采样节点的输出端的第二DAC的部件。
附图说明
为了能够详细理解本公开的上述特征，可以参考各方面进行上文已简要概述的更具体的描述，这些方面中的一些方面在附图中进行了说明。然而，要注意，附图仅说明了本公开的某些典型方面，并且因此不应被视为对本公开的范围的限制，因为说明书可承认其他同等有效的方面。
图1是图示了根据本公开的某些方面的利用残余误差处理电路装置实施的逐次逼近寄存器(SAR)模数转换器(ADC)的框图。
图2是图示了根据本公开的某些方面的与SAR ADC相关联的示例阶段的时序图。
图3图示了根据本公开的某些方面的利用电容器阵列实施的SAR ADC，以用于将残余电压转换为数字信号。
图4图示了根据本公开的某些方面的使用振荡器实施的SAR DAC。
图5图示了根据本公开的某些方面的利用时间数字转换器(TDC)实施的SAR ADC。
图6图示了根据本公开的某些方面的使用单位电容阵列实施的SAR DAC。
图7是根据本公开的某些方面的用于模数转换的示例操作的流程图。
具体实施方式
本公开的某些方面大体上涉及一种利用噪声成形实施的逐次逼近寄存器(SAR)模数转换器(ADC)。
在下文中参考附图更完整地描述本公开的各个方面。然而，本公开可以以多种不同形式实施，并且不应被理解为限于贯穿本公开呈现的任何特定结构或功能。相反，提供这些方面是为了使本公开将是彻底并且完整的，并且将向本领域的技术人员充分传达本公开的范围。根据本文中的教导，本领域的技术人员应理解，本公开的范围旨在涵盖本文中所公开的公开内容的任何方面，无论是独立实施还是与本公开的任何其他方面相结合实施。例如，可以使用本文中所阐述的任何数量的方面来实施装置或实践方法。此外，本公开的范围旨在涵盖这种装置或方法，该装置或方法使用除本文中所阐述的公开内容的各个方面外的或不同于本文中所阐述的公开内容的各个方面的其他结构、功能或结构及功能性来实践。应理解，本文中所公开的公开内容的任何方面可以由权利要求的一个或多个要素来实现。
本文中使用“示例性”一词来指“充当示例、实例或说明”。本文中描述为“示例性”的任何方面不一定被解释为比其他方面更优选或更有利。
如本文中所使用，动词“连接”的各种时态中的术语“与……连接”可以指元件A直接连接至元件B，或其他元件可以连接在元件A与元件B之间(即，元件A与元件B间接连接)。在电气组件的情况下，本文中也可以使用术语“与……连接”来指使用电线、迹线或其他导电材料来电连接元件A和B(以及电连接在其间的任何组件)。
逐次逼近寄存器(SAR)模数转换器(ADC)通常用于多种应用中，这是由于SAR ADC的简单并且高效的二分查找(binary search)性质带来的其功耗和面积消耗相对较低。此外，SAR ADC可以使用与现代互补金属氧化物半导体(CMOS)技术很相称(scale)的切换电路装置来实施。
SAR ADC可以使用电容器阵列作为数模转换器(DAC)、用于将DAC的输出端处的电压与参考电压进行比较的比较器，和用于在比较器的输入端处搜索目标电压值的移位寄存器逻辑。本质上，在转换(或二分查找)阶段结束时，量化噪声可能遗留在电容器阵列处，该量化噪声通常被称为残余误差或残余电压。在本公开的一些方面中，还可以处理残余误差以增大与SAR ADC相关联的分辨率。
处理残余误差的一种方式可以是添加后续级，以对残余误差进行解析(例如转换至数字域)。然而，这种技术实施了分级(sub-ranging)ADC架构，其可以具有关于在第一级与后续级之间增益对准的问题。另一种途径可以是具有用于存储残余信息的存储器，诸如存储器电容器或积分器电容器，其可以用于实现噪声成形SAR ADC。然而，这种技术可以在模拟域中实施，从而对噪声成形效率产生不利影响。本公开的某些方面涉及一种在用于噪声成形的数字滤波器内实施的SAR ADC。
图1是图示了根据本公开的某些方面的利用残余误差处理电路装置实施的SARADC 100的框图。如所图示，SAR ADC 100包括使用电容器阵列102(CDAC)实施的DAC(也被称为“DAC电容器阵列”)、用于确定采样节点106处的电压是否小于或大于某个参考电压(诸如在该示例中为共模电压(Vcm))的比较器104，和用于查找比较器的输入端处的目标电压值的SAR逻辑108(例如移位寄存器逻辑)。基于来自比较器104的输出端的反馈，SAR逻辑相继地确定要提供给ADC的输出端180的数字信号的M位中的每个位，M为大于1的整数。SAR逻辑108可以耦合至电容器阵列102的控制输入端，并且可以选择性地将电容器阵列102的电容元件中的每个电容元件耦合至正参考电压(Vrefp)或负参考电压(Vrefn)，以在逐次逼近阶段期间设置采样节点106处的电压，直到所有的M位都已经被解析(例如确定)为止。例如，SAR逻辑可以生成数字信号(例如具有M+1位)，以选择性地将电容器阵列102的电容元件耦合至Vrefp和Vrefn。
图2是图示了根据本公开的某些方面的与SAR ADC 100相关联的示例阶段的时序图。如所图示，在采样阶段202期间，开关110可以闭合，以对采样节点106处的输入电压Vin进行采样。在采样阶段202之后，在逐次逼近阶段204期间对M位进行解析。一旦M位被解析，残余误差电压就可以剩余在采样节点106处。
如图1中所图示，K位量化器112可以用于在K位量化阶段206期间将残余误差电压转换为K位数字信号。可以将K位数字信号(也被称为K个最低有效位(least significantbits，LSB))提供给用于噪声成形的数字滤波器114。例如，数字滤波器114可以应用转移函数H(z)250。在一些方面中，H(z)可以是延迟函数。在K位量化阶段206之后，可以出现延迟阶段208(标记为“IDLE(空闲)”)，随后是另一采样阶段210和另一逐次逼近阶段212，以用于将在后续采样阶段210期间在采样节点106处被采样的电压转换为另一M位数字信号。在与转移函数H(z)相关联的延迟之后，可以使用反馈DAC电容阵列(CFBDAC)116将在K位量化阶段206期间生成的K位数字信号转换为模拟信号，并且将该模拟信号提供给采样节点106，使得逐次逼近阶段212考虑残余误差电压。
换句话说，K位数字信号可以由数字滤波器114调制以提供噪声成形函数。例如，SAR ADC 100的数字输出(Dout)(例如在输出端180处)可以由Vin+(1-H(z))×Kg×Qn表示，其中Kg为噪声成形函数的增益系数，并且Qn为与M位的生成相关联的量化噪声。在一些方面中，数字滤波器114可以实施有限脉冲响应(FIR)滤波器。在某些方面中，H(z)可以由各种z域表达式z-1、2*z-1-z-2、3*z-1+3*z-2-z-3中的一个z域表达式或数字域中的任何延迟顺序表示，z为z变换函数的复合变量。在一些方面中，噪声成形可以在数字滤波器(诸如数字滤波器114)中实现。在其他方面中，可以通过改变反馈电容元件(例如，CFBDAC)的位权重来实施噪声成形。例如，可以将电容器阵列116的电容元件的电容设置为有效地实施用于噪声成形的数字滤波器。
图3图示了根据本公开的某些方面的利用电容器阵列304(CLSB)实施的SAR ADC300，SAR ADC 300用于将残余电压转换为数字信号。换句话说，可以使用电容器阵列304实施量化器112，电容器阵列304可以由SAR逻辑108控制，用以在节点330处生成残余电压的数字表示(例如K位数字信号)。如所图示，SAR ADC 300可以包括电容器阵列102(在图3中被标记为“CMSB”)，以对M位(也被称为最高有效位(most significant bits，MSB))进行解析。SAR逻辑108可以选择性地将电容器阵列102的电容元件中的每个电容元件耦合至Vrefp和Vrefn，以在输出端180处对数字输出的M位进行解析。
如本文中所描述，一旦M位被解析，采样节点106处剩余的电压就可以是残余电压。SAR逻辑108然后可以控制电容器阵列304，以在节点330处数字信号的K位进行解析(例如将残余电压转换为数字信号)。
如所图示，电容器阵列304可以通过桥接电容元件320(CB)而耦合至采样节点106。与电容器阵列304相比，CB可以具有小电容，以便使电容器阵列304在数字信号的M位正在被解析时不会影响采样节点106处的电压。此外，如所图示，电容元件322(CP)可以被耦合在电容器阵列304与参考电势节点(例如具有Vcm)之间。
如所描述，一旦M位被解析，SAR逻辑108就可以选择性地将电容器阵列304的电容元件耦合至Vrefp和Vrefn，以对K位进行解析。一旦K位被解析，就将K位提供给数字滤波器114，并且可以控制电容器阵列116在后续逐次逼近阶段(例如逐次逼近阶段212)之前将K位转换为采样节点106处的模拟信号，如本文中相对于图2所描述的。逐次逼近阶段212之后可以是另一K位量化阶段214和另一延迟阶段216。如所图示，电容器阵列116可以通过桥接电容元件324而耦合至采样节点106。此外，如所图示，电容元件326可以被耦合在电容器阵列116与参考电势节点(例如利用Vcm)之间。
图4图示了根据本公开的某些方面的使用振荡器404实施的SAR ADC 400。如所图示，比较器104可以包括跨导(gm)放大器402，跨导放大器402可以将采样节点106处的残余电压转换为电流，以提供给振荡器404。例如，振荡器404可以是电流控制振荡器(CCO)，其中振荡器404的输出信号的频率由来自跨导(gm)放大器402的电流控制。因此，振荡器404的输出信号的频率表示采样节点106处的残余电压。如所图示，K位计数器或相位量化器407可以用于生成表示振荡器输出信号的频率的K位数字信号。如本文中所描述，可以将K位数字信号提供给用于噪声成形的数字滤波器114。换句话说，跨导放大器402、振荡器404和K位计数器或相位量化器407有效地实施了用于将残余电压转换至数字域的量化器(例如与量化器112对应)。
如本文中所描述，通过将比较器104配置为gm单元(例如gm放大器402)，可以将残余电压转化为残余电流，以控制CCO的频率。在一些方面中，振荡器404可以被实施为电压控制振荡器(VCO)并且可以使用采样节点106处的残余电压(或其放大版本)而被直接控制。与残余电压相关联的信号摆幅(swing)可以小到足以使残余电压被振荡器406线性转化至时域中。在一些方面中，比较器104可以包括在gm放大器402的输出端与SAR逻辑108之间的锁存器408。
图5图示了根据本公开的某些方面的利用时间数字转换器(TDC)实施的SAR ADC500。例如，SAR ADC 500可以包括逻辑502(例如与门)，逻辑502具有耦合至比较器104的输出端的输入端。逻辑502的另一个输入端可以经由TDC_start信号控制，也可以将该TDC_start信号提供给K位TDC电路504。如本文中所描述，在M位被解析之后，残余电压可以剩余在采样节点106处。如示图520中所图示，TDC_start信号可以从逻辑低转变为逻辑高，从而启动TDC电路504的计数器。逻辑502可以用于控制电流源530，电流源530被配置为从采样节点106吸收(sink)电流(标记为“Idischarge”)，从而实际上减小了采样节点106处的电压。例如，当TDC_start信号转变为逻辑高时，电流源530可以开始从采样节点106吸收电流，使得采样节点106处的电压降低。一旦采样节点106处的电压达到零伏(例如Vcm)，比较器104的输出电压(cmp_out信号)就转变为逻辑高。TDC 504检测TDC_start信号的上升沿与cmp_out信号的上升沿之间的时间差，并且提供表示该时间差的数字信号。因此，如本文中所描述，来自TDC电路504的数字信号表示残余电压并且可以被提供给用于噪声成形的数字滤波器114。因此，电流源530、逻辑502和TDC电路504实际上实施了用于将残余电压转换至数字域的量化器(例如与量化器112对应)。
图6图示了根据本公开的某些方面的使用单位电容器阵列603(CU,Array)实施的SARADC 600。如所图示，SAR ADC 600可以包括电平移位(level-shifting)电路602(例如使用一个或多个电容元件实施)，电平移位电路602可以由逻辑604的电平移位位(level-shifting bit)控制，以增大采样节点106处的电压。在SAR ADC 600的数字输出信号的M位被解析之后，采样节点106处的电压可以是正的或负的。例如，如示图680中所图示，在时间段682，采样节点106处的电压(标记为“Vx”)可以为负。因此，如所图示，在M位被解析之后，采样节点106处的电压可以经由电平移位电路602增大，使得采样节点106处的电压为正。
TDC_start信号然后可以转变为逻辑高，此时，TDC电路504可以开始对TDC电路504的输出端处的K位数字信号进行增加(increment)。K位数字信号可以用于控制单位电容器阵列603。例如，电容器阵列603的电容元件可以选择性地耦合至Vrefp和Vrefn，从而以LSB步长单位(例如与K位相关联的步长单位)逐步降低采样节点106处的电压。如所图示，一旦采样节点106处的电压达到零伏(例如Vcm)，cmp_out信号就转变为逻辑高。如本文中所描述，当cmp_out信号转变为逻辑高时，TDC电路504的输出端处的K位数字信号可以表示残余电压并且可以被提供给用于噪声成形的数字滤波器114。
换句话说，基于TDC的量化器可以用于对K位数字信号进行解析。用单位阵列DAC(例如单位电容器阵列603)替代SAR ADC 500的电流源530，以在使采样节点106处的电压进行放电时实施数字斜率。在M位被解析之后，采样节点106处的电压首先经由电平移位电路602而被电平移位，并且单位电容器阵列603基于由TDC电路504生成的数字信号而开始逐步降低采样节点106处的电压。如本文中所描述，比较器104被配置为连续比较器，以监测采样节点106处的电压的零伏交叉。TDC电路504正在对步数进行量化以生成K位数字信号。
本公开的某些方面提供了用于对在M位模数转换阶段之后的残余电压进行量化的技术。可以将表示残余电压的K位数字信息提供给用于噪声成形的数字滤波器，该数字滤波器可以是任何类型的滤波器，诸如有限脉冲响应(FIR)或无限脉冲响应(IIR)滤波器。可以将已调制的K位数字信号应用于反馈DAC(例如电容器阵列116)，以便后续转换阶段实现量化噪声消除。在某些方面中，M位转换与K位转换之间的任何增益误差可以对性能几乎没有影响，这是因为K位数字信号仅用于噪声成形。因此，增益误差可以仅影响经由数字滤波器114应用的噪声成形，而不会危害SAR ADC的性能。可以管理数字滤波器114以实现N阶噪声成形来有效地提高与SAR ADC相关联的信噪比。
图7是根据本公开的某些方面的用于模数转换的示例操作700的流程图。操作700可以由SAR ADC(诸如SAR ADC 100、300、400、500和600)执行。
操作700可以从框702开始，其中SAR ADC将采样节点(例如采样节点106)处的经采样的输入电压与参考电压进行比较(例如经由比较器104)。在框704处，SAR ADC可以基于比较来控制(例如经由SAR逻辑108)具有耦合至采样节点的输出端的第一DAC(例如电容器阵列102)，以生成第一数字信号(例如M位数字信号)，并且在框706处，在第一数字信号被生成之后，生成表示采样节点处剩余的电压(例如残余电压)的第二数字信号(例如K位数字信号)。在框708处，SAR ADC可以对第二数字信号进行滤波(例如经由数字滤波器114)，并且在框710处，基于经滤波的第二数字信号来控制具有耦合至采样节点的输出端的第二DAC(例如电容器阵列116)。
在某些方面中，在框706处生成第二数字信号可以包括基于采样节点处的电压来生成(例如经由振荡器406)振荡信号，该第二数字信号基于振荡信号而被生成(例如经由计数器或相位量化器407)。在一些情况下，SAR ADC还可以将采样节点处剩余的电压转换(例如经由跨导放大器402)成电流，振荡信号基于电流而被生成。
在一些方面中，生成第二数字信号可以包括从采样节点吸收(例如经由电流源530)电流，以开始减小采样节点处剩余的电压，并且确定(例如经由TDC电路504)从电压的减小开始时和采样节点处的电压达到参考电压时的时间段，第二数字信号基于该时间段而被生成。
在一些方面中，生成第二数字信号可以包括减小(例如经由电容器阵列116)采样节点处的电压，并且确定(例如经由TDC电路504)从采样节点处的电压的减小开始时和采样节点处的电压达到参考电压时的时间段，第二数字信号基于该时间段而被生成。
上述方法的各种操作可以由能够执行对应功能的任何合适部件执行。该部件可以包括各种硬件和/或(一个或多个)模块，包括但不限于电路、专用集成电路(ASIC)或处理器。通常，在存在图中所图示的操作的情况下，那些操作可以具有带类似编号的对应的配对部件加功能(means-plus-function)组件。例如，用于比较的部件可以包括比较器，诸如比较器104。用于控制的部件可以包括SAR逻辑，诸如SAR逻辑108。用于生成的部件可以包括量化器，诸如量化器112。用于滤波的部件可以包括数字滤波器，诸如数字滤波器114。用于控制的部件可以包括电容器阵列，诸如电容器阵列116。
如本文中所使用，术语“确定”包含各种动作。例如，“确定”可以包括计算(calculating)、机器计算(computing)、处理、导出、调查、查找(例如在表格、数据库或另一数据结构中查找)、查明等。此外，“确定”可以包括接收(例如接收信息)、访问(例如访问存储器中的数据)等。此外，“确定”可以包括解析、选择、选定、建立等。
如本文中所使用，提及项目列表中的“……中的至少一者”的短语是指这些项目的任何组合，包括单个成员。作为示例，“a、b或c中的至少一者”旨在涵盖：a、b、c、a-b、a-c、b-c和a-b-c以及具有多个相同要素的任何组合(例如a-a、a-a-a、a-a-b、a-a-c、a-b-b、a-c-c、b-b、b-b-b、b-b-c、c-c和c-c-c或a、b和c的任何其他顺序)。
可以利用通用处理器、数字信号处理器(DSP)、ASIC、现场可编程门阵列(FPGA)或其他可编程逻辑设备(PLD)、分立门或晶体管逻辑、分立硬件组件或其被设计成执行本文中所描述的功能的任何组合来实施或执行结合本公开所描述的各种说明性逻辑块、模块和电路。通用处理器可以是微处理器，但是在备选方案中，处理器可以是任何商用处理器、控制器、微控制器或状态机。处理器也可以被实施为计算设备的组合，例如DSP和微处理器、多个微处理器、一个或多个微处理器连同DSP核心的组合，或任何其他这样的配置。
本文中所公开的方法包括用于实现所描述的方法的一个或多个步骤或动作。方法步骤和/或动作可以彼此互换，而不脱离权利要求的范围。换句话说，除非指定了步骤或动作的特定顺序，否则可以修改特定步骤和/或动作的顺序和/或使用，而不脱离权利要求的范围。
应理解，权利要求不限于上文说明的精确配置和组件。在不脱离权利要求的范围的情况下，可以对上述方法和装置的布置、操作和细节进行各种修改、改变和变型。

Claims (20)

1.一种用于模数转换的电路，包括：
第一数模转换器(DAC)，具有耦合至采样节点的输出端；
比较器，具有耦合至所述采样节点的输入端；
逐次逼近寄存器(SAR)逻辑，具有耦合至所述比较器的输出端的输入端和耦合至所述第一DAC的输入端的至少一个输出端；
量化器，被配置为生成表示所述采样节点处的电压的第一数字信号；
数字滤波器，被配置为对所述第一数字信号进行滤波；以及
第二DAC，被配置为生成表示经滤波的第一数字信号的模拟信号，并且将所述模拟信号提供给所述采样节点。
2.根据权利要求1所述的电路，其中所述第一DAC、所述比较器和所述SAR逻辑被配置为生成表示所述采样节点处的经采样电压的第二数字信号，并且其中所述第一数字信号表示在所述第二数字信号的生成之后所述采样节点处的残余电压。
3.根据权利要求1所述的电路，其中所述数字滤波器和所述第二DAC使用电容器阵列来实施。
4.根据权利要求1所述的电路，其中所述量化器被耦合在所述采样节点与所述数字滤波器之间。
5.根据权利要求1所述的电路，其中所述量化器包括耦合至所述采样节点的电容器阵列，所述电容器阵列的控制输入端被耦合至所述SAR逻辑的所述至少一个输出端。
6.根据权利要求1所述的电路，其中所述量化器包括：
振荡器，具有耦合至所述采样节点的控制输入端；以及
计数器或相位量化器，被配置为基于所述振荡器的输出信号来生成所述第一数字信号。
7.根据权利要求6所述的电路，还包括具有耦合至所述采样节点的输入端的跨导放大器，其中所述振荡器包括电流控制振荡器，所述电流控制振荡器的控制输入端被耦合至所述跨导放大器的输出端。
8.根据权利要求1所述的电路，其中所述量化器包括：
电流源，被配置为从所述采样节点吸收电流，以开始减小所述采样节点处的所述电压；以及
时间数字转换器(TDC)，被配置为确定从所述电压的所述减小开始时和所述采样节点处的所述电压达到参考电压时的时间段，所述TDC还被配置为基于所述时间段来生成所述第一数字信号。
9.根据权利要求8所述的电路，其中所述量化器还包括被配置为基于TDC start信号来开始所述采样节点处的所述电压的所述减小的逻辑。
10.根据权利要求1所述的电路，其中所述量化器包括：
电容器阵列，被配置为减小所述采样节点处的所述电压；以及
时间数字转换器(TDC)，被配置为确定从所述采样节点处的所述电压的所述减小开始时和所述采样节点处的所述电压达到参考电压时的时间段，所述TDC还被配置为基于所述时间段来生成所述第一数字信号。
11.根据权利要求10所述的电路，其中所述TDC被配置为经由所述第一数字信号控制所述电容器阵列减小所述采样节点处的所述电压。
12.根据权利要求10所述的电路，其中所述量化器还包括电平移位电路，所述电平移位电路被配置为：在所述电容器阵列减小所述采样节点处的所述电压之前，增大所述采样节点处的所述电压。
13.根据权利要求12所述的电路，其中所述电平移位电路包括耦合至所述采样节点的一个或多个电容元件。
14.根据权利要求1所述的电路，其中所述第一DAC包括DAC电容器阵列，并且其中所述第二DAC包括反馈(FB)DAC电容器阵列。
15.根据权利要求1所述的电路，其中所述SAR逻辑被配置为生成所述第一数字信号。
16.一种用于模数转换的方法，包括：
经由比较器，将采样节点处的经采样的输入电压与参考电压进行比较；
经由逐次逼近寄存器(SAR)逻辑基于所述比较来控制具有耦合至所述采样节点的输出端的第一DAC，以生成第一数字信号；
在所述第一数字信号被生成之后，生成表示所述采样节点处剩余的电压的第二数字信号；
对所述第二数字信号进行滤波；以及
基于经滤波的第二数字信号来控制具有耦合至所述采样节点的输出端的第二DAC。
17.根据权利要求16所述的方法，其中生成所述第二数字信号包括：经由振荡器，基于所述采样节点处的所述电压来生成振荡信号，所述第二数字信号经由计数器或相位量化器基于所述振荡信号而被生成。
18.根据权利要求17所述的方法，还包括：经由跨导放大器将所述采样节点处剩余的电压转换为电流，所述振荡信号基于所述电流而被生成。
19.根据权利要求16所述的方法，其中生成所述第二数字信号包括：
经由电流源从所述采样节点吸收电流，以开始减小所述采样节点处剩余的电压；以及
经由时间数字转换器(TDC)确定从所述电压的所述减小开始时和所述采样节点处的所述电压达到所述参考电压时的时间段，所述第二数字信号基于所述时间段而被生成。
20.根据权利要求16所述的方法，其中生成所述第二数字信号包括：
经由电容器阵列减小所述采样节点处的所述电压；以及
经由TDC确定从所述采样节点处的所述电压的所述减小开始时和所述采样节点处的所述电压达到所述参考电压时的时间段，所述第二数字信号基于所述时间段而被生成。
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