KR102601060B1

KR102601060B1 - 신속한 변환이 가능한 아날로그-디지털 변환기

Info

Publication number: KR102601060B1
Application number: KR1020220028018A
Authority: KR
Inventors: 이재진
Original assignee: 주식회사 피델릭스
Priority date: 2022-03-04
Filing date: 2022-03-04
Publication date: 2023-11-10
Also published as: US20230283289A1; KR20230130875A

Abstract

신속한 변환이 가능한 아날로그-디지털 변환기가 게시된다. 본 발명의 아날로그-디지털 변환기는 변환 디지털 코드에 따른 아날로그 성분의 변환 코드 전압을 발생하는 코드 전압 발생부; 입력 아날로그 전압을 변환 코드 전압과 비교하여 비교 결과 신호를 발생하는 전압 비교부; 클락 신호를 수신하여 제1 내지 제n 제어 펄스 신호를 발생하는 쉬프팅 레지스터; 및 비교 결과 신호와 상기 제1 내지 제n 제어 펄스 신호를 수신하여 상기 변환 디지털 코드를 발생하는 코드 발생부를 구비한다. 본 발명의 아날로그-디지털 변환기에 의하면, 최악 조건에서의 수신되는 입력 아날로그 전압의 변환 디지털 코드로의 신속한 변환이 가능하다.

Description

신속한 변환이 가능한 아날로그-디지털 변환기{ANALOG TO DIGITAL CONVERTOR WITH RAPID CONVERT}

본 발명은 전자 회로에 관한 것으로서, 특히, 아날로그 전압을 디지털 코드로 변환하는 아날로그-디지털 변환기에 관한 것이다.

아날로그-디지털 변환기(ADC)는 아날로그 신호의 레벨을 디지털 코드로 변환하는 회로로서, 반도체 메모리 장치 등에서 인터페이스 회로용으로 널리 사용되고 있다. 이러한 아날로그-디지털 변환기에 의하여, 아날로그 성분의 신호가 디지털 성분의 데이터로 변환됨으로써, 신호의 전송시에 발생될 수 있는 정보의 손실이 최소화될 수 있다.

한편, 최근의 반도체 메모리 장치가 고속화되고 있다. 이에 따라, 아날로그 전압의 디지털 코드로의 변환도 신속히 수행되는 것이 필요하다.

이러한 신속한 변환을 위하여, 연속 접근 방식을 채용하는 아날로그-디지털 변환기가 개발되고 있다. 이와 같이, 연속 접근 방식을 채용하는 아날로그-디지털 변환기는 반복적으로 디지털-아날로그 변환을 수행하여 디지털 코드에 따른 변환 코드 전압을 발생한다. 그리고, 아날로그 신호의 전압이 변환 코드 전압과 비교하여, 디지털 코드의 비트들의 데이터값들이 결정된다.

그러나, 기존의 아날로그-디지털 변환기에서는, 변환 코드 전압의 레벨이 최고값 또는 최저값으로부터 클락 신호의 클락 발생에 따라 순차적으로 변환된다. 만약, 디지털 코드가 4비트로 구성된 경우라면, 아날로그 전압에 따른 디지털 코드의 결정에 요구되는 최악 조건의 클락 신호의 클락의 수는 15이다.

그 결과, 기존의 아날로그-디지털 변환기에서는, 수신되는 아날로그 전압의 디지털 코드로의 변환에 상당한 시간이 소요되는 문제점이 발생된다.

본 발명의 목적은 아날로그 전압의 디지털 코드로의 변환이 신속히 수행될 수 있는 아날로그-디지털 변환기를 제공하는 데 있다.

상기의 목적을 달성하기 위한 본 발명의 일면은 입력 아날로그 전압을 수신하여 변환 디지털 코드로 변환하는 아날로그-디지털 변환기에 관한 것이다. 본 발명의 일면에 따른 아날로그-디지털 변환기는 상기 변환 디지털 코드에 따른 아날로그 성분의 변환 코드 전압을 발생하는 코드 전압 발생부로서, 상기 변환 디지털 코드는 제1 내지 제n(여기서, n은 2 이상의 자연수) 변환 디지털 비트를 포함하여 구성되며, 상기 제1 내지 제n 변환 디지털 비트는 최상위에서 최하위로의 순서적인 비트인 상기 코드 전압 발생부; 상기 입력 아날로그 전압을 상기 변환 코드 전압과 비교하여 비교 결과 신호를 발생하는 전압 비교부로서, 상기 비교 결과 신호는 상기 입력 아날로그 전압과 상기 변환 코드 전압의 비교 결과에 따른 논리 상태를 가지는 상기 전압 비교부; 클락 신호를 수신하여 제1 내지 제n 제어 펄스 신호를 발생하는 쉬프팅 레지스터로서, 상기 제1 내지 제n 제어 펄스 신호는 클락 신호의 클락 발생에 따라 비중첩적이며 순차적으로 활성화되는 펄스인 상기 쉬프팅 레지스터; 및 상기 비교 결과 신호와 상기 제1 내지 제n 제어 펄스 신호를 수신하여 상기 변환 디지털 코드를 발생하는 코드 발생부로서, 상기 변환 디지털 코드의 제i(여기서, i은 1 내지 n 인 자연수) 변환 디지털 비트는 상기 제i 제어 펄스 신호의 펄스 발생 동안의 상기 비교 결과 신호의 논리 상태에 의존되는 상기 코드 발생부를 구비한다. 그리고, 상기 코드 전압 발생부는 제1 내지 제p(여기서, p는 2의 n 거듭제곱이며) 분압 전압을 발생하는 저항 스트링으로서, 상기 제1 내지 제p 분압 전압은 전원 전압과 접지 전압 사이에 직렬로 형성되는 제1 내지 제(p-1) 분압 저항에 의하여 분압되는 레벨을 가지는 상기 저항 스트링; 및 상기 변환 코드 전압을 발생하는 선택 유닛으로서, 상기 변환 코드 전압은 상기 변환 디지털 코드에 따라 선택되는 상기 제1 내지 제p 분압 전압 중의 어느 하나와 동일한 레벨로 제어되는 상기 선택 유닛를 구비한다.

상기와 같은 본 발명의 아날로그-디지털 변환기에 의하면, 최악 조건에서의 수신되는 입력 아날로그 전압의 변환 디지털 코드로의 신속한 변환이 가능하다.

본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 아날로그-디지털 변환기를 나타내는 도면이다.
도 2는 도 1의 코드 전압 발생부를 자세히 나타내는 도면이다.
도 3은 도 1의 전압 비교부를 구체적으로 나타내는 도면이다.
도 4는 도 1의 쉬프팅 레지스터를 구체적으로 나타내는 도면이다.
도 5는 도 4의 제1 플립 플럽을 더욱 구체적으로 나타내는 도면이다.
도 6은 도 4의 제2 내지 제4 플립 플럽 중의 어느하나를 더욱 구체적으로 나타내는 도면이다.
도 7은 도 1의 상기 코드 발생부를 구체적으로 나타내는 도면이다.
도 8은 도 7의 제1 코드 발생 유닛을 더욱 구체적으로 나타내는 도면이다.
도 9는 도 7의 제2 내지 제4 코드 발생 유닛 중의 어느하나를 더욱 구체적으로 나타내는 도면이다.
도 10은 도 1의 아날로그-디지털 변환기에서의 주요 신호의 타이밍도이다.
도 11은 도 1의 아날로그-디지털 변환기에서의 변환 디지털 코드의 결정 방법을 설명하기 위한 도면이다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다.

그리고, 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.

한편, 본 명세서에서는 동일한 구성 및 작용을 수행하는 구성요소들에 대해서는 동일한 참조부호와 함께 < >속에 참조부호가 추가된다. 이때, 이들 구성요소들은 참조부호로 통칭한다. 그리고, 이들을 개별적인 구별이 필요한 경우에는, 참조부호 뒤에 '< >'가 추가된다.

또한 각 구성요소에 대한 복수의 표현도 생략될 수도 있다. 예컨대 복수개의 신호선으로 이루어진 구성일지라도 '신호선들'과 같이 표현할 수도 있고, '신호선'과 같이 단수로 표현할 수도 있다. 이는 신호선이 동일한 속성을 가지는 여러 신호선들, 예컨대 데이터 신호들과 같이 다발로 이루어진 경우에 이를 굳이 단수와 복수로 구분할 필요가 없기 때문이기도 하다. 이런 점에서 이러한 기재는 타당하다. 따라서 이와 유사한 표현들 역시 명세서 전반에 걸쳐 모두 이와 같은 의미로 해석되어야 한다.

이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일실시예에 따른 아날로그-디지털 변환기를 나타내는 도면으로서, 입력 아날로그 전압(VAGIN)을 수신하여 변환 디지털 코드(DGCV)로 변환하는 아날로그-디지털 변환기를 나타낸다.

도 1을 참조하면, 본 발명의 아날로그-디지털 변환기는 코드 전압 발생부(100), 전압 비교부(200), 쉬프팅 레지스터(300) 및 코드 발생부(400)를 구비한다.

상기 코드 전압 발생부(100)는 상기 변환 디지털 코드(DGCV)에 따른 아날로그 성분의 변환 코드 전압(VCOD)을 발생한다. 그리고, 상기 변환 디지털 코드(DGCV)는 n개의 변환 디지털 비트(CVBIT)들로 구성된다. 이때, n은 2 이상의 자연수이다. 하지만, 본 명세서에서의 설명의 편의를 위하여, n은 4로 가정된다.

즉, 본 명세서에서, 상기 변환 디지털 코드(DGCV)는 제1 내지 제4 변환 디지털 비트(CVBIT<1:4>)로 구성된다. 여기서, 상기 제1 내지 제4 변환 디지털 비트(CVBIT<1:4>)는 최상위에서 최하위로의 순서적인 비트이다.

도 2는 도 1의 코드 전압 발생부(100)를 자세히 나타내는 도면이다. 도 2를 참조하면, 상기 코드 전압 발생부(100)는 구체적으로 저항 스트링(110) 및 선택 유닛(130)을 구비한다.

상기 저항 스트링(110)은 p개의 분압 전압(VDV)을 발생한다. 이때, p는 2의 n 거듭제곱이다. 본 실시예에서는, n이 '4'로 가정되므로 p는 '16'이다.

즉, 상기 저항 스트링(110)은 상기 제1 내지 제16 분압 전압(VDV<1> 내지 VDV<16>)을 발생한다. 이때, 상기 제1 내지 제16 분압 전압(VDV<1> 내지 VDV<16>) 상기 전원 전압(VDD)과 상기 접지 전압(VSS) 사이에 직렬로 형성되는 제1 내지 제15 분압 저항(SR<1> 내지 SR<15>)에 의하여 분압되는 레벨을 가진다.

이러한 상기 저항 스트링(110)의 구성 및 작용은 당업자에게는 자명하다. 그러므로, 본 명세서에서는, 설명의 간략화를 위하여, 이에 대한 구체적인 기술은 생략된다.

상기 선택 유닛(130)은 상기 변환 코드 전압(VCOD)을 발생한다. 이때, 상기 변환 코드 전압(VCOD)는 상기 변환 디지털 코드(DGCV)에 따라 선택되는 상기 제1 내지 제16 분압 전압(VDV<1> 내지 VDV<16>) 중의 어느 하나와 동일한 레벨로 제어된다.

이러한 상기 선택 유닛(130)의 구성 및 작용도 당업자에게는 자명하다. 그러므로, 본 명세서에서는, 설명의 간략화를 위하여, 이에 대한 구체적인 기술은 생략된다.

다시 도 1을 참조하면, 상기 전압 비교부(200)는 상기 입력 아날로그 전압(VAGIN)을 상기 변환 코드 전압(VCOD)과 비교하여 비교 결과 신호(XRES)를 발생한다. 이때, 상기 비교 결과 신호(XRES)는 상기 입력 아날로그 전압(VAGIN)과 상기 변환 코드 전압(VCOD)의 비교 결과에 따른 논리 상태를 가진다.

도 3은 도 1의 전압 비교부(200)를 구체적으로 나타내는 도면이다. 도 3을 참조하면, 상기 전압 비교부(200)는 구체적으로 비교 유닛(210)과 버퍼링 유닛(230)을 구비한다.

상기 비교 유닛(210)은 상기 입력 아날로그 전압(VAGIN)을 상기 변환 코드 전압(VCOD)과 비교하여 비교 예비 신호(XPRCM)를 발생한다. 이때, 상기 비교 예비 신호(XPRCM)는 상기 입력 아날로그 전압(VAGIN)이 상기 변환 코드 전압(VCOD)보다 낮음에 따라 접지 전압(VSS)쪽으로 제어되며, 상기 입력 아날로그 전압(VAGIN)이 상기 변환 코드 전압(VCOD)보다 높음에 따라 전원 전압(VDD)쪽으로 제어된다.

참고로, 상기 비교 유닛(210)에서, 바이어스 전압(VBIAS)에 의하여 게이팅되는 앤모스 트랜지스터(211)은 전류 소스로 작용한다.

상기 버퍼링 유닛(230)은 상기 비교 예비 신호(XPRCM)를 버퍼링하여 상기 비교 결과 신호(XRES)로 발생한다.

이에 따라, 상기 비교 결과 신호(XRES)는 상기 입력 아날로그 전압(VAGIN)이 상기 변환 코드 전압(VCOD)보다 낮음에 따라 "L"(본 실시예에서는, '제1 논리상태'로 불릴 수 있음)로 제어되며, 상기 입력 아날로그 전압(VAGIN)이 상기 변환 코드 전압(VCOD)보다 높음에 따라 "H"(본 실시예에서는, '제2 논리상태'로 불릴 수 있음)로 제어된다. 이때, 상기 제1 논리 상태와 상기 제2 논리 상태는 서로 상반되는 논리 상태이다.

다시 도 1을 참조하면, 상기 쉬프팅 레지스터(300)는 클락 신호(CLK)를 수신하여 제1 내지 제4 제어 펄스 신호(XCPL<1:4>)를 발생한다. 여기서, 상기 제1 내지 제4 제어 펄스 신호(XCPL<1:4>)는 클락 신호(CLK)의 클락 발생에 따라 비중첩적이며 순차적으로 활성화되는 펄스 형태의 신호이다.

도 4는 도 1의 쉬프팅 레지스터(300)를 구체적으로 나타내는 도면이다. 도 4를 참조하면, 상기 쉬프팅 레지스터(300)는 상기 제1 내지 제4 제어 펄스 신호(XCPL<1:4>)를 발생하는 제1 내지 제4 플립 플럽(310<1:4>)을 구비한다.

상기 제1 내지 제4 플립 플럽(310<1:4>)은 리셋 신호(XRSTB)의 "H"로의 비활성화에 따라 인에이블된다. 이때, 상기 제1 제어 펄스 신호(XCPL<1>)는 상기 리셋 신호(XRSTB)의 "L"로의 활성화에 따라 활성화 즉, "H"의 제2 논리상태로 제어되며, 상기 제j 제어 펄스 신호(XCPL<j>)는 상기 리셋 신호(XRSTB)의 "L"로의 활성화에 따라 비활성화 즉, "L"의 제1 논리상태로 제어된다.

도 5는 도 4의 제1 플립 플럽(310<1>)을 더욱 구체적으로 나타내는 도면이다. 도 5를 참조하면, 상기 제1 플립 플럽(310<1>)은 제1 입력 플럽 유닛(311) 및 제1 출력 플럽 유닛(313)을 구비한다.

상기 제1 입력 플럽 유닛(311)은 상기 리셋 신호(XRSTB)의 "H"로의 비활성화에 따라 인에이블된다. 그리고, 상기 제1 입력 플럽 유닛(311)은 상기 접지 전압(VSS)을 수신하여 제1 입력 플럽 신호(XIFF<1>)를 발생한다. 이때, 상기 제1 입력 플럽 신호(XIFF<1>)는 상기 클락 신호(CLK)의 "H"로의 활성화에 응답하여 상기 접지 전압(VSS)과 상반되는 논리 상태로 채치되되, 상기 리셋 신호(XRSTB)의 "L"로의 활성화에 응답하여 "L"의 제1 논리 상태로 래치된다. 참고로, 상기 제1 입력 플럽 유닛(311)에서의 인버터(311a)는 클락 신호(CLK)의 비활성화시에 인에이블된다.

상기 제1 출력 플럽 유닛(313)은 상기 리셋 신호(XRSTB)의 "H"로의 비활성화에 따라 인에이블된다. 그리고, 상기 제1 출력 플럽 유닛(313)은 상기 제1 입력 플럽 신호(XIFF<1>)를 수신하여 상기 제1 제어 펄스 신호(XCPL<1>)를 발생한다. 이때, 상기 제1 제어 펄스 신호(XCPL<1>)는 상기 클락 신호(CLK)의 "L"로의 비활성화에 응답하여 상기 제1 입력 플럽 신호(XIFF<1>)와 상반되는 논리 상태로 래치되되, 상기 리셋 신호(XRSTB)의 "L"로의 활성화에 응답하여 "H"의 제2 논리 상태로 래치된다. 참고로, 상기 제1 출력 플럽 유닛(313)에서의 인버터(313a)는 클락 신호(CLK)의 활성화시에 인에이블된다.

상기와 같은 도 5의 제1 플립 플럽(310<1>)에 의하면, 상기 제1 제어 펄스 신호(XCPL<1>)는 상기 리셋 신호(XRSTB)의 "L"로의 활성화에 응답하여 "H"의 제2 논리 상태로 래치된다. 그리고, 상기 클락 신호(CLK)의 클락에 따라 상기 접지 전압(VSS)의 논리상태 즉, "L"의 논리상태로 래치된다.

그리고, 도 6은 도 4의 제2 내지 제4 플립 플럽(310<2:4>) 중의 어느하나를 더욱 구체적으로 나타내는 도면으로서, 제j 플립 플럽(310<j>)이 대표적으로 도시된다. 여기서, j는 2 내지 4인 자연수이다. 도 6를 참조하면, 상기 제j 플립 플럽(310<j>)은 제j 입력 플럽 유닛(315) 및 제j 출력 플럽 유닛(317)을 구비한다.

상기 제j 입력 플럽 유닛(315)은 상기 리셋 신호(XRSTB)의 "H"로의 비활성화에 따라 인에이블된다. 그리고, 제j 입력 플럽 유닛(315)은 상기 제(j-1) 제어 펄스 신호(XCPL<j->)를 수신하여 제j 입력 플럽 신호(XIFF<j>)를 발생한다. 이때, 상기 제j 입력 플럽 신호(XIFF<j>)는 상기 클락 신호(CLK)의 "H"로의 활성화에 응답하여 상기 제(j-1) 제어 펄스 신호(XCPL<j->)와 상반되는 논리 상태로 채치되되, 상기 리셋 신호(XRSTB)의 "L"로의 활성화에 응답하여 "H"의 제2 논리 상태로 래치된다. 참고로, 상기 제j 입력 플럽 유닛(315)에서의 인버터(315a)는 클락 신호(CLK)의 비활성화시에 인에이블된다.

상기 제j 출력 플럽 유닛(317)은 상기 리셋 신호(XRSTB)의 "H"로의 비활성화에 따라 인에이블된다. 그리고, 상기 제j 출력 플럽 유닛(317)은 상기 제j 입력 플럽 신호(XIFF<j>)를 수신하여 상기 제j 제어 펄스 신호(XCPL<j>)를 발생한다. 이때, 상기 제j 제어 펄스 신호(XCPL<j>)는 상기 클락 신호(CLK)의 "L"로의 비활성화에 응답하여 상기 제j 입력 플럽 신호(XIFF<j>)와 상반되는 논리 상태로 래치되되, 상기 리셋 신호(XRSTB)의 "L"로의 활성화에 응답하여 "L"의 제1 논리 상태로 래치된다. 참고로, 상기 제j 출력 플럽 유닛(317)에서의 인버터(317a)는 클락 신호(CLK)의 활성화시에 인에이블된다.

상기와 같은 도 6의 제j 플립 플럽(310<j>)에 의하면, 상기 제j 제어 펄스 신호(XCPL<j>)는 상기 리셋 신호(XRSTB)의 "L"로의 활성화에 응답하여 "L"의 제1 논리 상태로 래치된다. 그리고, 상기 클락 신호(CLK)의 클락에 따라 상기 제(j-1) 입력 플럽 신호(XIFF<j-1>)의 논리 상태로 래치된다.

결과적으로, 상기와 같은 도 4의 쉬프팅 레지스터(300)에 의하면, 상기 리셋 신호(XRSTB)의 "L"의 활성화에 응답하여, 상기 제1 제어 펄스 신호(XCPL<1>)는 "H"의 제2 논리상태로 제어되고, 상기 제2 내지 제4 제어 펄스 신호(XCPL<2:4>)는 "L"의 제1 논리상태로 제어된다.(도 10의 t11 참조)

그리고, 상기 제2 내지 제4 제어 펄스 신호(XCPL<2:4>)는 상기 클락 신호(CLK)의 "L"로의 비활성화 즉, 클락의 발생에 따라 순차적으로 "H"의 제2 논리상태로 제어된다.(도 10의 t12, t13, t14 참조)

다시 도 1을 참조하면, 상기 코드 발생부(400)는 상기 비교 결과 신호(XRES)와 상기 제1 내지 제4 제어 펄스 신호(XCPL<1:4>)를 수신하여 상기 변환 디지털 코드(DGCV)의 제1 내지 제4 변환 디지털 비트(CVBIT<1:4>)를 발생한다. 여기서, 제i 변환 디지털 비트(CVBIT<i>)는 제i 제어 펄스 신호(XCPL<i>)의 펄스 발생 동안의 상기 비교 결과 신호(XRES)의 논리 상태에 의존된다.

도 7은 도 1의 상기 코드 발생부(400)를 구체적으로 나타내는 도면이다. 도 7을 참조하면, 상기 코드 발생부(400)는 상기 제1 내지 제4 변환 디지털 비트(CVBIT<1:4>)를 발생하는 제1 내지 제4 코드 발생 유닛(410<1:4>)을 구비한다.

상기 코드 발생 유닛(410<1:4>)은 리셋 신호(XRSTB)의 "H"로의 비활성화에 따라 인에이블된다. 이때, 상기 제1 변환 디지털 비트(CVBIT<1>)는 상기 리셋 신호(XRSTB)의 "L"로의 활성화에 따라 활성화 즉, "L"의 제1 논리상태로 제어되며, 상기 제j 변환 디지털 비트(CVBIT<j>)는 상기 리셋 신호(XRSTB)의 "L"로의 활성화에 따라 비활성화 즉, "H"의 제2 논리상태로 제어된다.

도 8은 도 7의 제1 코드 발생 유닛(410<1>)을 더욱 구체적으로 나타내는 도면이다. 도 8을 참조하면, 상기 제1 코드 발생 유닛(410<1>)은 제1 입력 코드 수단(411) 및 제1 출력 코드 수단(413)을 구비한다.

상기 제1 입력 코드 수단(411)은 상기 리셋 신호(XRSTB)의 "H"로의 비활성화에 따라 인에이블된다. 그리고, 상기 제1 입력 코드 수단(411)은 상기 제1 제어 펄스 신호(XCPL<1>)의 "H"로의 활성화에 응답하여 상기 비교 결과 신호(XRES)를 래치하고, 제1 입력 코드 신호(XICD<1>)를 발생한다. 이때, 상기 제1 입력 코드 신호(XICD<1>)는 상기 비교 결과 신호(XRES)와 동일한 논리 상태를 가지며, 상기 리셋 신호(XRSTB)의 "L"로의 활성화에 응답하여 "L"의 제1 논리 상태로 제어된다.

상기 제1 출력 코드 수단(413)은 상기 제1 제어 펄스 신호(XCPL<1>)의 "L"로의 비활성화에 응답하여 상기 제1 입력 코드 신호(XICD<1>)를 상기 제1 변환 디지털 비트(CVBIT<1>)로 발생한다.

즉, 상기와 같은 도 8의 제1 코드 발생 유닛(410<1>)에 의하면, 상기 제1 변환 디지털 비트(CVBIT<1>)는 상기 제1 제어 펄스 신호(XCPL<1>)의 "H"로의 활성화에 따라 "L"의 상기 제1 논리 상태로 제어되며, 상기 제1 제어 펄스 신호(XCPL<1>)의 "L"로의 비활성화에 따라 상기 비교 결과 신호(XRES)의 논리 상태와 동일한 논리 상태로 제어되고 래치된다.

그리고, 도 9는 도 7의 제2 내지 제4 코드 발생 유닛(410<2:4>) 중의 어느하나를 더욱 구체적으로 나타내는 도면으로서, 제j 코드 발생 유닛(410<j>)이 대표적으로 도시된다. 여기서, j는 2 내지 4인 자연수이다. 도 9을 참조하면, 상기 제j 코드 발생 유닛(410<j>)은 제j 입력 코드 수단(415) 및 제j 출력 코드 수단(417)을 구비한다.

상기 제j 입력 코드 수단(415)은 상기 리셋 신호(XRSTB)의 "H"로의 비활성화에 따라 인에이블된다. 그리고, 상기 제j 입력 코드 수단(415)은 상기 제j 제어 펄스 신호(XCPL<j>)의 "H"로의 활성화에 응답하여 상기 비교 결과 신호(XRES)를 래치하고, 제j 입력 코드 신호(XICD<j>)를 발생한다. 이때, 상기 제j 입력 코드 신호(XICD<j>)는 상기 비교 결과 신호(XRES)와 동일한 논리 상태를 가지며, 상기 리셋 신호(XRSTB)의 "L"로의 활성화에 응답하여 "H"의 제2 논리 상태로 제어된다.

상기 제j 출력 코드 수단(417)은 상기 제j 제어 펄스 신호(XCPL<j>)의 "L"로의 비활성화에 응답하여 상기 제j 입력 코드 신호(XICD<j>)를 상기 제j 변환 디지털 비트(CVBIT<j>)로 발생한다.

즉, 상기와 같은 도 9의 제j 코드 발생 유닛(410<j>)에 의하면, 상기 제j 변환 디지털 비트(CVBIT<j>)는 상기 제j 제어 펄스 신호(XCPL<j>)의 "H"로의 활성화에 따라 "L"의 상기 제1 논리 상태로 제어되며, 상기 제j 제어 펄스 신호(XCPL<j>)의 "L"로의 비활성화에 따라 상기 비교 결과 신호(XRES)의 논리 상태와 동일한 논리 상태로 제어되고 래치된다.

결과적으로, 상기와 같은 도 7의 상기 코드 발생부(400)에 의하면, 상기 리셋 신호(XRSTB)의 "L"의 활성화에 응답하여, 상기 제1 내지 제4 변환 디지털 비트(CVBIT<1:4>)의 초기 논리상태가 설정된다. 다시 기술하자면, 상기 리셋 신호(XRSTB)의 "L"의 활성화에 응답하여, 상기 제1 변환 디지털 비트(CVBIT<1>)는 "L"의 제1 논리상태로 제어되고, 상기 제2 내지 제4 변환 디지털 비트(CVBIT<2:4>)는 "H"의 제2 논리상태로 제어된다.(도 10의 t11 참조)

그리고, 상기 제1 내지 제4 변환 디지털 비트(CVBIT<1:4>)는 대응하는 상기 제1 내지 제4 제어 펄스 신호(XCPL<1:4>)의 활성화에 따라 "L"의 제1 논리상태로 제어되며, "L"로의 비활성화에 따라 상기 비교 결과 신호(XRES)의 논리 상태와 동일한 논리 상태로 래치되어 제어된다.(도 10의 t31, t32, t33, t34 참조)

계속하여, 도 11을 참조하여, 본 발명의 아날로그-디지털 변환기에서의, 상기 입력 아날로그 전압(VAGIN)의 레벨에 따른 상기 변환 디지털 코드(DGCV)의 제1 내지 제4 변환 디지털 비트(CVBIT<1:4>)의 결정 과정을 살펴본다.

도 11에서, 구간 P11 내지 구간 P14는 각각 제1 내지 제4 제어 펄스 신호(XCPL<1:4>)가 "H"로 활성화되는 구간을 나타낸다. 그리고, 도 11에서는, 상기 입력 아날로그 전압(VAGIN)은 제5 분압 전압(VDV<5>)과 제6 분압 전압(VDV<6>) 사이의 레벨이라 가정된다.

먼저, 구간 P11에서는, 제1 변환 디지털 비트(CVBIT<1>)의 비트값은 "L"이고, 제2 내지 제4 변환 디지털 비트(CVBIT<2:4>)의 비트값은 "H"이다. 이때, 상기 변환 코드 전압(VCOD)는 제1 분압 전압(VDV<1>)과 제16 분압 전압(VDV<16>)의 중간 레벨에 가까운 제9 분압 전압(VDV<9>)로 제어된다.

이 경우, 상기 입력 아날로그 전압(VAGIN)은 상기 변환 코드 전압(VCOD)보다 높은 레벨이므로, 상기 제1 변환 디지털 비트(CVBIT<1>)의 비트값은 "H"로 결정되고 래치된다.

구간 P12에서는, 제1 변환 디지털 비트(CVBIT<1>)의 비트값은 이미 결정된 "H"이다. 제2 변환 디지털 비트(CVBIT<2>)의 비트값은 "L"이고, 제3 내지 제4 변환 디지털 비트(CVBIT<3:4>)의 비트값은 "H"이다.

이때, 상기 변환 코드 전압(VCOD)는 상기 제1 분압 전압(VDV<1>)과 상기 제9 분압 전압(VDV<9>)의 중간 레벨에 가까운 제5 분압 전압(VDV<5>)로 제어된다.

이 경우, 상기 입력 아날로그 전압(VAGIN)은 상기 변환 코드 전압(VCOD)보다 낮은 레벨이므로, 상기 제2 변환 디지털 비트(CVBIT<2>)의 비트값은 "L"로 결정되고 래치된다.

구간 P13에서는, 제1 변환 디지털 비트(CVBIT<1>)와 제2 변환 디지털 비트(CVBIT<2>)의 비트값은 이미 결정된 "H"와 "L"이다. 제3 변환 디지털 비트(CVBIT<3>)의 비트값은 "L"이고, 제4 변환 디지털 비트(CVBIT<4>)의 비트값은 "H"이다.

이때, 상기 변환 코드 전압(VCOD)는 상기 제5 분압 전압(VDV<5>)과 상기 제9 분압 전압(VDV<9>)의 중간 레벨에 가까운 제7 분압 전압(VDV<7>)로 제어된다.

이 경우, 상기 입력 아날로그 전압(VAGIN)은 상기 변환 코드 전압(VCOD)보다 높은 레벨이므로, 상기 제3 변환 디지털 비트(CVBIT<3>)의 비트값은 "H"로 결정되고 래치된다.

구간 P14에서는, 제1 변환 디지털 비트(CVBIT<1>), 제2 변환 디지털 비트(CVBIT<2>)와 제3 변환 디지털 비트(CVBIT<3>)의 비트값은 이미 결정된 "H", "L"와 "H"이다. 그리고, 제4 변환 디지털 비트(CVBIT<4>)의 비트값은 "L"이다.

이때, 상기 변환 코드 전압(VCOD)는 상기 제5 분압 전압(VDV<5>)과 상기 제7 분압 전압(VDV<7>)의 중간 레벨에 가까운 제6 분압 전압(VDV<6>)로 제어된다.

이 경우, 상기 입력 아날로그 전압(VAGIN)은 상기 변환 코드 전압(VCOD)보다 높은 레벨이므로, 상기 제4 변환 디지털 비트(CVBIT<4>)의 비트값은 "H"로 결정되고 래치된다.

상기와 같은 방법에 의하여, 상기 변환 디지털 코드(DGCV)의 제1 내지 제4 변환 디지털 비트(CVBIT<1:4>)의 비트값은 (H,L,H,H)로 결정된다. 즉, 입력 아날로그 전압(VAGIN)에 따른 변환 디지털 코드(DGCV)의 결정에 요구되는 클락 신호(CLK)의 펄스의 수는 '4'이다.

결과적으로, 상기와 같은 본 발명의 아날로그-디지털 변환기에 의하면, 최악 조건에서의 수신되는 입력 아날로그 전압(VAGIN)의 변환 디지털 코드(DGCV)로의 신속한 변환이 가능하다.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

입력 아날로그 전압을 수신하여 변환 디지털 코드로 변환하는 아날로그-디지털 변환기에 있어서,
상기 변환 디지털 코드에 따른 아날로그 성분의 변환 코드 전압을 발생하는 코드 전압 발생부로서, 상기 변환 디지털 코드는 제1 내지 제n(여기서, n은 2 이상의 자연수) 변환 디지털 비트를 포함하여 구성되며, 상기 제1 내지 제n 변환 디지털 비트는 최상위에서 최하위로의 순서적인 비트인 상기 코드 전압 발생부;
상기 입력 아날로그 전압을 상기 변환 코드 전압과 비교하여 비교 결과 신호를 발생하는 전압 비교부로서, 상기 비교 결과 신호는 상기 입력 아날로그 전압과 상기 변환 코드 전압의 비교 결과에 따른 논리 상태를 가지는 상기 전압 비교부;
클락 신호를 수신하여 제1 내지 제n 제어 펄스 신호를 발생하는 쉬프팅 레지스터로서, 상기 제1 내지 제n 제어 펄스 신호는 클락 신호의 클락 발생에 따라 비중첩적이며 순차적으로 활성화되는 펄스인 상기 쉬프팅 레지스터; 및
상기 비교 결과 신호와 상기 제1 내지 제n 제어 펄스 신호를 수신하여 상기 변환 디지털 코드를 발생하는 코드 발생부로서, 상기 변환 디지털 코드의 제i(여기서, i은 1 내지 n 인 자연수) 변환 디지털 비트는 상기 제i 제어 펄스 신호의 펄스 발생 동안의 상기 비교 결과 신호의 논리 상태에 의존되는 상기 코드 발생부를 구비하며,
상기 코드 전압 발생부는
제1 내지 제p(여기서, p는 2의 n 거듭제곱이며) 분압 전압을 발생하는 저항 스트링으로서, 상기 제1 내지 제p 분압 전압은 전원 전압과 접지 전압 사이에 직렬로 형성되는 제1 내지 제(p-1) 분압 저항에 의하여 분압되는 레벨을 가지는 상기 저항 스트링; 및
상기 변환 코드 전압을 발생하는 선택 유닛으로서, 상기 변환 코드 전압은 상기 변환 디지털 코드에 따라 선택되는 상기 제1 내지 제p 분압 전압 중의 어느 하나와 동일한 레벨로 제어되는 상기 선택 유닛를 구비하는 것을 특징으로 하는 아날로그-디지털 변환기.
제1항에 있어서, 상기 제1 변환 디지털 비트는
리셋 신호의 활성화에 따라 제1 논리 상태로 제어되며,
상기 제2 내지 제n 변환 디지털 비트는
상기 리셋 신호의 활성화에 따라 상기 제1 논리 상태와 상반되는 제2 논리 상태로 제어되는 것을 특징으로 하는 아날로그-디지털 변환기.
삭제
제1항에 있어서, 상기 비교 결과 신호는
상기 입력 아날로그 전압이 상기 변환 코드 전압보다 낮음에 따라 제1 논리 상태로 제어되며, 상기 입력 아날로그 전압이 상기 변환 코드 전압보다 높음에 따라 상기 제1 논리 상태와 상반되는 제2 논리 상태로 제어되는 것을 특징으로 하는 아날로그-디지털 변환기.
제1항에 있어서, 상기 제1 제어 펄스 신호는
리셋 신호의 활성화에 따라 활성화 상태로 제어되며,
상기 제2 내지 제n 제어 펄스 신호는
상기 리셋 신호의 활성화에 따라 비활성화 상태로 제어되는 것을 특징으로 하는 아날로그-디지털 변환기.
제5항에 있어서, 상기 쉬프팅 레지스터는
상기 제1 내지 제n 제어 펄스 신호를 발생하는 제1 내지 제n 플립 플럽을 구비하며,
제1 플립 플럽은 상기 리셋 신호의 비활성화에 따라 인에이블되어, 상기 클락 신호의 활성화에 따라 수신되는 접지 전압을 래치하고, 상기 클락 신호의 비활성화에 따라 래치된 상기 접지 전압의 논리상태로 상기 제1 제어 펄스 신호를 제어하며,
제j(여기서, j는 2 내지 n인 자연수) 플립 플럽은 상기 리셋 신호의 비활성화에 따라 인에이블되어, 상기 클락 신호의 활성화에 따라 수신되는 상기 제(j-1) 제어 펄스 신호를 래치하고, 상기 클락 신호의 비활성화에 따라 래치된 상기 제(j-1) 제어 펄스 신호의 논리상태로 상기 제j 제어 펄스 신호를 제어하는 것을 특징으로 하는 아날로그-디지털 변환기.
제6항에 있어서, 상기 제1 플립 플럽은
상기 리셋 신호의 비활성화에 따라 인에이블되며, 상기 접지 전압을 수신하여 제1 입력 플럽 신호를 발생하는 제1 입력 플럽 유닛으로서, 상기 제1 입력 플럽 신호는 상기 클락 신호의 활성화에 응답하여 상기 접지 전압과 상반되는 논리 상태로 래치되되, 상기 리셋 신호의 활성화에 응답하여 제1 논리 상태로 래치되는 상기 제1 입력 플럽 유닛; 및
상기 리셋 신호의 비활성화에 따라 인에이블되며, 상기 제1 입력 플럽 신호를 수신하여 상기 제1 제어 펄스 신호를 발생하는 제1 출력 플럽 유닛으로서, 상기 제1 제어 펄스 신호는 상기 클락 신호의 비활성화에 응답하여 상기 제1 입력 플럽 신호와 상반되는 논리 상태로 래치되되, 상기 리셋 신호의 활성화에 응답하여 제2 논리 상태로 래치되는 상기 제1 출력 플럽 유닛을 구비하는 것을 특징으로 하는 아날로그-디지털 변환기.
제7항에 있어서, 상기 제j 플립 플럽은
상기 리셋 신호의 비활성화에 따라 인에이블되며, 상기 제(j-1) 제어 펄스 신호를 수신하여 제j 입력 플럽 신호를 발생하는 제j 입력 플럽 유닛으로서, 상기 제j 입력 플럽 신호는 상기 클락 신호의 활성화에 응답하여 상기 제(j-1) 제어 펄스 신호와 상반되는 논리 상태로 래치되되, 상기 리셋 신호의 활성화에 응답하여 제2 논리 상태로 래치되는 상기 제j 입력 플럽 유닛;
상기 리셋 신호의 비활성화에 따라 인에이블되며, 상기 제j 입력 플럽 신호를 수신하여 상기 제j 제어 펄스 신호를 발생하는 제j 출력 플럽 유닛으로서, 상기 제j 제어 펄스 신호는 상기 클락 신호의 비활성화에 응답하여 상기 제j 입력 플럽 신호와 상반되는 논리 상태를 가지되, 상기 리셋 신호의 활성화에 응답하여 제1 논리 상태로 제어되는 상기 제j 출력 플럽 유닛을 구비하는 것을 특징으로 하는 아날로그-디지털 변환기.
제5항에 있어서, 제1 변환 디지털 비트는
상기 리셋 신호의 활성화에 따라 제1 논리 상태로 제어되며,
제2 내지 제n 변환 디지털 비트는
상기 리셋 신호의 활성화에 따라 상기 제1 논리 상태와 상반되는 제2 논리 상태로 제어되는 것을 특징으로 하는 아날로그-디지털 변환기.
제9항에 있어서, 상기 제i 변환 디지털 비트는
상기 제i 제어 펄스 신호의 활성화에 따라 상기 제1 논리 상태로 제어되며, 상기 제i 제어 펄스 신호의 비활성화에 따라 상기 비교 결과 신호의 논리 상태에 따른 논리 상태로 래치되는 것을 특징으로 하는 아날로그-디지털 변환기.
제9항에 있어서, 상기 코드 발생부는
상기 제1 내지 제n 변환 디지털 비트를 발생하는 제1 내지 제n 코드 발생 유닛을 구비하는 것을 특징으로 하는 아날로그-디지털 변환기.
제11항에 있어서, 상기 제1 코드 발생 유닛은
상기 리셋 신호의 비활성화에 따라 인에이블되며, 상기 제1 제어 펄스 신호의 활성화에 응답하여 상기 비교 결과 신호를 래치하고, 제1 입력 코드 신호를 발생하는 제1 입력 코드 수단으로서, 상기 제1 입력 코드 신호는 상기 비교 결과 신호와 동일한 논리 상태를 가지되, 상기 리셋 신호의 활성화에 응답하여 제1 논리 상태로 제어되는 상기 제1 입력 코드 수단; 및
상기 제1 제어 펄스 신호의 비활성화에 응답하여 상기 제1 입력 코드 신호를 상기 제1 변환 디지털 비트로 발생하는 제1 출력 코드 수단을 구비하는 것을 특징으로 하는 아날로그-디지털 변환기.
제12항에 있어서, 제j(여기서, j는 2 내지 n인 자연수) 코드 발생 유닛은
상기 리셋 신호의 비활성화에 따라 인에이블되며, 상기 제j 제어 펄스 신호의 활성화에 응답하여 상기 비교 결과 신호를 래치하고, 제j 입력 코드 신호를 발생하는 제j 입력 코드 수단으로서, 상기 제j 입력 코드 신호는 상기 비교 결과 신호와 동일한 논리 상태를 가지되, 상기 리셋 신호의 활성화에 응답하여 제2 논리 상태로 제어되는 상기 제j 입력 코드 수단; 및
상기 제j 제어 펄스 신호의 비활성화에 응답하여 상기 제j 입력 코드 신호를 상기 제j 변환 디지털 비트로 발생하는 제j 출력 코드 수단을 구비하는 것을 특징으로 하는 아날로그-디지털 변환기.