CN207884598U - 一种用于高速多路接口总线的差分时钟树电路 - Google Patents

Abstract

本实用新型公开了一种用于高速多路接口总线的差分时钟树电路。本用于高速多路接口总线的差分时钟树电路具有低抖动、结构简单、可以级联和抗噪声能力强的特点，还可以高速时钟的长距离传输。本实用新型高度对称的全模拟差分时钟树电路，具有低抖动、结构简单、可以级联，抗噪声能力强，可以高速时钟的长距离传输。基于该差分时钟树电路形成的级联电路则为全差分结构，差分结构成对出现，对噪声的抑制能力强；其次，差分时钟树电路采用的结构是差分输入/输出的结构形式，可实现级联；再次，采用场效应管偏置供电，可以屏蔽电源以及地上的噪声，实现低抖动特性；最后，采用晶体管的集电极串联电阻降低差分信号的摆幅，驱动能力强，可实现长距离的传输。

Description

一种用于高速多路接口总线的差分时钟树电路

技术领域

本实用新型涉及高速接口总线传输系统，特别涉及一种用于高速多路接口总线的差分时钟树电路。

背景技术

近年来，随着无线通信、卫星定位、遥控遥测技术以及精密制导等现代高技术的广泛应用和不断发展，高速接口总线芯片设计技术成为了半导体行业的新热点。

在多路高速总线系统中，总线的发展由过去的单路高速总线正在朝多路并行高速总线过渡，如双倍速率同步动态随机存储器(DDR)总线，高速串行计算机扩展(PCIE)总线，HyperTransport总线等都是多路高速总线，实际上多路总线通常需要高速时钟树作为片内的时钟信号传输通道。而用于高速多路接口的时钟同步问题是多路高速接口电路中的重要问题，时钟树的电路设计决定多路接口时序的重要环节。

传统的在数字芯片中，时钟树电路都是由传统的缓冲寄存器(Buffer)树组成，如图1所示，这种时钟树的特点是面积较小，可以做成标准单元的形式，功耗较低，设计比较简单。但是相对于高速的接口电路中，目前的时钟速度要远远高于普通的时钟频率，通常时钟频率超过1GHz，这种时钟树如果仍旧采用传统的时钟树，无法满足时钟驱动及抖动特性的要求。

实用新型内容

针对上述现有技术中的缺点和不足，本实用新型的目的在于提供一种用于高速多路接口总线的差分时钟树电路，具有低抖动、结构简单、可以级联，抗噪声能力强，可以高速时钟的长距离传输。

本实用新型的目的是通过以下技术方案实现的：

一种用于高速多路接口总线的差分时钟树电路，包含多级差分子时钟电路；所述每级差分子时钟电路包含晶体管M1和晶体管M2组成的差分电路，所述晶体管M1的漏极D串联电阻R1，在晶体管M2的漏极D串联电阻R2，晶体管M1和晶体管M2的源极S均与场效应管MB1的漏极D电相连，所述场效应管MB1的源极S接地；晶体管M1和晶体管M2的漏极D分别作为差分信号的两个输出端。

其中，所述多级差分子时钟电路至少为2级。

在所述多级差分子时钟电路中，次级的差分子时钟电路的两个晶体管的栅极G分别连接上一级差分子时钟电路的对应晶体管的漏极D；次级差分子时钟电路的场效应管的栅极G与上一级差分子时钟电路的场效应管的栅极G直连。

在工作状态下，所述晶体管M1和晶体管M2的栅极G分别加有工作电压VINA、VINB；所述场效应管MB1的栅极G加有偏置电压Vbias。

所述晶体管M1、晶体管M2和场效应管MB1为P型场效应管。

与现有技术相比，本实用新型用于高速多路接口总线的差分时钟树电路至少具有以下有益效果：

低抖动、结构简单、可以级联，抗噪声能力强，可以高速时钟的长距离传输。

差分结构成对出现，对噪声的抑制能力远远好于传统的单端结构；其次，由于单个的差分时钟树电路采用的结构是差分输入/输出的结构形式，实现了差分时钟树电路的级联；再次，采用了独立的电流源(场效应管)偏置供电，可以很好的屏蔽电源以及地上的噪声，实现低抖动的特性；最后，采用晶体管的漏极输出串联电阻的方式可以有效降低差分信号的摆幅，差分低摆幅电路解耦股通常具有很强的驱动能力，可以实现长距离的传输。因此，这种结构非常适用于高速接口总线的时钟传输，实现高速时钟树结构。

附图说明

图1为传统的Buffer时钟树结构；

图2为本实用新型实施例用于高速多路接口总线的差分时钟树电路结构示意图。

具体实施方式

为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本实用新型实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本实用新型的实施例的详细描述并非旨在限制要求保护的本实用新型的范围，而是仅仅表示本实用新型的选定实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

下面详细描述本实用新型的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本实用新型，而不能理解为对本实用新型的限制。

图2为本实用新型实施例用于高速多路接口总线的差分时钟树电路结构示意图。

如图2所示的差分时钟树电路，以第一级为例，在第一级子电路中，包括晶体管M1和晶体管M2组成的差分子时钟电路，在晶体管M1的漏极D串联电阻R1，在晶体管M2的漏极D串联电阻R2，晶体管M1和晶体管M2的源极S均与场效应管MB1的漏极电连接。所述场效应管MB1的源极S接地。

当该电路在工作状态时，晶体管M1和晶体管M2的栅极G分别加有工作电压VINA、VINB，所述场效应管MB1的栅极G之间加有偏置电压Vbias；晶体管M1的漏极D和晶体管M2的漏极D产生差分输出信号。

上述差分子时钟电路中的晶体管M1、M2也可以采用N型场效应管。

在实际的高速多路接口总线电路中应用时，上述的差分子电路需要至少2个以上组成级联的差分时钟树电路进行使用。

参考图2，为多个上述差分子时钟电路组成的差分时钟树电路。所述差分时钟树电路中，次级的差分子时钟电路的两个晶体管的栅极G分别连接上一级差分子时钟电路的对应晶体管的漏极D；次级差分子时钟电路的场效应管的栅极G与上一级差分子时钟电路的场效应管的栅极直连。其他差分子时钟电路依此相连。最后一级差分子时钟电路的两个晶体管的漏极D作为差分信号输出。

结合上述实施例及图2所示电路不难得出，本实用新型的差分时钟树电路是全差分结构，差分结构本身是成对出现的，它对噪声的抑制能力要远远好于传统的单端结构；其次，由于单个的差分时钟树电路采用的结构是差分输入/输出的结构形式，因此可以实现差分时钟的级联；再次，采用了独立的电流源(场效应管)偏置供电，可以很好的屏蔽电源与地(GND)之间的噪声，从而实现时钟信号的低抖动特性；最后，采用晶体管的漏极D输出串联电阻的方式可以有效降低差分信号的摆幅(振幅)，差分低摆幅电路解耦股通常具有很强的驱动能力，可以实现长距离的传输。因此，这种结构非常适用于高速接口总线的时钟传输，实现高速时钟树结构。

以上所述，仅为本实用新型较佳的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应该以权利要求书的保护范围为准。

Claims (5)

1.一种用于高速多路接口总线的差分时钟树电路，其特征在于，包含多级差分子时钟电路；所述每级差分子时钟电路包含晶体管M1和晶体管M2组成的差分电路，所述晶体管M1的漏极D串联电阻R1，在晶体管M2的漏极D串联电阻R2，晶体管M1和晶体管M2的源极S均与场效应管MB1的漏极D电相连，所述场效应管MB1的源极S接地；晶体管M1和晶体管M2的漏极D分别作为差分信号的两个输出端。

2.根据权利要求1所述用于高速多路接口总线的差分时钟树电路，其特征在于，所述多级差分子时钟电路至少为2级。

3.根据权利要求2所述用于高速多路接口总线的差分时钟树电路，其特征在于，在所述多级差分子时钟电路中，次级的差分子时钟电路的两个晶体管的栅极G分别连接上一级差分子时钟电路的对应晶体管的漏极D；次级差分子时钟电路的场效应管的栅极G与上一级差分子时钟电路的场效应管的栅极G直连。

4.根据权利要求1或3所述用于高速多路接口总线的差分时钟树电路，其特征在于，在工作状态下，所述晶体管M1和晶体管M2的栅极G分别加有工作电压VINA、VINB；所述场效应管MB1的栅极G加有偏置电压Vbias。

5.根据权利要求1或3所述用于高速多路接口总线的差分时钟树电路，其特征在于，所述晶体管M1、晶体管M2和场效应管MB1为P型场效应管。