CN1222790A - 耦合锁相环的方法和装置 - Google Patents

Abstract

本发明涉及产生同步时钟信号的方法和装置。根据该方法和装置,产生第一和第二组信号,它们相对于基准时钟具有时变相位差。第一时钟由从第一组信号中取出的第一系列信号提供,其中所述信号的接续受第一相位差的影响。第二时钟由从第二组信号中取出的第二系列信号提供,其中所述第二系列信号的接续受第一相位差的影响。所述第一组信号的接续还受第一相位差的影响。

Description

耦合锁相环的方法和装置

本发明涉及共同未决的申请“锁相环中相位旋转的方法和装置”，提交日1998年1月7日，序列号09/004,133，该申请已转让给此处的受让人，被本文引用为参考。

本发明还涉及共同未决的申请“利用差分SAW振荡器的CMOS微处理器的时钟生成装置和方法”，提交日1997年10月31日，序列号742,220，该申请已转让给此处的受让人，被本文引用为参考。

1．技术领域

本发明一般而言涉及集成电路工艺。具体而言涉及时钟生成装置，比如CMOS微处理器集成电路中使用的时钟生成装置。

2．相关领域的说明：

在利用动态电路设计集成微处理器电路时，通常希望所采用的电路具有较低的抖动。“抖动”是指信号中的振荡或波动。特别是在集成电路装置中，抖动通常是因电源噪声和基片噪声而引起的，被看作为信号振幅或相位的短时不稳定度。故此抖动可以描述为时钟边沿出现的不确定性。通常在集成电路装置中会遇到两类抖动，正的抖动以及负的抖动。负抖动是时钟边沿领先于其理想时间的时间量。正抖动是时钟边沿滞后于其理想时间的时间量。时钟源的负抖动有损于微处理器系统的可用周期时间。

作为抖动的重要性的一个例子，对于采用锁相环设计的高清晰度图象显示装置而言，锁相环的抖动性能制约了系统的性能。(锁相环(“PLL”)是利用反馈使输出信号保持在与基准信号的特定相位关系的电路或系统。)电源噪声耦合是在这类PLL’s，特别是供压电电较低以及在同一装置上有着多个时钟合成器的情况下存在的抖动问题的主要原因。

利用PLL’s生成微处理器时钟在集成电路设计领域中是公知的。对于置于高性能微处理器这样的芯片上的PLL，数字电路的电源切换噪声是输出抖动的主要噪声源。对于低功率PLL，第二个抖动源是PLL压控振荡器内金属氧化物硅装置中的固有噪声。这一噪声可以通过增加功耗而降低。为取得低压模拟电路，MOS装置的饱和低压可以通过利用较宽的装置加以降低，而这使得电源电压和模拟节点之间的寄生电容增大。寄生电容的这一增大降低了对于相同的电流消耗来说的电源噪声抑制能力。这样，利用PLL’s生成微处理器时钟所面临的问题是，所设计的PLL应同时具备抖动有限、电源电压低以及功率消耗低的特点。除了PLL的基于系统抖动的改进，上述问题在实际应用时遇到一些困难。

对于PLL应用来说，声表面波(“SAW”)振荡器似乎很有吸引力，这是因为SAW振荡器工作在非常高的频率，其产品能够满足精确的频率要求，比如抖动仅为10皮秒。但是，常规的模拟PLL所包括的压控振荡器(VCO)具有较大的抖动，比如200皮秒。在将声表面波(“SAW”)振荡器与常规PLL组合在一起时，PLL压控振荡器的相对较大的抖动与SAW的小得多的抖动叠加。

上述参考的共同未决的一或多个申请披露了SAW振荡器与数字锁定环路路而不是常规的模拟PLL相组合的形式。术语数字锁定环路(“DLL”)适用于此处披露的本发明以及相关申请中，它不同于常规的DLL。一般来说，常规意义以及此处采用的术语“DLL”指的是锁相环的一种特别形式。如同任何锁相环一样，DLL包括用于生成周期信号以及根据反馈信号对所述信号进行相位调节的电路。反馈信号部分来自于周期信号自身。在常规DLL中，在反馈回路中设有数字延迟元件，即在数字逻辑元件的逻辑状态控制的离散步骤中对延迟进行调节的延迟元件。这种延迟元件用于相位调节。至于其余的背景资料，参见，例如，美国专利5,442,776以及5,610,548。在本发明及相关发明的DLL中，相位控制是以数字方式进行的，但并非通过仅仅改变数字延迟元件。

对于片上时钟应用，采用SAW振荡器的数字锁定环路，如同上述参考的共同未决的应用所披露的那样，在对400MHz机器周期而言0.4％的固有工作抖动的情况下将负抖动减少至约10皮秒。比较而言，常规模拟PLL具有的负抖动在400MHz机器周期抖动为8％的情况下约为200皮秒。

另一方面，在SAW/DLL组合情况下正抖动可以偶尔出现，甚至可以达到数百皮法。但是，因为正抖动不常出现，并且SAW振荡器的基频可以如此的精度加以规定，故此正抖动对片载时钟源没有影响。也就是说，所产生的时钟长时频率对于芯片应用来说在400MHz是稳定的。

尽管根据上述参考的专利申请用基于SAW数字锁定环路替代常规PLL的做法基本上改善了内部芯片时钟的抖动，但是在芯片-至-芯片接口方面仍存在一些其它的问题。异步芯片-至-芯片接口可以是处理这些问题的替代方案，但是这样的异步接口的亚稳性问题通常由流水线锁存器解决，使数据重新同步。这样的锁存器引入了一些额外的可能是不能接受的时间滞后。

因此，基于DLL/SAM的时钟需要减少与芯片间通道有关的正抖动损失。

因此，本发明的目的是解决前述需要。具体而言，本发明的目的是提供广泛用于高速微电子装置的时钟生成装置。上述及其它种种目的可按此处的说明而达到。

本发明的第一形式包括生成同步时钟信号的方法。根据本发明的该形式，生成第一和第二组信号，它们相对于基准时钟具有时变相位差。第一时钟是通过从所述第一组信号中取出的一系列信号而被提供的，信号间的接续转换受到第一相位差的影响。第二时钟是通过从所述第二组信号中取出的第二系列信号而被提供的，在第二系列信号中的一个信号到另一个信号的接续受到第二相位差的影响。第一组信号中的接续过程也受到第二相位差的影响。

在其它方面，在第一组信号中的次序受到第二相位差的影响是由于第二相位差处于第一方向。另外，第二组信号中的切换受到第二相位差的影响是由于第二相位差处于第二方向。

在另外的方面，第一相位差是第一时钟和基准时钟之间的相位差。第二相位差是第一和第二时钟之间的相位差。

在另一种形式中，本发明包括生成同步时钟信号的装置。根据本发明的该形式，本发明包括生成相对于基准时钟具有时变相位差的第一和第二组信号的生成装置。它还包括第一同步装置，该同步装置相应于第一相位差，用于通过从所述第一组信号中取出的第一系列信号而提供第一时钟；以及第二同步装置，该同步装置相应于第二相位差，用于通过从所述第二组信号中取出的第二系列信号而提供第二时钟，第一同步装置还受第二相位差的影响。

在其它的一些方面，第一同步装置相应于第二相位差处于第一方向的情况。另外，第二同步装置相应于第二相位差处于第二方向的情况。另外，第一相位差是第一时钟信号和基准时钟信号之间的相位差。此外，第二相位差是第一和第二时钟之间的相位差。

被认为能够代表本发明的新颖特征在后附的权利要求书中叙述。但是，本发明自身，以及实施的最佳模式和其的进一步的目的和优点将在结合附图阅读下文对示意性实施例的详细说明之后变得一清二楚，其中：

图1是可以利用本发明的方法和系统的数据处理系统的图形再现；

图2是示意表示了可以利用本发明方法和系统的个人计算机系统内选定组件的框图；

图3是根据本发明的优选实施例用于耦合数字锁定环路的自同步相位延迟系统的示意性高级框图；

图4是根据本发明的优选实施例用于耦合数字锁定环路的自同步相位延迟系统的示意性详细框图；

图5是利用声表面波振荡器的单个数字锁定环路的相位误差对时间的关系图；

图6是根据图4系统的耦合后的数字锁定环路的相位误差对时间的关系图。

现在参看附图，具体地说，参看图1，该图是根据本发明优选实施例可以实施本发明的数据处理系统的图形表示。该时间处理系统包括个人计算机10，其中包括了系统单元12、视频显示终端14、有着数字字母和其它健的数字字母输入装置(即键盘16)，以及鼠标18。个人计算机10内还可以纳入其它的输入装置(未表示)，比如跟踪球(trackball)或笔式输入装置(stylus)。计算机10可以是任何适当的计算机，比如IBM Aptiva计算机(位于纽约Armonk的IBM公司的产品)。“Aptiva”是IBM公司的注册商标。

尽管所描述的实施例涉及的是个人计算机，但是本领域的技术人员可以理解本发明的优选实施例可以按其它类型的数据处理系统实施，比如智能工作站或小型计算机。计算机还优选包括驻留于机器可读介质内以指引计算机10的操作的图形用户接口。计算机10还可以利用任何适当的计算机实现，比如IBM RISC/6000计算机，它是位于纽约Armonk的IBM公司的产品，“RISC SYSTEM/6000”是IBM公司的商标，也可以称为“RS/6000”。

现在参看图2，其中给出了可以实施本发明优选实施例的图1个人计算机10中选定组件的框图。图1的个人计算机10优选包括系统总线20，如图2所示。系统总线20用于互连个人计算机10内各组件，使之建立联系。微处理器或中央处理单元(CPU)22与系统总线20相连，并且可能还和数字协处理器24相连。直接存取存储器(“DMA”)控制器26也与系统总线20相连，允许各种设备在大量输入/输出(“I/O”)转换期间占用CPU22的适当周期。

只读存储器(“ROM”)28和随机存取存储器(“RAM”)30也与系统总线20相连。ROM28被映射为微处理器22的范围在640K至1M字节的地址空间。CMOS RAM32接于系统总线20上，它包含系统配置信息。任何适当的机器可读介质均可以保留图1计算机的图形用户接口，比如RAM30、ROM、磁盘、磁带或光盘。

还与系统总线20相连的是存储器控制器34、总线控制器36以及中断控制器38，它们有助于控制数据经过各种外部设备、失配器和设备。图1的系统单元还包括各种I/O控制器，比如图2所示的那样：键盘和鼠标控制器40、视频控制器42、并行控制器44、串行控制器46以及盘控制器48。键盘和鼠标控制器40提供键盘50和鼠标52的硬件接口。

视频控制器42提供视频显示终端54的硬件接口。并行控制器44提供诸如打印机56的设备的硬件接口。串行控制器46提供诸如调制解调器(modem)58的设备的硬件接口。盘控制器48提供软盘单元60的硬件接口。其它技术还可以结合CPU22加以实现，比如触摸屏技术或声控技术。也可以将扩展卡添加到系统总线20上，比如盘控制器62，它为硬盘单元64提供硬件接口。空的插槽66供其它外部设备、适配器和设备添加到图1的系统单元12。还可以将网络卡67加到系统总线20上，以将图1的系统单元12连接至其它数据处理系统网络。本领域的技术人员能够理解，图2所描述的硬件可以因特定用途而改变。例如，其它的外部设备，比如光盘介质、声频适配器，或芯片编程设备，比如PAL或EPROM编程设备等等也可以添加或取代上文描述的硬件。注意，上面的组件和相关硬件的任何一种或全部可以用各种实施例实现。但是，可以理解，根据某特定实施方式对于各种目的可以采用上面提及的系统的任何结构。

在图3和图4中，同样的部件用同样的标号标记。图3是根据本发明优选实施例用于耦合DLL’s的自同步相位延迟系统100的高级框图。系统100是用于耦合DLL’s的自同步相位延迟系统，它使得数字锁定环路的相位调节在一同步点同时进行。

系统100减少了通常与独立工作的DLL’s有关的未对准相位调节的时间损失。通常的损失增加了芯片-芯片间的路径时间。在图3的结构中，SAW振荡器104向微处理器芯片102发送第一基准信号，该芯片102还接收来自系统总线时钟106的第二基准信号。片外存储器芯片108被耦合到微处理器102，后者还与系统总线110相连。微处理器芯片102是给定处理器系统的CPU在单个半导体芯片或少量芯片上的物理实现。例如，微处理器芯片102可以是图2所示CPU22之类的CPU。

微处理器芯片102还可以作为多芯片微处理器系统，比如多芯片单机、带有片外存储器的单机、或多处理器结构的一部分。第一基准信号，系统总线时钟106经总线线路送往微微处理器芯片102。SAW振荡器104提供第二基准信号。SAW振荡器104可以是基于产生振荡的适当材料比如石英晶体的晶体振荡器。片外存储器芯片108可以提供额外的存储器，比如超高速缓冲存储器(cache)区，以供微处理器芯片102之用。微处理器102和片外存储器芯片108一起构成微处理器的基础。

图4是根据本发明优选实施例用于耦合DLL’s的自同步相位延迟系统112的详细框图。图4的各种功能框图的细节在上面参考的共同未决的申请中有所描述。SAW振荡器104优选是800.4MHz SAW振荡器。微处理器芯片102包括第一DLL旋转器118，它接收第二基准信号，即来自SAW振荡器104的信号。第二DLL旋转器116也接收来自SAW振荡器104的信号。

旋转器116和118根据SAW振荡器输入信号生成一些信号，它们相继被用作时钟的源信号。在下文结合图5说明的实施例中，四个信号由这样的旋转器生成。这样的旋转器生成的第一个信号超前第二信号1/4周期，第二个信号超前第三信号1/4周期，第三个信号超前第四信号1/4周期。在一时刻这四个信号之一被选作为源信号，由该旋转器输出。此外，源信号的选择按次序进行，其中第二信号在第一信号之后选定，第三信号在第二信号之后选定，如此等等。因此，术语“旋转”用于指代供旋转器输出的选出源信号的变化，因为选择是按1-2-3-4-1等的顺序在四个可能的信号中循环。而术语“延迟”用于指代供旋转器输出的选定源信号的变化，因为四个信号的每一个都滞后前一信号1/4周期，使得从第一信号向第二信号切换，如此等等基本上瞬间地在旋转器输出中引入了沿滞后方向的1/4周期相位移动。

第一DLL旋转器118向时钟分频器130提供第一时钟信号，时钟分频器130将第一时钟信号的频率降低预定倍数，例如2倍，以提供“存储器时钟”信号，即片外存储器的时钟信号。

第二DLL旋转器116向缓冲器126发送第二时钟信号，缓冲器126继而提供缓冲后的时钟信号给时钟分配系统128。时钟分配系统128将缓冲后的时钟信号(“微处理器时钟”信号)配置在整个分配系统128内。

相位校正控制电路120的输出被输入第一DLL旋转器118和第二DLL旋转器116。来自第二相位检测器132的控制信号馈入第二数字滤波器122。来自第二数字滤波器134的控制信号馈入相位校正控制电路120。来自第一相位检测器134的控制信号馈入第一数字滤波器124。来自第一数字滤波器124的控制信号还馈入相位校正控制电路120。

第二相位检测器132经时钟分配系统128自DLL旋转器116接收第二时钟信号。第一相位检测器134自系统总线时钟106接收第一基准信号。缓冲器136将来自分频器130的时钟信号送往第二相位检测器132和第一相位检测器134。

片外存储器芯片108包括缓冲器142，后者自分频器130经缓冲器138和146接收时钟信号。来自缓冲器146的输出还耦合至时钟分配系统148。

系统112允许来自第一和第二DLL旋转器118和116的第一和第二时钟信号置于联动控制之下。即，第一和第二时钟信号经包括时钟分配路径128和片内路径(微处理器和片外存储器之间)的路径，反馈回控制电路，使得第一和第二时钟信号可以彼此同步以及和系统总线时钟106同步。

系统总线时钟和存储器时钟按下述方式锁相。第一相位检测器134检测由总线分频器对第一时钟分频并经片内路径延迟所得的系统存储器时钟和总线时钟之间的相位差，并向数字滤波器124发送相应于测得相位误差的控制信号。第一数字滤波器将误差信号累积，将与此相应的控制信号提供给相位校正控制电路120，后者经第一旋转器118控制存储器时钟信号的拖延问题。

微处理器时钟和存储器时钟按照每当存储器时钟的源经历一次旋转使微处理器时钟的源旋转的方式进行同步。即，第二相位检测器132检测微处理器时钟(即DLL旋转器116输出)和存储器时钟(即DLL旋转器118输出)之间的相位差，并将相应于相位差(即误差信号)的控制信号提供给数字滤波器122。该第二数字滤波器122对误差信号进行累积，并将相应于此的控制信号送往相位校正控制电路120，该电路120经第二旋转器116控制第二(即微处理器)时钟信号的延迟问题。相位检测器132、数字滤波器122和相位校正控制电路120施加的控制对DLL旋转器116的净效应是，微处理器时钟信号，即DLL旋转器116的输出，根据存储器时钟信号即来自DLL旋转器118的输出的旋转，而经历一次旋转，这是因为存储器时钟信号的一次旋转(即延迟)将导致微处理器时钟领先于存储器时钟，并且这将经相位检测器132等等加以校正。

如果在另一方面，存储器时钟超前于微处理器时钟，那么相位校正控制电路120使得存储器时钟旋转器118根据来自微处理器时钟相位检测器132的误差信号而延迟。

通过电路120响应于微处理器时钟对存储器时钟的相位检测器132而触发存储器时钟DLL旋转器118的一次旋转的相位校正控制，仅需在低频(比如1kHz)下进行，该频率已足以考虑时钟传播回路中环境温度变化的影响。

根据上文，应当理解，取自SAW振荡器且由分频电路130分频的存储器时钟信号应设计得略快于系统总线时钟106。此外，SAW振荡器104、DLL旋转器118、分频电路130、各信号路径、相位检测器134、数字滤波器124和相位校正控制器120共同构成第一DLL，它按照要求使存储器时钟拖延(stall)，使得存储器时钟保持与系统总线时钟同步。在第一DLL中，旋转器118响应来自SAW振荡器的第一基准信号生成第一组信号。该第一组信号与来自系统总线时钟的第二基准时钟信号相比具有时变相位差。

另外，SAW振荡器104、DLL旋转器116、微处理器时钟路径，包括分配系统128、相位检测器132、数字滤波器122和相位校正控制器120共同构成第二DLL，它根据微处理器时钟超前于存储器时钟的情况使微处理器时钟拖延。这使得当微处理器时钟超前于存储器时钟时使存储器时钟保持与微处理器时钟同步。在第二DLL中，旋转器116响应来自SAW振荡器的第一基准信号生成第二组信号。该第二组信号与来自系统总线时钟的第二基准时钟信号相比具有时变相位差。

这两个DLL’s的所有上述提及的元件除相位检测器134和数字滤波器124外，构成第三DLL，它根据微处理器时钟滞后于存储器时钟的情况使存储器时钟拖延。这使得当微处理器时钟滞后于存储器时钟时使存储器时钟保持与微处理器时钟同步。

根据上述共同未决的申请，考虑单个的DLL的时序细节会有助于考虑在上文描述的耦合DLL’s这方面的细节。在图5中，所表示的是在利用SAW振荡器的单个DLL的情况下时钟相位误差与时间的函数关系。这一实例描述了所需要的400MHz时钟信号。因此，所示的相位误差是相对于所需要的400MHz目标频率而言的相位误差。

在该实例中，四个可能的源信号从800.4MHz SAW振荡器信号中取得，其中第二信号落后于第一信号1/4相位，第三信号落后于第二信号1/4相位，等等。最初，第一可能源信号用作所需要的400MHz时钟信号的源信号。该时钟信号源自第一可能源信号切换至第二可能源信号，自第二可能源信号切换至第三可能源信号，如此等等。图5所示的相位误差由选定的源信号生成，并且如前所述针对其与目标400MHz时钟信号的关系测量。即，在图示的自t0至t1的第一阶段，所叙述的源信号来自第一可能源信号；在图示的自t1至t2的第二阶段，所叙述的源信号来自第二可能源信号；等等。

图5中在时刻t0开始，所叙述的400.2MHz源信号在其每个周期比所需要的400MHz目标略快0.2/400个所需周期。由于400MHz下的一个周期=2500皮秒，在图5中以斜率0.2/400*2500皮秒每周，即1.25皮秒每周的随时间流逝而增加的相位误差。另外，对于SAW振荡器来说在该基频段的总的工作抖动通常10皮法。因此，图5表示的是一个区段的1.25皮秒每周相位误差斜率，10皮秒宽。

当以400.2MHz为工作频率时，在500周之后在SAW振荡器取得的信号与目标400MHz相比快了1/4周。即，1/4周=(每周所增加的0.2/400相位差)×(500周)。根据相位误差达到1/4周的情况(它理论上出现在时刻t1)，源信号在第一可能源信号切换至第二源信号。由于第二可能源信号在400.2MHz比第一信号滞后1/4相，这引入了基本上是瞬时的正相位误差偏移，该偏移与1/4周的差非常小，即(400/400.2)/4正的相位误差偏移，使得累积的负相位误差被抵销之后完全落在比固有工作抖动小得多的范围内。理想情况下切换是响应比1/4周略小的累积相位差而进行的，使得正的相位误差偏移更为精确地与累积负的相位误差吻合；但是，对图5的注解来说，切换是在500周负相位误差已累积1/4周的情况下发生的，该校正措施完全补偿了累积相位误差。

用正和负的抖动来表述，除下降的SAW振荡器信号所固有的10皮秒未受控的正抖动外，通过切换成1/4相滞后信号而有意每500周一次引入625皮秒的正抖动。至于负抖动，除了同样来自固有10皮秒工作抖动的10皮秒未受控负抖动外，由于自SAW振荡器取得的基频规格比所希望的400MHz时钟信号快0.2MHz而有意在500周的间隔中累积每周1.25皮秒的负抖动。

在于时刻t1自第一可能源信号切换至第二信号之后，负相位误差又开始以每周0.2/400周的相同速率累积。然后，理想情况下在时刻t2，在又一次达到1/4周之后，源信号又切换至第三可能源信号，该信号滞后1/4周。这一过程重复循环，自第三可能源信号切换至第四可能源信号，自第四切换至第一，等等。

应当理解，就500周平均的情况下在上例里的上述单个DLL/SAW振荡器将抖动降低至8.75皮秒平均正抖动和11.25皮秒平均负抖动，包括固有的10皮秒工作抖动。此外，由于SAW振荡器产品的基频允差为500ppm是公知的，因此，在目标时钟频率(即本例中的400MHz)和源频率(即，本例中的400.2MHz)之间的差异可以减少为比本例中的0.2MHz差值小。这可以进一步降低平均抖动。

所以应当理解，就单个基于DLL/SAW的时钟而言平均抖动可以降低到逼近固有工作抖动的数值，如上所述。但是，对于这类时钟而言相对偶然但较大的瞬时正抖动使得对于那些独立DLL/SAW振荡器时钟源被耦合但有意引入的抖动不同步的应用有着明显的制约，这是因为当数据从由其中一个时钟定时的设备转移到被另一时钟定时的设备时两个时钟信号的最大未同步瞬时抖动制约了可用周期时间。也就是说，有效周期时间受发送数据设备的最后发送时间和数据接收设备的最早捕捉时间的限制。最后发送时间由发送设备时钟的最大瞬时正相位误差确定，其中误差与接收设备的误差不同步。最早捕捉时间由接收设备时钟的最大瞬时负相位误差确定，其中误差同样未同步。这样，对于在各自的发送和接收设备作为400MHz来源的400.2MHzDLL/SAW振荡器，每个在上述实例取得的最大瞬时抖动值其可用周期时间将不及0.75周。

图6描述了结合图4说明的被同步的耦合存储器时钟和微处理器总线时钟的相位误差。具体而言，对于两个时钟信号有意引入的递增的负相位误差和瞬时的结果偶然的正抖动(每500周期引入一次)被同步，使得其效果对于发送和捕捉在微处理器和存储器之间进行转移的数据而言不是累积的。因此，仅仅是固有各自抖动，其被假设为10皮秒，加上有意引入的恒定的1.25皮秒每周负抖动降低了这类数据转移所要的周期时间。这样，有效的周期时间仅降低了11.25皮秒。

这一情况示意于图6，比如当信号从由微处理器时钟定时的微处理器发送往由存储器时钟定时的存储器时的时刻ta。假设微处理器时钟在时刻ta的有意引入的相位误差ea是-100皮秒，使得考虑到10皮秒工作抖动之后，相位误差的范围是-95至-105皮秒。存储器时钟在时刻ta的相位误差处于同一范围，因为有意引入的相位误差与微处理器时钟同步。但是，存储器时钟将在微处理器发送信号后一个周期时捕捉该信号。这样，存储器时钟在捕捉时刻将具有有意引入的相位误差eb，它由于有意引入的1.25皮秒相位误差每周将为-101.25皮秒。所以，存储器时钟在捕捉时的相位误差在考虑了工作抖动之后将为-96.25至-106.25皮秒。发送和捕捉的相位误差在最糟情况下的差将是在-95皮秒和-106.25皮秒相位误差的差值，即11.25皮秒。应当理解，由于有意引入的相位误差是就两个时钟同步的，结果是同样的，而与时刻ta的选择无关。另一方面，如果有意引入的相位误差是未如此同步的，对于任何发送时刻ta,ea和eb之间的间隔值将不必仅为1.25皮秒，使得最大可能相位误差差值和可能相伴的周期时间损失在本例中可能大至635皮秒。

尽管本发明已结合优选实施例作了特别表示和描述，但是本领域的技术人员可以理解的是，可以对此处所采取的形式和细节取得各种变型，而不会偏离本发明的精神和范围。

Claims (10)

1．生成同步时钟信号的方法，包括下列步骤：

a)生成第一和第二组信号，它们相对于基准时钟信号具有时变相位差；

b)通过从所述第一组信号中取出的第一系列信号，提供第一时钟信号，其中所述信号是相应于第一相位差而彼此相继的；以及

c)通过从所述第二组信号中取出的第二系列信号，提供第二时钟信号，其中所述信号是相应于第二相位差而彼此相继的；并且其中在第一系列信号中的次序还受到第二相位差的影响。

2．根据权利要求1所述的方法，其特征在于在第一系列信号中的次序受第二相位差的影响是相应于第二相位差处于第一方向。

3．根据权利要求2所述的方法，其特征在于第二组信号中的切换次序第二相应差的影响是相应于第二相位差处于第二方向的情况。

4．根据权利要求1所述的方法，其特征在于第一相位差是第一时钟和基准时钟信号之间的相位差。

5．根据权利要求1所述的方法，其特征在于第二相位差是第一和第二时钟信号之间的相位差。

6．生成同步时钟信号的装置，包括

a)生成相对于基准时钟信号具有时变相位差的第一和第二组信号的生成装置；

b)第一同步装置，该同步装置相应于第一相位差，用于通过从所述第一组信号中取出的第一系列信号而提供第一时钟；以及

c)第二同步装置，该同步装置相应于第二相位差，用于通过从所述第二组信号中取出的第二系列信号而提供第二时钟，其中第一同步装置还相应于第二相位差。

7．根据权利要求6所述的装置，其特征在于第一同步装置相应于第二相位差处于第一方向的情况。

8．根据权利要求6所述的装置，其特征在于第二同步装置相应于第二相位差处于第二方向的情况。

9．根据权利要求6所述的装置，其特征在于第一相位差是第一时钟信号和基准时钟信号之间的相位差。

10．根据权利要求6所述的装置，其特征在于第二相位差是第一和第二时钟信号之间的相位差。

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