JP3072733B2 - 同期化されたクロック信号を生成するための方法及び装置 - Google Patents

同期化されたクロック信号を生成するための方法及び装置

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  • Synchronisation In Digital Transmission Systems (AREA)

Description

【発明の詳細な説明】
【０００１】
【関連する特許出願】本願は、その譲受人に譲渡され且
つ米国特許商標庁において出願済みの以下の米国特許出
願に関連している。"Method and Apparatus for Phase
Rotation in a Phase Locked Loop" と題する、１９９
８年１月７日出願の米国特許出願第００４１３３号（出
願人の整理番号：ＡＴ９−９６−１９５）；及び"A Clo
ck Generation Apparatus and Method for CMOS Microp
rocessors Using a Differential SAW Oscillator" と
題する、１９９６年１０月３１日出願の米国特許出願第
７４２２２０号（出願人の整理番号：ＡＴ９−９６−１
６６）。
【０００２】
【発明の属する技術分野】本発明は一般に集積回路技術
に係り、更に詳細に説明すれば、ＣＭＯＳマイクロプロ
セッサの集積回路内で利用するのに適したクロック生成
装置に係る。
【０００３】
【従来の技術】動的回路を利用した集積化マイクロプロ
セッサ回路を設計する際には、低いジッタを有する回路
を採用することが極めて望ましい。「ジッタ」とは、信
号内の振動又は変動を意味する。特に集積回路装置内で
は、ジッタは、電源雑音及び基板雑音によって発生し、
信号の振幅又は位相の何れかにおける短時間の不安定性
として現れる。かくて、ジッタは、クロック・エッジの
生起時における不確実性として記述することができる。
一般に、集積回路装置内では、２種類のジッタ（正及び
負のジッタ）に遭遇する。負のジッタは、一のクロック
・エッジがその理想的な時点よりも進んでいる度合いを
表す時間量である。これに対し、正のジッタは、一のク
ロック・エッジがその理想的な時点よりも遅れている度
合いを表す時間量である。クロック・ソースの負のジッ
タは、マイクロプロセッサ・システムの使用可能なサイ
クル時間を減少させるように作用する。
【０００４】ジッタの重要性を表す１つの例を挙げる
と、位相同期ループ（ＰＬＬ）を利用した高解像度のグ
ラフィック表示装置については、ＰＬＬのジッタ性能が
システム性能を制限するということがある（ＰＬＬは、
一の基準信号と特定の位相関係にある一の出力信号を維
持するために、帰還を利用するような回路又はシステム
である）。かかるＰＬＬに見られるジッタ問題の主要な
原因は電源雑音の結合であり、そしてこのことは、同一
の装置上に複数の低電源電圧及び複数のクロック・シン
セサイザが存在するときに著しい。
【０００５】マイクロプロセッサ・クロック信号を生成
するのにＰＬＬを利用することは、当該技術分野では周
知である。高性能のマイクロプロセッサと同じチップ上
に搭載したＰＬＬについては、デジタル回路の電源スイ
ッチング雑音が出力ジッタの主要な雑音源となる。他
方、低電力のＰＬＬについては、ＰＬＬの電圧制御発信
器における金属酸化物シリコン装置の固有雑音が第２の
ジッタ源となる。この雑音は、電力消費の増加によって
減少させることができる。低電圧のアナログ回路を得る
ためには、比較的幅の広い装置を利用することによっ
て、即ち電源電圧とアナログ・ノードとの間の寄生容量
を大きくすることによって、ＭＯＳ装置の飽和電圧を減
少させなければならない。この比較的大きな寄生容量
は、同じ電流消費についての電源雑音除去量を減少させ
るように作用する。かくて、マイクロプロセッサ・クロ
ック信号を生成するためにＰＬＬを利用する際の問題と
は、制限されたジッタ、低い電源電圧及び低い電力消費
の要件を全体として満足するようなＰＬＬを設計するこ
とである。ＰＬＬを基礎とするシステムにおけるジッタ
の改善にも拘わらず、前述の問題は、ＰＬＬの応用の困
難性を表している。
【０００６】弾性表面波（ＳＡＷ）発信器がＰＬＬの応
用に魅力的であると考えられている所以は、ＳＡＷ発信
器が非常に高い周波数で動作するだけでなく、例えば高
々１０ピコ秒程度のジッタを有することからも明らかな
ように、正確な周波数仕様を満足するように製造するこ
とができる、という点にある。しかしながら、通常のア
ナログ形式のＰＬＬは、例えば２００ピコ秒程度の、比
較的大きなジッタを有する電圧制御発信器を含んでい
る。かくて、ＳＡＷ発信器を通常のＰＬＬと組み合わせ
ると、ＰＬＬの電圧制御発信器の比較的大きなジッタ
が、これよりもずっと小さいＳＡＷ発信器のジッタに追
加されることになる。
【０００７】前掲の１つ以上の関連出願は、通常のアナ
ログ形式のＰＬＬの代わりに、デジタル同期ループと結
合したＳＡＷ発信器を開示している。本明細書及び前掲
の関連出願の明細書中に現れている「デジタル同期ルー
プ（ＤＬＬ）」という用語は、通常のＤＬＬとは異なっ
た意味で使用されている。一般に、通常の意味で使用さ
れている「ＤＬＬ」という用語は、特別の種類のＰＬＬ
を表している。全てのＰＬＬと同様に、このＤＬＬは、
周期的信号を生成するとともに、一の帰還信号に基づい
て周期的信号の位相を調整するための回路を含んでい
る。この帰還信号は、少なくとも部分的に周期的信号そ
れ自体から得られる。通常のＤＬＬでは、その帰還経路
内に一のデジタル遅延要素が設けられている。即ち、デ
ジタル論理要素の論理的状態によって制御される個別ス
テップの間に、このデジタル遅延要素の遅延量が調整さ
れるのである。このデジタル遅延要素は、位相調整のた
めに使用される。その一層詳細な背景については、米国
特許第５４２２７７６号及び第５６１０５４８号を参照
されたい。本発明及び関連発明のＤＬＬでは、位相調整
はデジタル的に制御されるが、単にデジタル遅延要素の
遅延量を調整するだけで位相調整が制御されるのではな
い。
【０００８】オンチップ・クロックに応用するために、
前掲の関連出願に開示されているＳＡＷ発信器を包含し
たＤＬＬ（ＳＡＷ／ＤＬＬ結合体）は、４００ＭＨｚの
マシン・サイクルに対する０．４％の固有動作ジッタに
基づいて、負のジッタをほぼ１０ピコ秒まで減少させる
ことができる。これに対し、通常のアナログ形式のＰＬ
Ｌは、４００ＭＨｚのマシン・サイクルに対する８％の
ジッタに基づいて、ほぼ２００ピコ秒の負のジッタを有
する。
【０００９】他方、正のジッタは、このＳＡＷ／ＤＬＬ
結合体については、数百ピコ秒の範囲ですら、その生起
頻度が非常に小さい。このように、正のジッタが極めて
稀にしか生起せず、しかもＳＡＷ発信器の基本周波数を
非常に高い精度で指定することができるために、オンチ
ップ・クロック信号のソースについては、正のジッタは
全く問題とならないのである。即ち、このクロック信号
の結果的な周波数は、４００ＭＨｚにおいて長期間にわ
たって安定であるから、オンチップの応用に十分に適し
ている。
【００１０】通常のＰＬＬを前掲の関連出願に従ったＳ
ＡＷ／ＤＬＬ結合体で置き換えると、内部チップ・クロ
ック信号のジッタを実質的に改善することができるが、
その場合には、チップ間インタフェースについて追加の
問題が残ることになる。これらの問題に対処するための
代替方法は、非同期式のチップ間インタフェースを使用
することである。しかし、かかる非同期式インタフェー
スの準安定性問題を解決するには、データを再同期化す
るためのパイプライン式ラッチを要するのが普通であ
る。これらのラッチは、受け入れることができない余分
の待ち時間を導入することがあるので、解決手段として
好ましくない。
【００１１】かくて、かかるＳＡＷ／ＤＬＬ結合体を基
礎とするクロック信号用のチップ間経路に関連する正の
ジッタのペナルティを減少させることについて、明白な
要請が存在する。
【００１２】
【発明が解決しようとする課題】従って、本発明の目的
は、前述の要請に応えるために、高速の超小型電子装置
にとって広い範囲で有用なクロック生成装置を提供する
ことにある。本発明の前記及び他の目的は、以下に説明
するようにして達成される。
【００１３】
【課題を解決するための手段】本発明の第１の形式は、
同期化クロック信号を供給するための方法に向けられて
いる。この方法は、一の基準クロック信号に対し時間的
に変動する位相差を有する第１及び第２の複数の信号を
それぞれ生成するステップと、前記第１の複数の信号か
らの第１の一連の信号によって第１のクロック信号を供
給するステップと、前記第２の複数の信号からの第２の
一連の信号によって第２のクロック信号を供給するステ
ップとを含み、前記第１の一連の信号が第１の位相差
（即ち、位相誤差）に応答して互いに連続しており、前
記第２の一連の信号が第２の位相差に応答して互いに連
続しており、また前記第１の一連の信号が前記第２の位
相差にも応答することを特徴としている。
【００１４】他の側面において、前記第１の一連の信号
は、第１の方向における前記第２の位相差に応答する。
更に、前記第２の複数の信号間のスイッチングは、第２
の方向における前記第２の位相差に応答して行われる。
【００１５】更に他の側面において、前記第１の位相差
は、前記第１のクロック信号と前記基準クロック信号と
の間の位相差である。また、前記第２の位相差は、前記
第１のクロック信号と前記第２のクロック信号との間の
位相差である。
【００１６】他の形式において、本発明は、同期化クロ
ック信号を供給するための装置に向けられている。この
装置は、一の基準クロック信号に対し時間的に変動する
位相差を有する第１及び第２の複数の信号をそれぞれ生
成するための生成手段と、第１の位相差に応答して、前
記第１の複数の信号からの第１の一連の信号によって、
第１のクロック信号を供給するための第１の同期化手段
と、第２の位相差に応答して、前記第２の複数の信号か
らの第２の一連の信号によって、第２のクロック信号を
供給するための第２の同期化手段とを備え、前記第１の
同期化手段が前記第２の位相差にも応答するようにした
ことを特徴としている。
【００１７】他の側面において、前記第１の同期化手段
は、第１の方向にある前記第２の位相差に応答する。ま
た、前記第２の同期化手段は、第２の方向にある前記第
２の位相差に応答する。更に、前記第１の位相差は、前
記第１のクロック信号と前記基準クロック信号との間の
位相差である。また、前記第２の位相差は、前記第１の
クロック信号と前記第２のクロック信号との間の位相差
である。
【００１８】
【発明の実施の形態】図１には、本発明を実現可能なパ
ーソナル・コンピュータ・システムの外観斜視図が示さ
れている。パーソナル・コンピュータ１０の内部には、
システム・ユニット１２、ビデオ表示端末１４、英数字
キー及び他のキーを有する英数字入力装置（キーボード
１６）、マウス１８が実現されている。コンピュータ１
０には、トラックボール又はスタイラスのような追加の
入力装置（図示せず）も含めることができる。コンピュ
ータ１０は、適当な任意のコンピュータを使用して実現
することができる。
【００１９】図示の実施例はパーソナル・コンピュータ
を含むものとして説明されているが、高機能ワークステ
ーションやミニコンピュータ等の、他の形式のデータ処
理システムでも本発明の推奨実施例を実現することがで
きる。また、パーソナル・コンピュータ１０は、その動
作を指示するための、機械可読媒体内に存在するグラフ
ィカル・ユーザ・インタフェースを含んでいることが好
ましい。
【００２０】図２には、コンピュータ１０内にある選択
された構成要素のブロック図が示されている。システム
・バス２０は、コンピュータ１０の内部にある種々の構
成要素を相互接続するとともに、これらの構成要素間の
通信を確立するためのものである。例えば、システム・
バス２０には、数値計算用のコプロセッサ２４を有する
マイクロプロセッサ（ＭＰＵ）２２が接続されている。
同様に、システム・バス２０に接続された直接メモリ・
アクセス（ＤＭＡ）制御装置２６は、大量のＩ／Ｏデー
タを転送する際に、種々の周辺装置がＭＰＵ２２からの
サイクルを専有又は盗用することを可能にする。
【００２１】システム・バス２０には、読み取り専用メ
モリ（ＲＯＭ）２８及びランダム・アクセス・メモリ
（ＲＡＭ）３０も接続されている。ＲＯＭ２８は、ＭＰ
Ｕ２２のアドレス空間のうち６４０Ｋ〜１メガバイトの
範囲にマップされている。同様に、システム・バス２０
に接続されているＣＭＯＳ−ＲＡＭ３２は、システム構
成情報を保持する。適当な任意の機械可読媒体（例え
ば、ＲＡＭ３０、ＲＯＭ２８、磁気ディスケット又は光
ディスク）は、コンピュータ１０のグラフィカル・ユー
ザ・インタフェースを保持することができる。
【００２２】システム・バス２０に接続されているメモ
リ制御装置３４、バス制御装置３６及び割り込み制御装
置３８は、システム・バス２０を通して種々の周辺装
置、アダプタ間で授受されるデータ流の制御を援助する
ように機能する。また、図１のシステム・ユニット１２
は、図２に例示されている種々のＩ／Ｏ制御装置（キー
ボード／マウス制御装置４０、ビデオ制御装置４２、パ
ラレル制御装置４４、シリアル制御装置４６及びディス
ケット制御装置４８）を含んでいる。キーボード／マウ
ス制御装置４０は、キーボード５０及びマウス５２用の
ハードウェア・インタフェースを提供する。
【００２３】ビデオ制御装置４２は、ビデオ表示端末５
４用のハードウェア・インタフェースを提供する。パラ
レル制御装置４４は、プリンタ５６のような周辺装置用
のハードウェア・インタフェースを提供する。シリアル
制御装置４６は、モデム５８のような周辺装置用のハー
ドウェア・インタフェースを提供する。ディスケット制
御装置４８は、フロッピ・ディスク・ユニット６０用の
ハードウェア・インタフェースを提供する。ＭＰＵ２２
に関連して、タッチ・スクリーン又は音声制御のような
他の技術も利用することができる。ハード・ディスク・
ユニット６４用のハードウェア・インタフェースを提供
する、ディスク制御装置６２のような拡張カードも、シ
ステム・バス２０に追加的に接続することができる。空
きスロット６６が設けられているのは、図１のシステム
・ユニット１２に対し、他の周辺装置やアダプタを事後
的に追加できるようにするためである。システム・ユニ
ット１２を他のデータ処理システムのネットワークに結
合するために、ネットワーク・カード６７をシステム・
バス２０に追加することができる。図２に示されたハー
ドウェア構成が特定のアプリケーションに応じて変わる
ことは、当業者にとって自明の事項に属する。例えば、
前述のハードウェアに加えて又はそれに代えて、（光デ
ィスク媒体、オーディオ・アダプタ、ＰＡＬ又はＥＰＲ
ＯＭのようなチップ・プログラミング装置等の）他の周
辺装置を利用することができる。種々の実施例では、前
述の構成要素のうち任意の又は全てのもの及びこれに関
連するハードウェアを利用することができる。しかしな
がら、特定の実現形態に従った種々の目的のために、前
述のシステムの任意の構成を利用可能であることに留意
すべきである。
【００２４】図３は、本発明の推奨実施例に従った複数
のＤＬＬを結合するための自己同期式位相遅延システム
１００を例示する高水準のブロック図である。システム
１００は、これらの複数のＤＬＬの位相調整が一の同期
点において同時に生ずるように制御するためのものであ
る。
【００２５】システム１００は、独立的に動作する複数
のＤＬＬに関連する処の、位置合わせされていない位相
調整に対するタイミング・ペナルティを減少させる。通
常のペナルティは、チップ間経路の時間を増加させる。
図３の構成では、ＳＡＷ発信器１０４が第２の基準信号
をマイクロプロセッサ・チップ１０２に送信する。ま
た、このチップ１０２は、システムバス・クロック１０
６からシステム・バス１１０を介して第１の基準信号を
受信する。マイクロプロセッサ・チップ１０２には、オ
フチップ・メモリ（チップ）１０８が結合されている。
マイクロプロセッサ・チップ１０２は、所与のコンピュ
ータ・システムのＣＰＵ又はＭＰＵを、単一又は少数の
半導体チップ上に実現したものである。例えば、マイク
ロプロセッサ・チップ１０２は、図２に示されているＭ
ＰＵ２２と同等のＭＰＵとすることができる。
【００２６】マイクロプロセッサ・チップ１０２は、複
数チップのマイクロプロセッサ・システム（例えば、複
数チップの単一プロセッサ、オフチップ・メモリを備え
た単一プロセッサ又は多重プロセッサ構成）の一部とし
て含まれることもある。システムバス・クロック１０６
からの第１の基準信号は、システム・バス１１０を介し
てマイクロプロセッサ・チップ１０２に供給される。Ｓ
ＡＷ発信器１０４は、水晶のような適当な振動材に基づ
く水晶発振器とすることができる。オフチップ・メモリ
１０８は、マイクロプロセッサ・チップ１０２に関連し
て利用するための、キャッシュ・メモリ領域のような補
助メモリを提供することができる。マイクロプロセッサ
・チップ１０２及びオフチップ・メモリ１０８の組み合
わせは、多重プロセッサの基本構造を提供する。
【００２７】図４は、本発明の推奨実施例に従った複数
のＤＬＬを結合するための自己同期式位相遅延システム
１１２を例示する詳細ブロック図である。図３及び図４
の構成要素のうち同じ構成要素には、同じ参照番号がそ
れぞれ付されている。また、図４に示されている種々の
機能ブロックの詳細は、前掲の関連出願に記述されてい
る。ＳＡＷ発信器１０４は、８００．４ＭＨｚのＳＡＷ
発信器であることが好ましい。マイクロプロセッサ・チ
ップ１０２に含まれている第１のＤＬＬ回転手段１１８
は、ＳＡＷ発信器１０４からの第２の基準信号を受信す
る。第２のＤＬＬ回転手段１１６も、ＳＡＷ発信器１０
４からの第２の基準信号を受信する。
【００２８】回転手段１１６及び１１８は、ＳＡＷ発信
器１０４からの第２の基準信号に応答して多数の信号を
生成する。後述のように、これらの信号は、一のクロッ
ク用のソース信号として使用される。図５を参照して後
述する実施例では、各回転手段が４つの信号を生成す
る。これらの信号のうち、各回転手段が生成する第１の
信号は第２の信号よりも１／４サイクル（位相）進んで
おり、第２の信号は第３の信号よりも１／４サイクル進
んでおり、第４の信号は第３の信号よりも１／４サイク
ル進んでいる。各回転手段の各出力時点において、前記
４つの信号のうち１つがソース信号として選択される。
かかるソース信号の選択は、順次に行われるようになっ
ている。即ち、第１の信号の後に第２の信号が選択さ
れ、第２の信号の後に第３の信号が選択され、以下同様
である。従って、各回転手段から出力するように選択さ
れたソース信号における変更を指すために、「回転」と
いう用語を使用することにする。というのは、４つの可
能なソース信号からの選択は、１−２−３−４−１・・
・の順に回転式に行われるからである。また、各回転手
段から出力するように選択されたソース信号におけるこ
のような変更を指すために、「ストール」という用語も
使用することにする。というのは、前記４つの信号の各
々は先行する信号に対しそれぞれ１／４サイクル遅れて
いるために、第１の信号等から第２の信号等にスイッチ
する場合には、各回転手段の出力において遅れ方向に１
／４サイクルのシフトが殆ど瞬時に現れるからである。
【００２９】第１のＤＬＬ回転手段１１８は、第１のク
ロック信号をクロック分周器１３０に供給し、このクロ
ック分周器１３０は、第１のクロック信号を予定の倍
数、例えば２の倍数で分周することにより、「メモリ・
クロック」信号、即ちオフチップ・メモリ１０８用のク
ロック信号を供給する。
【００３０】第２のＤＬＬ回転手段１１６は、第２のク
ロック信号をバッファ１２６に供給し、このバッファ１
２６は、バッファされたクロック信号をクロック分配シ
ステム１２８に供給する。クロック分配システム１２８
は、バッファされたクロック信号、即ち「マイクロプロ
セッサ・クロック」信号を、クロック分配システム１２
８の全体を通して分配する。
【００３１】位相修正制御回路１２０からの出力は、第
１及び第２のＤＬＬ回転手段１１８、１１６にそれぞれ
入力される。第２の位相検出器１３２からの制御信号
は、第２のデジタル・フィルタ１２２に供給される。第
２のデジタル・フィルタ１２２からの制御信号は、位相
修正制御回路１２０に供給される。第１の位相検出器１
３４からの制御信号は、第１のデジタル・フィルタ１２
４に供給される。また、第１のデジタル・フィルタ１２
４からの制御信号は、位相修正制御回路１２０に供給さ
れる。
【００３２】第２の位相検出器１３２は、クロック分配
システム１２８を通して、第２のＤＬＬ回転手段１１６
からの第２のクロック信号を受信する。第１の位相検出
器１３４は、システムバス・クロック１０６から第１の
基準信号を受信する。バッファ１３６は、分周器１３０
からのクロック信号を、第２及び第１の位相検出器１３
２、１３４にそれぞれ供給する。
【００３３】オフチップ・メモリ１０８に含まれている
バッファ１４２は、バッファ１３８及び１４６を介し
て、分周器１３０からのクロック信号を受信する。ま
た、バッファ１４６からの出力は、クロック分配システ
ム１４８にも結合されている。
【００３４】図４に全体として示されている自己同期式
位相遅延システム１１２は、第１及び第２のＤＬＬ回転
手段１１８、１１６からの第１及び第２のクロック信号
を統一的に制御することを可能にする。即ち、第１及び
第２のクロック信号を、クロック分配システム１２８及
び（マイクロプロセッサ・チップ１０２とオフチップ・
メモリ１０８との間の）チップ間経路を通して、位相修
正制御回路１２０に帰還することにより、第１及び第２
のクロック信号を互いに同期化するとともに、これをシ
ステムバス・クロック１０６からの第１の基準信号とも
同期化する、ということである。
【００３５】システムバス・クロック１０６からの第１
の基準信号及びメモリ・クロック信号は、次のようにし
て位相ロックされる。即ち、第１の位相検出器１３４
は、システムバス・クロック１０６からの第１の基準信
号と（分周器１３０によって分周され且つチップ間経路
によって遅延された第１のクロック信号から得られた）
メモリ・クロック信号との間の位相差を検出し、その検
出結果に応じた位相誤差信号を第１のデジタル・フィル
タ１２４に供給する。この第１のデジタル・フィルタ１
２４は、かかる位相誤差信号を積分して、その値に応じ
た制御信号を位相修正制御回路１２０に供給する。この
場合、位相修正制御回路１２０は、第１の回転手段１１
８を通して、メモリ・クロック信号のストールを制御す
る。
【００３６】マイクロプロセッサ・クロック信号及びメ
モリ・クロック信号は、メモリ・クロック信号用のソー
スが回転されるたびにマイクロプロセッサ・クロック信
号用のソースを回転することによって、互いに同期化さ
れるようになっている。即ち、第２の位相検出器１３２
は、マイクロプロセッサ・クロック信号（第２の回転手
段１１６の出力）とメモリ・クロック信号（第１の回転
手段１１８の出力）との間の位相差を検出し、その検出
結果に応じた位相誤差信号を第２のデジタル・フィルタ
１２２に供給する。この第２のデジタル・フィルタ１２
４は、かかる位相誤差信号を積分して、その値に応じた
制御信号を位相修正制御回路１２０に供給する。この場
合、位相修正制御回路１２０は、第２の回転手段１１６
を通してマイクロプロセッサ・クロック信号（第２のク
ロック信号）のストールを制御する。位相検出器１３
２，デジタル・フィルタ１２２及び位相修正制御回路１
２０の制御が第２の回転手段１１６に及ぼす最終的な効
果は、メモリ・クロック信号（第１の回転手段１１８の
出力）の回転に応答して、マイクロプロセッサ・クロッ
ク信号（第２の回転手段１１６の出力）が回転される、
ということである。なぜなら、メモリ・クロック信号の
回転（ストール）は、マイクロプロセッサ・クロック信
号をメモリ・クロック信号よりも進ませ、そしてこれは
位相検出器１３２等を通して修正されるからである。
【００３７】他方、メモリ・クロック信号がマイクロプ
ロセッサ・クロック信号よりも進んでいれば、位相修正
制御回路１２０は、マイクロプロセッサ・クロック信号
に関連する第２の位相検出器１３２からの位相誤差信号
に応答して、メモリ・クロック信号に関連する第１の回
転手段１１８をストールさせる。
【００３８】位相修正制御回路１２０による位相修正制
御は、マイクロプロセッサ・クロック信号とメモリ・ク
ロック信号との間の位相差を検出する第２の位相検出器
１３２に応答して、メモリ・クロック信号に関連する第
１の回転手段１１８の回転をトリガするものである。こ
のような位相修正制御は、低い周波数（例えば、１ｋＨ
ｚ）、即ちクロック伝播ループ内の周辺温度変化に対処
するのに十分な周波数で行えばよい。
【００３９】前述の説明から明らかなように、ＳＡＷ発
信器１０４から得られ且つ分周器１３０によって分周さ
れたメモリ・クロック信号は、システムバス・クロック
１０６からの第１の基準信号よりも若干高速であるよう
に設計されている。更に、ＳＡＷ発信器１０４、第１の
回転手段１１８、分周器１３０、諸信号経路、第１の位
相検出器１３４、第１のデジタル・フィルタ１２４及び
位相修正制御回路１２０は、第１のＤＬＬを形成する。
この第１のＤＬＬは、メモリ・クロック信号がシステム
バス・クロック１０６からの第１の基準信号との同期状
態を維持するように、必要に応じてメモリ・クロック信
号をストールするものである。この第１のＤＬＬ内にあ
る第１の回転手段１１８は、ＳＡＷ発信器１０４からの
第２の基準信号に応答して、第１の複数の信号を生成す
る。かかる第１の複数の信号は、システムバス・クロッ
ク１０６からの第１の基準信号に対し、時間的に変動す
る位相差を有する。
【００４０】また、ＳＡＷ発信器１０４、第２の回転手
段１１６、クロック分配システム１２８を含むマイクロ
プロセッサ・クロック信号の経路，第２の位相検出器１
３２、第２のデジタル・フィルタ１２２及び位相修正制
御回路１２０は、第２のＤＬＬを形成する。この第２の
ＤＬＬは、メモリ・クロック信号よりも進んでいるマイ
クロプロセッサ・クロック信号に応答して、マイクロプ
ロセッサ・クロック信号をストールするものである。こ
の結果、マイクロプロセッサ・クロック信号がメモリ・
クロック信号よりも進んでいる場合に、これらのクロッ
ク信号を互いに同期させることができる。この第２のＤ
ＬＬ内にある第２の回転手段１１６は、ＳＡＷ発信器１
０４からの第２の基準信号に応答して、第２の複数の信
号を生成する。かかる第２の複数の信号は、システムバ
ス・クロック１０６からの第１の基準信号に対し、時間
的に変動する位相差を有する。
【００４１】第１及び第２のＤＬＬを形成する前述の要
素のうち、第１の位相検出器１３４及び第１のデジタル
・フィルタ１２４を除く全ての要素は、第３のＤＬＬを
形成する。この第３のＤＬＬは、メモリ・クロック信号
よりも遅れているマイクロプロセッサ・クロック信号に
応答して、メモリ・クロック信号をストールするもので
ある。この結果、マイクロプロセッサ・クロック信号が
メモリ・クロック信号よりも遅れている場合に、これら
のクロック信号を互いに同期させることができる。
【００４２】ここで、前述の互いに結合された複数のＤ
ＬＬのタイミングを詳細に検討する前に、前掲の関連出
願に従った単一のＤＬＬのタイミングを詳細に検討する
のが有用であろう。図５には、ＳＡＷ発信器を使用した
単一のＤＬＬについて、時間の関数としてクロック信号
の位相誤差が例示されている。この例は、４００ＭＨｚ
の周波数を有する所望のクロック信号を示している。従
って、図示されている位相誤差は、４００ＭＨｚの目標
周波数に対する位相誤差である。
【００４３】この例では、８００．４ＭＨｚのＳＡＷ発
信器から４つの可能なソース信号が得られる。これらの
信号のうち、第２の信号は第１の信号よりも１／４サイ
クル（位相）遅れており、第３の信号は第２の信号より
も１／４サイクル遅れ、以下同様である。最初は、第１
の可能なソース信号が、４００ＭＨｚの周波数を有する
所望のクロック信号用のソース信号として使用される。
クロック信号用のソース信号は、第１の可能なソース信
号から第２の可能なソース信号にスイッチされ、次に第
２から第３にスイッチされ、以下同様である。図５に示
されている位相誤差は、選択されたソース信号によって
生ぜられ、そして前述のように、４００ＭＨｚの目標周
波数を有するクロック信号に対して測定される。即ち、
ｔ０〜ｔ１の第１のインターバル中には、図示されたソ
ース信号は第１の可能なソース信号からのものであり、
ｔ１〜ｔ２の第２のインターバル中には、図示されたソ
ース信号は第２の可能なソース信号からのものであり、
以下同様である。
【００４４】図５の時点ｔ０から説明を開始すると、図
示された４００．２ＭＨｚのソース信号は、その各サイ
クルごとに、所望の４００ＭＨｚの目標周波数に対し所
望のサイクルの０．２／４００だけゆっくり進んでい
る。４００ＭＨｚの１サイクルは２５００ピコ秒である
から、この位相誤差は、０．２／４００＊２５００ピコ
秒／サイクル（即ち、１．２５ピコ秒／サイクル）の傾
斜で、時間の経過とともに増加する。また、この基本周
波数の範囲内では、典型的なＳＡＷ発信器が１０ピコ秒
程度の総合的な固有動作ジッタを有することは珍しくな
い。このため、図５は、１．２５ピコ秒／サイクルの位
相誤差の傾斜を、１０ピコ秒幅のバンドとして示してい
る。
【００４５】４００．２ＭＨｚの周波数で動作すると、
５００サイクル後には、ＳＡＷ発信器から得られたソー
ス信号は目標周波数の４００ＭＨｚに対し１／４サイク
ルを獲得することになる。即ち、１／４サイクル＝
（０．２／４００）＊（５００サイクル）となる。ここ
で、右辺の第１項である（０．２／４００）という数値
は、１サイクル当たりの位相誤差の増分を表す。理想的
な状況では、時点ｔ１において１／４サイクルの位相誤
差に到達し、これに応答して、ソース信号が第１の可能
なソース信号から第２の可能なソース信号にスイッチさ
れる。４００．２ＭＨｚの周波数において、第２の可能
なソース信号は、第１の可能なソース信号に対し１／４
サイクル遅れているから、このスイッチングの結果とし
て、位相誤差内に１／４サイクルよりも小さい非常に僅
かな正のシフト、即ち（４００／４００．２）／４の正
のシフトが殆ど瞬時に導入されることになる。このた
め、累積された負の位相誤差は、固有動作ジッタよりも
ずっと小さなマージン内で、完全にオフセットされるの
である。理想的には、このスイッチングは、１／４サイ
クルよりも若干小さい累積された位相誤差に応答して行
われるから、位相誤差内の正のシフトは、累積された負
の位相誤差に一層正確に一致することになる。しかしな
がら、図５の内容を簡潔にするため、このスイッチング
は、累積された１／４サイクルの負の位相誤差について
は、５００サイクルごとに行われるように図示されてい
る。累積された位相誤差を完全にオフセットするには、
これを適当に訂正することが必要であろう。
【００４６】ここで、正及び負のジッタについて説明す
ると、逓降されるＳＡＷ発信器からの信号に固有の１０
ピコ秒の動作ジッタから生ずる処の制御不能な１０ピコ
秒の正のジッタに加えて、１／４サイクル遅れているソ
ース信号にスイッチすることによって、５００サイクル
ごとに６２５ピコ秒の正のジッタが意図的に導入され
る。負のジッタについては、１０ピコ秒の固有動作ジッ
タから生ずる処の制御不能な１０ピコ秒の負のジッタに
加えて、１サイクル当たり１．２５ピコ秒の負のジッタ
が５００サイクルの各インターバルにわたって意図的に
累積される。そのようにするのは、ＳＡＷ発信器から得
られる基本周波数が、所望の４００ＭＨｚのクロック信
号よりも０．２ＭＨｚだけ高速であるように、意図的に
規定されているためある。
【００４７】時点ｔ１において、第１の可能なソース信
号から第２の可能なソース信号にスイッチした後、前述
と同じ（０．２／４００）というレートで、負の位相誤
差信号の累積が再び開始される。次に、理想的には時点
ｔ２で、１／４サイクルを再び獲得した後、このソース
信号は、１／４サイクル遅れている第３の可能なソース
信号に再びスイッチされる。このプロセスは、継続して
回転を反復し、第３の可能なソース信号から第４の可能
なソース信号にスイッチし、第４の可能なソース信号か
ら第１の可能なソース信号にスイッチし、以下同様であ
る。
【００４８】５００サイクルにわたって平均すると、前
述の例におけるＳＡＷ発信器を包含する単一のＤＬＬ
（ＳＡＷ／ＤＬＬ結合体）は、１０ピコ秒の固有動作ジ
ッタを含むジッタを、平均約８．７５ピコ秒の正のジッ
タ及び平均約１１．２５ピコ秒の負のジッタまで減少さ
せることができる。更に、基本周波数の許容公差が５０
０ｐｐｍとなるようにＳＡＷ発信器を製造することは周
知であるから、所望のクロック信号の目標周波数（この
例では４００ＭＨｚ）とソース信号の周波数（この例で
は４００．２ＭＨｚ）との間の分離を、この例で使用さ
れている０．２ＭＨｚよりも小さくすることができる。
【００４９】かくて、前述のＳＡＷ／ＤＬＬ結合体に基
づくクロック信号の固有動作ジッタに近い値まで、平均
ジッタを減少させることができる。それにも拘わらず、
かかるクロック信号について見られる比較的頻度は少な
いが、大きな値を有する正の瞬間ジッタは、独立した複
数のソース信号が結合されていても、意図的に導入され
たジッタが同期化されていない場合には、その応用に対
する重要な制限を依然として提示する。なぜなら、１つ
のクロック信号によってクロックされる一方の装置から
他のクロック信号によってクロックされる他方の装置に
データが転送される場合には、２つのクロック信号の同
期化されていない最大瞬間ジッタが、利用可能なサイク
ル時間を制限することになるからである。つまり、利用
可能なサイクル時間は、データ送信装置による最後の発
信（launch）時点及びデータ受信装置の最初の捕捉（ca
pture)時点によって制限される、ということである。最
後の発信時間は、送信装置用のクロック信号の正の最大
瞬間位相誤差が受信装置のそれと同期化されていないこ
とを条件として、この位相誤差によって決定される。他
方、最初の捕捉時点は、受信装置用のクロック信号の負
の最大瞬間位相誤差が送信装置のそれと同期化されてい
ないことを条件として、この位相誤差によって決定され
る。かくて、送信装置及び受信装置が使用する４００Ｍ
Ｈｚのクロック信号の各ソース信号を供給する４００．
２ＭＨｚのＤＬＬ／ＳＡＷ結合体については、前述の例
において得られる最大の瞬間ジッタ値によって、使用可
能なサイクル時間は、０．７５サイクルにすら相当しな
いのである。
【００５０】図６には、図４に関連して説明したように
同期化された、互いに結合されたメモリ・クロック信号
及びマイクロプロセッサ・クロック信号の位相誤差が示
されている。特に、意図的に導入され且つ時間とともに
次第に増加する負の位相誤差と、５００サイクルごとに
１回だけ導入される頻度の小さい瞬時的な正のジッタ
は、かかる２つのクロック信号のために同期化されるか
ら、これらの影響は、マイクロプロセッサ・チップ１０
２とオフチップ・メモリ１０８との間で転送中の送信及
び受信データに関しては累積的ではない。従って、１０
ピコ秒であると仮定した固有動作ジッタと、意図的に導
入された１．２５ピコ秒／サイクルの一定の負のジッタ
のみが、かかるデータ転送に利用可能なサイクル時間を
減少させるに過ぎない。かくて、実効的なサイクル時間
は、１１．２５ピコ秒程度減少されるに過ぎない。
【００５１】このことを例示するため、図６の時点ｔａ
では、マイクロプロセッサ・クロック信号によってクロ
ックされるマイクロプロセッサ・チップ１０２からメモ
リ・クロック信号によってクロックされるオフチップ・
メモリ１０８に対し一の信号が発信される。ここで、時
点ｔａにおけるマイクロプロセッサ・クロック信号の意
図的に導入された位相誤差ｅａが−１００ピコ秒である
と仮定する。この場合、固有動作ジッタは１０ピコ秒で
あるから、この位相誤差は−９５〜−１０５ピコ秒の範
囲内にある。時点ｔａにおけるメモリ・クロック信号の
位相誤差も同じ範囲内にある。なぜなら、その意図的に
導入された位相誤差は、マイクロプロセッサ・クロック
信号のそれと同期化されているからである。しかしなが
ら、メモリ・クロック信号は、マイクロプロセッサ・チ
ップ１０２が信号を発信した１サイクル後にこの信号を
捕捉する。かくて、メモリ・クロック信号は、その捕捉
時点において意図的に導入された位相誤差ｅｂを有す
る。この位相誤差ｅｂは、意図的に導入された−１．２
５ピコ秒の位相誤差／サイクルに起因して、−１０１．
２５ピコ秒となる。従って、固有動作ジッタを考慮する
と、捕捉時点におけるメモリ・クロック信号の位相誤差
の範囲は、−９６．２５〜１０６．２５ピコ秒となる。
従って、発信時点と捕捉時点における位相誤差間の最悪
の差は、−９５ピコ秒と−１０６．２５ピコ秒の位相誤
差の間の差、即ち１１．２５ピコ秒となろう。この意図
的に導入された位相誤差はかかる２つのクロック信号の
ために同期化されるから、その結果は、時点ｔａの選択
の如何に関わらず同じであることを理解すべきである。
他方、この意図的に導入された位相誤差がこのように同
期化されなかったとすれば、ｅａ及びｅｂは、任意の発
信時点ｔａについて必ずしも１．２５ピコ秒だけ離れて
いるものとはならないから、最大の可能な位相誤差の差
及びこれに伴う可能なサイクル時間の損失は、この例で
は、それぞれ６３５ピコ秒程度の非常に大きいものとな
ることがある。
【００５２】
【発明の効果】以上のように、本発明によれば、高速の
超小型電子装置にとって広い範囲で有用なクロック生成
装置を提供することができる。
【図面の簡単な説明】
【図１】本発明のシステム及び方法を利用可能なパーソ
ナル・コンピュータ・システムの外観斜視図である。
【図２】図１のパーソナル・コンピュータ・システム内
にある選択された構成要素を例示するブロック図であ
る。
【図３】本発明の実施例に従った複数のデジタル同期ル
ープ（ＤＬＬ）を結合するための自己同期式位相遅延シ
ステムを例示する高水準のブロック図である。
【図４】図３の自己同期式位相遅延システムを例示する
詳細ブロック図である。
【図５】表面弾性波（ＳＡＷ）発信器を使用した単一の
デジタル同期ループ（ＤＬＬ）について、その位相差−
時間特性を示す図である。
【図６】図４の自己同期式位相遅延システムに従った結
合された複数のデジタル同期ループ（ＤＬＬ）につい
て、その位相差−時間特性を示す図である。
【符号の説明】
１０２・・・・・・マイクロプロセッサ・チップ １０４・・・・・・表面弾性波（ＳＡＷ）発信器 １０６・・・・・・システムバス・クロック １０８・・・・・・オフチップ・メモリ １１６、１１８・・デジタル同期ループ（ＤＬＬ）回転
手段 １２０・・・・・・位相修正制御回路 １２２、１２４・・デジタル・フィルタ １２６・・・・・・バッファ １２８・・・・・・クロック分配システム １３０・・・・・・クロック分周器 １３２、１３４・・位相検出器 １３６、１３８・・バッファ １４２、１４６・・バッファ １４８・・・・・・クロック分配システム
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・ポール・マスレイド アメリカ合衆国78758、テキサス州、オ ースティン、ドーンズベリィ・ドライブ 1400 (72)発明者 ジョン・ステファン・ミューイッチ アメリカ合衆国78731、テキサス州、オ ースティン、スピンエイカ・コーブ 4203 (56)参考文献 特開 平８−191237（ＪＰ，Ａ) 特開 平８−116241（ＪＰ，Ａ) 特開 平８−44455（ＪＰ，Ａ) 特開 平７−98617（ＪＰ，Ａ) 特開 平７−84665（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/10 G06F 1/04 H03L 7/00 H04L 7/02

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】同期化されたクロック信号を生成するため
    の方法であって、 （イ）一の基準クロック信号に対し時間的に変動する位
    相差を有する第１及び第２の複数の信号を他の基準クロ
    ック信号に応答してそれぞれ別に生成するステップと、 （ロ）前記第１の複数の信号からの第１の一連の信号を
    分配して第１のクロック信号を供給するステップと、 （ハ）前記第２の複数の信号からの第２の一連の信号を
    分配して第２のクロック信号を供給するステップとを含
    み、 前記第１の一連の信号が、第１の一連の信号と一の基準
    クロック信号との間の第１の位相差に応答して互いに位
    相差が連続しており、前記第２の一連の信号が第１の一
    連の信号と第２の一連の信号との間の第２の位相差に応
    答して互いに位相差が連続しており、また前記第１の一
    連の信号が前記第２の位相差にも応答することを特徴と
    する、前記方法。
  2. 【請求項２】前記第１の一連の信号が進み又は遅れのう
    ちいずれか一方における前記第２の位相差に応答するこ
    とを特徴とする、請求項１記載の方法。
  3. 【請求項３】前記第２の一連の信号が進み又は遅れのう
    ちいずれか一方における前記第２の位相差に応答するこ
    とを特徴とする、請求項２記載の方法。
  4. 【請求項４】前記第１の位相差が前記第１のクロック信
    号と前記基準クロック信号との間の位相差であることを
    特徴とする、請求項１記載の方法。
  5. 【請求項５】前記第２の位相差が前記第１のクロック信
    号と前記第２のクロック信号との間の位相差であること
    を特徴とする、請求項１記載の方法。
  6. 【請求項６】同期化されたクロック信号を生成するため
    の装置であって、 （イ）一の基準クロック信号に対し時間的に変動する位
    相差を有する第１及び第２の複数の信号を他の基準クロ
    ック信号に応答してそれぞれ別に生成するための生成手
    段と、 （ロ）前記第１の複数の信号からの第１の一連の信号を
    分配して第１のクロック信号を供給するための第１の同
    期化手段と、 （ハ）前記第２の複数の信号からの第２の一連の信号を
    分配して第２のクロック信号を供給するための第２の同
    期化手段とを備え、 前記第１の同期化手段が前記第２の位相差に応答するよ
    うにしたことを特徴とする、前記装置。
  7. 【請求項７】前記第１の同期化手段が進み又は遅れのう
    ちいずれか一方における前記第２の位相差に応答するよ
    うにしたことを特徴とする、請求項６記載の装置。
  8. 【請求項８】前記第２の同期化手段が進み又は遅れのう
    ちいずれか一方における前記第２の位相差に応答するよ
    うにしたことを特徴とする、請求項６記載の装置。
  9. 【請求項９】前記第１の位相差が前記第１のクロック信
    号と前記基準クロック信号との間の位相差であることを
    特徴とする、請求項６記載の装置。
  10. 【請求項１０】前記第２の位相差が前記第１のクロック
    信号と前記第２のクロック信号との間の位相差であるこ
    とを特徴とする、請求項６記載の装置。
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