JP3725452B2 - 多段周波数合成器 - Google Patents
多段周波数合成器 Download PDFInfo
- Publication number
- JP3725452B2 JP3725452B2 JP2001221160A JP2001221160A JP3725452B2 JP 3725452 B2 JP3725452 B2 JP 3725452B2 JP 2001221160 A JP2001221160 A JP 2001221160A JP 2001221160 A JP2001221160 A JP 2001221160A JP 3725452 B2 JP3725452 B2 JP 3725452B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- output
- input
- stage
- divider
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004891 communication Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
- H03L7/23—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop with pulse counters or frequency dividers
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の属する技術分野】
本発明は、一般には改良された多段周波数合成器に関し、特に高解像度の周波数調整を行うことができる多段周波数合成器に関する。
【0002】
【従来の技術】
フェーズ・ロック・ループ(PLL)は、アナログとデジタルの手法が混在する興味深い集積回路である。PLLの基本設計には数十年の歴史があるが、この回路が集積回路の形で実用的なビルディング・ブロックになったのは、コストが見合い、設計の信頼性が高くなってからである。
【0003】
PLLは、位相検出器、増幅器、電圧制御オシレータ(VCO)、及びフィードバック・ループを含み、フィードバック・ループは、出力周波数をノイズを除去した入力信号の複製にするか、または入力信号の周波数の倍数にすることができる。PLLは、FM信号の復調、トーン・デコード、周波数生成、"クリーン"信号の生成、パルス同期等に用いられている。出力周波数は入力周波数の倍数なので、そのような周波数合成器を用いた細かい周波数調整は困難である。
【0004】
不均等メモリ・アクセス(NUMA:non-uniform memory access)コンピュータ・システムは、マルチプロセッサ・アーキテクチャで、メモリ・アドレス空間は1つであるが、メモリは"近接"(close)メモリ・バンクと"離隔"(distant)メモリ・バンクに分けられる。アクセスは、CPUを含むノードに直接関連付けられた近接メモリ・バンクへのアクセスがシステムの他のノードでの離隔メモリ・バンクに対するアクセスよりかなり速いため、"不均一"である。NUMAアーキテクチャで目立つ利点は、他の並列アーキテクチャと同じように、システムにノードやプロセッサを追加しても、性能が下がるボトルネックが生じないという意味で、スケーリングが良好なことである。
【0005】
NUMAアーキテクチャの問題点の1つは、ノードの同期を維持することである。トランザクションには、システムの各ノードの時刻により生成されたタイム・スタンプが付けられることがある。ノードには独立したクロックがあるので、正確に同じ時間で初期化されても、結果的にはずれが生じて再同期を必要とする。ノード間の"サイクルずれ"をできるだけ少なくして正確なタイム・スタンプを付けることが重要である。
【0006】
【発明が解決しようとする課題】
従って、高速で高解像度の周波数調整を行える周波数合成器の提供が望まれる。
【0007】
【課題を解決するための手段】
高解像度の周波数調整を行うことができる多段周波数合成器が提供される。周波数合成器の初期ステージは、動的に変更可能な分周器に接続された従来のフェーズ・ロック・ループである。
【0008】
固定分周器を通してフィードバックし、動的に変更可能な分周器に接続されたフェーズ・ロック・ループのフォワード部を含む1つ以上の中間ステージがある。最終ステージは、固定分周器を通してフィードバックし、別の固定分周器に接続されたフェーズ・ロック・ループのフォワード部を含む。
【0009】
回路の可変分周器の分周定数を変更することで、細かい周波数調整をきわめて高速に行える。調整の精度は分周器の相対値とシステム内の中間ステージ数による。
【0010】
【発明の実施の形態】
各図、特に図1を参照する。不均等メモリ・アクセス(NUMA)アーキテクチャのマルチプロセッサ・システムが示してある。この概略図は3つのノード100、120、140のシステムである。ノード100は4つのCPU102、104、106、108、ローカル・メモリ110、入出力チャネル112、及び通信チャネル114を含む。ノード120は4つのCPU122、124、126、128、ローカル・メモリ130、入出力チャネル132、及び通信チャネル134を含む。ノード140は4つのCPU142、144、146、148、ローカル・メモリ150、入出力チャネル152、及び通信チャネル154を含む。
【0011】
外部ディスク・ドライブ156は入出力チャネル152に接続される。ノードは高速チャネル116、136により相互接続される。このシステムは、メモリ・バンク110、130、150で構成された1つのアドレス空間を含む。メモリ110にアクセスするCPU102等のCPUからローカル・メモリ・バンクへのアクセスは、ノード相互接続116や136を使用する必要がないので、かなり高速である。メモリ130にアクセスするCPU102等のCPUから離隔メモリ・バンクへのアクセスは、通信チャネル116を通してデータを転送する必要があるため、比較的遅くなる。
【0012】
当業者には明らかなように、図1に示したハードウェアは変わり得る。例えば、ノードは、ノード数が2のべき乗で、各ノードが正確にn個の他のノードに接続されたハイパーキューブ・ネットワークとして構成することができる。例えば16ノードのハイパーキューブの各ノードは他の4つのノードに接続される。図1の例はこれほど複雑ではないが、本発明に関してアーキテクチャ上の制限を意味するものではない。
【0013】
図1は、例として示しており、本発明のプロセスについてアーキテクチャ上の制限を意味しない。NUMAシステムのプロセッサの種類は均一であるが、本発明は、種類の異なるプロセッサやコンピュータが全てマルチプロセッサ・コンピューティング環境の一部である異機種混合システムにも適用できる。これら別々のプロセッサは、図2に示すように、共通クロックを持たず、相対周波数はシフトすることを前提としている。
【0014】
図2は、図1に示すアーキテクチャ等のNUMAアーキテクチャの複数ノードを示す。n個のノードにノード0、ノード1、ノード2からノードn−2、ノードn−1とラベルが付けられる。各ノードに、f0乃至fn-1とした独立した周波数ソースがある。これら周波数ソースは、時刻(TOD:time of day)レジスタに格納されたタイム・スタンプの生成に用いられる。これらのノードには独立したクロックがあるため、タイム・スタンプが正確に同じ時間に初期化されたときでも、結果的にはずれが生じ、再同期を取る必要がある。
【0015】
ノードがアーキテクチャ上似ている場合でも、ノードの1つはマスタとして指定し(この場合はノード0)、他のノードは、時刻が"マスタ"時刻と再同期を取るという意味で"スレーブ"になる。ノード間の"サイクルずれ"を可能な限り少なくして正確な周波数を生成することが重要である。ここで求められるのは、時刻レジスタ値を変更できるように、システム・クロック周波数に対して動的に微調整を行える周波数生成システムである。
【0016】
図3は、従来の周波数合成器を示す。フェーズ・ロック・ループへの入力は基準周波数302である。分周器304は基準周波数をK2で分周する。K2は1、2、...、N2の範囲の整数である。分周器304の出力は位相検出器306に送られる。位相検出器の他の入力については後述する。位相検出器306の出力はチャージ・ポンプ308に送られる。チャージ・ポンプは、位相誤差が生じる時間に電流を生成する。位相誤差はコンデンサC1 310により積分されて電圧Vcが生成され、電圧制御オシレータ(VCO)312に送られる。VCO出力は回路からの周波数出力で、(K1/K2)frefに等しい。この信号は分周器316に送られ、分周器はfoutをK1で分周する。K1は、1、2、...、N1の範囲の整数である。分周器316の出力は、定常状態でfref/K2に等しく、位相検出器306の第2入力になる。これでフィードバック・ループが完成する。位相検出器306の両方の入力がfref/K2に等しいので、これらの周波数のいずれかにシフトがあれば、それは位相検出器306により検出され、チャージ・ポンプ308を通して電圧制御オシレータ312に送られる。その結果foutが調整され、(K1/K2)frefとの同期に戻る。
【0017】
PLLのプルアウト周波数によるサイクルずれを避けるため、K1、K2の値は固定する必要がある。foutの値は(K1/K2)frefに等しい。K1、K2を異なる整数値に設定すると、出力周波数は入力周波数をもとに合成される。しかしこれらの値は、後述するように、動的に変更できない。
【0018】
図4は、瞬間周波数誤差と瞬間位相誤差を示す。原点の定常状態条件により生じる純粋な周波数誤差では、約2.5MHzのプルアウト周波数を超える場合にはサイクルずれが生じる。プルアウト周波数未満の周波数変動は自然に原点の方に戻るが、プルアウト周波数を超える周波数変動は、図3に示す分周器設定K1やK2が変更されたとき、大きな瞬間周波数誤差とサイクルずれにつながることが図4からわかる。従って、従来のフェーズ・ロック・ループを使用すると、K1、K2の値は固定されるので、出力周波数の微調整は実際的ではなくなる。
【0019】
図5は、本発明の実施例に従った周波数合成器を示す。図3と同様、入力はfrefのままで、出力は(K1/K2)frefである。主な違いは、K2で分周する分周器が回路の入力から回路の出力に移っていることである。詳しくは後述するが、これによりK2の値が変化し、その結果、出力周波数の微調整が可能になる。このような調整は、図3の回路を使用すると、サイクルずれの問題のため不可能である。
【0020】
フェーズ・ロック・ループの入力は基準周波数502で、これは位相検出器504に送られる。位相検出器の他の入力については後述する。位相検出器504の出力はチャージ・ポンプ506に送られる。チャージ・ポンプは、位相誤差が生じる時間に電流を生成する。位相誤差はコンデンサC1 508により積分されて電圧Vcが生成され、VCO(電圧制御オシレータ)510に送られる。VCO出力はK1 frefに等しい。この信号は分周器516に送られ、K1で分周される。K1は1、2、...、N1の範囲の整数である。分周器516の出力はfrefに等しく、これが位相検出器504の第2入力になる。これでフィードバック・ループが完成する。位相検出器504への両方の入力がfrefに等しいので、これらの周波数のいずれかにシフトがあれば、それは位相検出器504により検出され、チャージ・ポンプ506を通して電圧制御オシレータ510に送られる。
【0021】
回路出力fout514は、VCO510の出力を分周器512に送ることによって生成される。分周器512はその入力をK2で分周し、値(K1/K2)frefを生成する。これは図3の回路の出力値と同じであるが、1つ大きな違いがある。K2の値は、サイクルずれを生じることなく可変である。
【0022】
特に興味深いのは、K1がK2にほぼ等しくなり、K1/K2が1±小変化率(delta factor)に等しくなるケースである。これらの値を出力周波数の式に代入するとfout=(1±D)frefになる。従って、サイクルずれなしに変更可能なK2の値を変えることによって、出力周波数を、入力周波数に対して小量だけ上下に調整することができる。
【0023】
図5の回路をカスケードにすれば、より細かい周波数調整が可能になる。3段周波数調整器を図6に示す。ステージ1の前端は従来の周波数合成器で、図3と似ている。特に分周器602は入力周波数frefをLにより分周する。これはフェーズ・ロック・ループ604のフォワード・パスに送られる。フェーズ・ロック・ループ604は位相検出器(306等)、チャージ・ポンプ(308等)、コンデンサ(310等)、及び電圧制御オシレータ(312等)を含む。図6では、これらのコンポーネントがまとめられ、フェーズ・ロック・ループと呼ばれる。
【0024】
ループを閉じるため、フェーズ・ロック・ループ604の出力が分周器606に送られ、ここでは分周がK1により行われる。この出力は第2入力として、フェーズ・ロック・ループ604の一部である位相検出器に戻される。この従来の周波数合成器からの周波数出力はK1 fref/Lであり、K1とLは両方とも固定される。
【0025】
動的周波数調整を可能にするため、フェーズ・ロック・ループ604の出力が分周器608の入力になり、分周器608はその入力周波数をK2で分周する。K2の値は動的に可変であり、図5の分周器512に対する動的調整と同様な方法による。この動的分周器の詳細回路を図7に開示する。3段周波数調整器のステージ1からの出力は(K1 fref)/(K2 L)で、K1とLは固定、K2は可変である。この出力をf2とする。
【0026】
3段周波数調整器のステージ2は、フェーズ・ロック・ループ610のフォワード・パス、K3で分周する分周器612のあるフィードバック回路、及び出力側の、K4で分周する分周器614を含む。ステージ2の周波数出力は(K3/K4)f2に等しい。この周波数をここではf3とする。K3の値は固定であるが、K4の値は可変である。
【0027】
3段周波数調整器のステージ3はステージ2と同じ構造である。フェーズ・ロック・ループ618のフォワード・パス、Mで分周する分周器620のあるフィードバック・ループ、及び出力側の、Nで分周する分周器622が含まれる。この最終ステージの周波数出力foutは(M/N)f3に等しい。MとNの値は両方とも固定である。
【0028】
回路の各ステージを前記の様々な式に置き換えると、fout=(K1/K2)(K3/K4)(M/N)(fref/L)となることがわかる。ここでK2とK4は可変である。典型的な周波数値を代入して、出力周波数が高精度でどのように調整されるかをみることは有益である。frefを150MHzとする。様々な分周器の値は、出力周波数も150MHzになるように選択されるが、K2とK4の値を変えることによって微調整が可能になる。L、K1、K3は100に設定される。MとNはそれぞれ200と2に設定される。ケース1のとき、K2は119に、K4は84に設定される。得られる出力周波数は150.06MHzで、これは150MHzに対して、+60,000Hzの変化、つまり+400百万分率(PPM)である。ケース2では、K2は122、K4は82に設定される。得られる出力周波数は149.94MHzで、これは150MHzに対して−60,000Hzの変化、つまり−400PPMである。
【0029】
ステージ毎に計算を行うと、ステージ2での周波数シフトは2.5%未満、ステージ3では0.08%未満になることがわかる。当業者には明らかなように、カスケードするステージが増えるとそれだけ細かい周波数調整が可能になる。各ステージの出力側の分周器は、最後のステージを除いて、可変にすることができる。
【0030】
従来技術の分周器は特定の除数値にハードワイヤードされる。従って、任意の整数値により分周でき、除数値をかなり素早く変更できる新しい回路を考案する必要があった。
【0031】
図7を参照する。動的分周器の回路図が示してある。REG_A704は除数Kを保持する。REG_B712は現在のカウンタ値を保持する。REG_OUT716は1ビット・レジスタで、出力状態を保持する。これら3つのレジスタは全て入力周波数により同期してクロックされる。MUX(マルチプレクサ)702には2つの入力、NEW_KとCURRENT_Kがあり、うち1つはCHANGE_Kの値をもとに選択される。CHANGE_Kがアクティブになると、MUXの出力は入力NEW_Kである。CHANGE_Kがアクティブでないとき、MUXの出力は入力CURRENT_Kである。
【0032】
比較器A>B COMP706は、現在のカウンタ値が現在の除数値未満のときは常にオンである。比較器706がオンのときは常に、インクリメンタINC710によりカウンタ値が1だけ増分し、新しい値がREG_B712に保存される。REG_OUT716の設定にもとづく出力状態は同じままである。カウンタ値が除数値を超えると、比較器706の出力はオフになり、インクリメンタが1に戻り、REG_OUT716の値は切り替わり、出力周波数変更状態になる。
【0033】
特定の周波数値を調べると、この回路の動作を理解しやすい。マルチプレクサの出力を除数値120とし、REG_B712の値がリセットされたばかりとすると、REG_B712のカウントは値1から除数値まで上がる。このカウンタが除数値に等しくなると、A>B COMP706の出力が変更状態にトリガされる。これは2つの結果を伴う。まずREG_Bの値が1にリセットされ、これによりREG_OUT716の出力周波数が切り替わる。入力側パルス120個毎に、出力側に1つのパルスが生じる。従って、回路は"120分の1回路"のように機能する。
【0034】
NEW_Kの値を110とし、CHANGE_Kコマンドが受信されたとする。これにより値110がマルチプレクサの"A入力"に転送される。2つのケースが考えられる。まずREG_Bのカウンタ値は110未満または110乃至120である。カウンタが110未満のケースでは、REG_B712のカウントは続くが、110に達するとリセットされる。REG_Bの値がすでに110を超えている場合、比較器A>B COMPの出力は切り替わり、その結果出力周波数も切り替わり、カウンタはリセットされる。
【0035】
当業者には明らかなように、NEW_KがCURRENT_Kより大きいケースは容易でさえある。現在のカウンタ値がNEW_Kより小さいので、マルチプレクサにより比較器への入力が切り替わり、カウンタのカウントは新しい除数値に達するまで上がり続ける。
【0036】
図8を参照する。時間の関数としての位相と周波数の調整が示してある。スレーブ周波数fsの位相は、図の上側で鋸歯802で、マスタ周波数fmの位相は水平線804で示してある。ここでいう用語"位相"はアナログ的意味ではなく、2つの時刻レジスタのデジタルな内容の意味である。これらのレジスタは、それぞれのシステム・クロックにより増分されるので、これらクロック周波数が緩やかにずれていくとき、レジスタ値は2つのクロック間の位相ずれの累積を表す。スレーブ周波数の位相は最初下がっていくが、最終的にはマスタ周波数の位相と交わる。この交差が検出されると、スレーブのクロック周波数が調整される。
【0037】
マスタ周波数fmは、図の下側に水平線806で示してある。スレーブ周波数f s は図の下側に破線808で示してある。最初はマスタ周波数806より200PPM大きく示してある。垂直な破線810、812、814、816、818、820、822、824は、マスタ周波数806とスレーブ周波数808の信号位相を比較し、必要なら訂正を行った時間を示す。
【0038】
時間810、812、814、816で、スレーブ周波数の位相802はマスタ周波数の位相804より大きい。これらの同じ間隔の間、スレーブ周波数808はマスタ周波数806より200PPM大きい。同期時間818では、スレーブ周波数の位相802はマスタ周波数の位相804より小さい。これが検出されたとき、スレーブに関連付けられた多段周波数合成器の可変分周器が調整され、マスタ周波数806より200PPM小さいスレーブ周波数808が生成される。これによりスレーブ周波数の位相802は急上昇し、時間820で再びマスタ周波数の位相より大きくなる。これによりスレーブ周波数808は、マスタ周波数806より200PPM小さい状態とマスタ周波数数806より200PPM大きい状態の間で切り替わる。時間間隔822、824のときのスレーブ周波数の位相802はまだマスタ周波数の位相804より大きいので、スレーブ周波数808はマスタ周波数806より200PPM大きい状態にとどまる。
【0039】
当業者には明らかなように、スレーブ周波数の位相802がマスタ周波数の位相804より小さくなると、スレーブ周波数808はマスタ周波数806より200PPM小さくなり、システムは平衡状態に戻る。位相差がこのように継続的に検出され、得られる周波数が調整されることで、コンピュータ・システムの動作時に時刻レジスタの同期が維持される。これらの調整が行われない場合、比較的長い時間ではレジスタの不一致が大きくなり、タイム・スタンプ問題のためシステムの不具合を引き起こす。ただし、こうした同期時間は、典型的な実施例では1000クロック・サイクル程度で繰り返し発生するため、時刻値が重大な問題を引き起こすほどシフトすることはない。従来技術のこの問題の解決法は、同期をとるため外部原子クロックを使用する等、高価なハードウェアを伴う。本発明によれば、最小限のハードウェアを追加するだけで、マルチプロセッサ・システムの異なるノードで2つ以上の時刻レジスタの同期をとることができる。
【図面の簡単な説明】
【図1】本発明を実装することのできる不均等メモリ・アクセス(NUMA)アーキテクチャのマルチプロセッサ・システムを示す図である。
【図2】本発明を実装することのできるNUMAアーキテクチャの複数のノードを示す図である。
【図3】従来技術に見られる周波数合成器を示す図である。
【図4】従来の周波数合成器について瞬間周波数誤差と瞬間位相誤差を示す図である。
【図5】本発明の好適実施例の周波数合成器を示す図である。
【図6】本発明の好適実施例に従った3ステージ周波数調整器を示す図である。
【図7】本発明の好適実施例に従った動的分周器の詳細回路を示す図である。
【図8】本発明の好適実施例に従い、位相と周波数の調整を時間の関数として示す図である。
【符号の説明】
304、316、512、516、602、606、608、612、614、620、622 分周器
306、504 位相検出器
308、506 チャージ・ポンプ
312、510 電圧制御オシレータ(VCO)
Claims (3)
- 入力と出力を有する第1ステージと、
前記第1ステージからの出力を入力として受け取り、自己の出力を生成する中間ステージとを備えた多段周波数合成器であって、
前記第1ステージは、前記多段周波数合成器への入力としての基準周波数frefの入力を受け取る第1周波数合成器を含み、更に、該第1周波数合成器の出力を入力として受け取る第1可変分周器を含み、前記第1ステージの出力は該第1可変分周器の出力であり、
前記第1周波数合成器は更に、
入力と出力を有し、該入力は前記基準周波数frefの入力である、第1固定分周器と、
第1入力、第2入力、及び出力を有し、該第1入力は前記第1固定分周器の出力である、第1フェーズ・ロック・ループのフォワード・パスと、
入力と出力を有し、該入力は前記第1フェーズ・ロック・ループのフォワード・パスの出力に接続され、該出力は前記第1フェーズ・ロック・ループのフォワード・パスの第2入力に接続された、第2固定分周器とを含み、
前記第1フェーズ・ロック・ループのフォワード・パスの出力は前記第1周波数合成器の出力であり、
前記第1固定分周器の分周定数がLであり、前記第2固定分周器の分周定数がK1であり、前記第1可変分周器の分周定数がK2であるとき(但し、Lは、正の整数、K1及びK2は、互いにほぼ等しく、K1/K2が1±小変化率に等しくなる正の整数)、前記第1ステージの出力が(fref/L)*(K1/K2)の周波数を有するものとして生成され、分周定数K2の値を変えることによって前記第1ステージの出力の周波数をサイクルずれなしに小量だけ調整できるようにされ、
前記第1可変分周器は、
分周定数K2の現在の値と新しい値のうち1つをセレクタ信号をもとに選択するマルチプレクサと、
前記選択された値までカウントするカウンタとを含み、
前記選択された値に達すると、前記カウンタがリセットされ、出力レジスタが切り替わることで出力周波数が生成される、
多段周波数合成器。 - 前記カウンタは周波数がfin=(fref/L)*(K1)である前記第1周波数合成器の出力によりクロックされる、請求項1記載の多段周波数合成器。
- 前記選択された値がKのとき、前記出力レジスタの出力周波数はfin/Kである、請求項2記載の多段周波数合成器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/631718 | 2000-08-03 | ||
US09/631,718 US6566921B1 (en) | 2000-08-03 | 2000-08-03 | Apparatus and method for high resolution frequency adjustment in a multistage frequency synthesizer |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002100985A JP2002100985A (ja) | 2002-04-05 |
JP3725452B2 true JP3725452B2 (ja) | 2005-12-14 |
Family
ID=24532436
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001221160A Expired - Fee Related JP3725452B2 (ja) | 2000-08-03 | 2001-07-23 | 多段周波数合成器 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6566921B1 (ja) |
JP (1) | JP3725452B2 (ja) |
TW (1) | TWI261417B (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004072714A (ja) * | 2002-06-11 | 2004-03-04 | Rohm Co Ltd | クロック生成システム |
DE60307974T2 (de) * | 2002-12-24 | 2007-02-15 | Fujitsu Ltd., Kawasaki | Taktgenerator mit spektraler Dispersion Jittergenerator und Halbleitervorrichtung |
FR2920928A1 (fr) * | 2007-09-07 | 2009-03-13 | Thomson Licensing Sas | Reduction de duree d'accrochage d'une boucle a verrouillage de phase apte a reconstituer un signal de synchronisation transmis sur un reseau ip. |
EP2237423A1 (fr) * | 2009-03-24 | 2010-10-06 | CSEM Centre Suisse d'Electronique et de Microtechnique SA - Recherche et Développement | Synthétiseur de fréquence |
US8154335B2 (en) * | 2009-09-18 | 2012-04-10 | Stmicroelectronics Pvt. Ltd. | Fail safe adaptive voltage/frequency system |
US8816730B1 (en) * | 2013-03-18 | 2014-08-26 | Applied Micro Circuits Corporation | Frequency synthesis with gapper |
ITUB20156885A1 (it) * | 2015-12-07 | 2017-06-07 | St Microelectronics Srl | Circuito di recupero del clock, relativo circuito di recupero del clock e dei dati, ricevitore, circuito integrato e procedimento |
CN112234986B (zh) * | 2020-09-04 | 2021-07-13 | 上海鸿晔电子科技股份有限公司 | 一种信号源 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4481489A (en) | 1981-07-02 | 1984-11-06 | Motorola Inc. | Binary signal modulating circuitry for frequency modulated transmitters |
US4434696A (en) * | 1981-11-20 | 1984-03-06 | Harry Conviser | Instrument for comparing equal temperament and just intonation |
US5059925A (en) | 1990-09-28 | 1991-10-22 | Stratacom, Inc. | Method and apparatus for transparently switching clock sources |
DE69130046T2 (de) | 1990-10-22 | 1999-05-06 | Nec Corp., Tokio/Tokyo | Frequenzsynthesierer mit PLL, der einen Frequenzwechsel des Ausgangs mit hoher Geschwindigkeit ermöglicht |
US5353311A (en) * | 1992-01-09 | 1994-10-04 | Nec Corporation | Radio transmitter |
US5349310A (en) | 1993-06-09 | 1994-09-20 | Alcatel Network Systems, Inc. | Digitally controlled fractional frequency synthesizer |
JPH0715371A (ja) * | 1993-06-25 | 1995-01-17 | Nec Corp | スーパーへテロダイン方式の送受信方法と送受信機 |
JPH07336217A (ja) * | 1994-06-10 | 1995-12-22 | Matsushita Electric Ind Co Ltd | 信号処理回路 |
JP3311889B2 (ja) * | 1995-02-10 | 2002-08-05 | 株式会社日立国際電気 | サンプリング信号発生回路 |
JP3327028B2 (ja) | 1995-02-14 | 2002-09-24 | 松下電器産業株式会社 | 周波数シンセサイザ |
JP3403551B2 (ja) * | 1995-07-14 | 2003-05-06 | 沖電気工業株式会社 | クロック分配回路 |
US5710524A (en) * | 1996-04-09 | 1998-01-20 | Myson Technology, Inc. | Clock synthesizer for low EMI applications |
JP3291198B2 (ja) * | 1996-05-08 | 2002-06-10 | 富士通株式会社 | 半導体集積回路 |
JPH10336027A (ja) * | 1997-05-30 | 1998-12-18 | Nec Ic Microcomput Syst Ltd | クロック発生器 |
JP2000165905A (ja) * | 1998-11-27 | 2000-06-16 | Mitsubishi Electric Corp | クロック発生回路 |
-
2000
- 2000-08-03 US US09/631,718 patent/US6566921B1/en not_active Expired - Fee Related
-
2001
- 2001-07-23 JP JP2001221160A patent/JP3725452B2/ja not_active Expired - Fee Related
- 2001-07-31 TW TW090118657A patent/TWI261417B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JP2002100985A (ja) | 2002-04-05 |
TWI261417B (en) | 2006-09-01 |
US6566921B1 (en) | 2003-05-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100423795B1 (ko) | 혼성 컴퓨터 시스템에서 노드들을 동기시키기 위한 방법및 장치 | |
US5889436A (en) | Phase locked loop fractional pulse swallowing frequency synthesizer | |
US5550515A (en) | Multiphase clock synthesizer having a plurality of phase shifted inputs to a plurality of phase comparators in a phase locked loop | |
US6982579B2 (en) | Digital frequency-multiplying DLLs | |
JP3388527B2 (ja) | 分数n分周器およびこれを用いた分数n周波数シンセサイザ | |
US5126691A (en) | Variable clock delay circuit | |
US6239627B1 (en) | Clock multiplier using nonoverlapping clock pulses for waveform generation | |
JP3066690B2 (ja) | 位相同期発振回路 | |
EP0727877B1 (en) | Fast frequency switching synthesizer | |
JP3072733B2 (ja) | 同期化されたクロック信号を生成するための方法及び装置 | |
US6642800B2 (en) | Spurious-free fractional-N frequency synthesizer with multi-phase network circuit | |
US5703537A (en) | Phase-locked loop clock circuit for generation of audio sampling clock signals from video reference signals | |
JPH08321753A (ja) | 遅延クロック生成回路 | |
US7372340B2 (en) | Precision frequency and phase synthesis with fewer voltage-controlled oscillator stages | |
US7151398B2 (en) | Clock signal generators having programmable full-period clock skew control | |
KR100195855B1 (ko) | 소수배 시스템에 있어서 클록 동기 체계 | |
JP3725452B2 (ja) | 多段周波数合成器 | |
US7157953B1 (en) | Circuit for and method of employing a clock signal | |
JP3566686B2 (ja) | 逓倍クロック生成回路 | |
US6522207B1 (en) | Apparatus and method for dynamic frequency adjustment in a frequency synthesizer | |
US5214682A (en) | High resolution digitally controlled oscillator | |
US5546434A (en) | Dual edge adjusting digital phase-locked loop having one-half reference clock jitter | |
WO1998016013A1 (en) | Frequency synthesizer having phase error feedback for waveform selection | |
US6477657B1 (en) | Circuit for I/O clock generation | |
CN117318709A (zh) | 用于高速时钟信号的动态相位调整 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041118 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041130 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050222 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050412 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050606 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050609 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050705 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050811 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050907 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050921 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080930 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090930 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090930 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100930 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100930 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110930 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120930 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130930 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |