JPH09190239A - クロックスキュー調整回路 - Google Patents
クロックスキュー調整回路Info
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- JPH09190239A JPH09190239A JP8003035A JP303596A JPH09190239A JP H09190239 A JPH09190239 A JP H09190239A JP 8003035 A JP8003035 A JP 8003035A JP 303596 A JP303596 A JP 303596A JP H09190239 A JPH09190239 A JP H09190239A
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- clock
- input
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Abstract
(57)【要約】
【課題】本発明は、位相同期ループを用いて高精度のク
ロックスキューの調整を行うことを課題とする。 【解決手段】クロックドライバ６からのクロックの入力
遅延を補償して同期回路８ａにクロックを出力するクロ
ックスキュー調整回路において、クロック入力とフィー
ドバック入力が決められた位相となるように調整したク
ロック出力を行う位相同期ループ１ａを備え、該位相同
期ループ１ａのクロック出力を前記フィードバック入力
にフィードバックするフィードバック経路に、入力信号
を反転して出力する反転回路２ａを挿入する。
ロックスキューの調整を行うことを課題とする。 【解決手段】クロックドライバ６からのクロックの入力
遅延を補償して同期回路８ａにクロックを出力するクロ
ックスキュー調整回路において、クロック入力とフィー
ドバック入力が決められた位相となるように調整したク
ロック出力を行う位相同期ループ１ａを備え、該位相同
期ループ１ａのクロック出力を前記フィードバック入力
にフィードバックするフィードバック経路に、入力信号
を反転して出力する反転回路２ａを挿入する。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のクロック同
期回路（同期素子）に供給するクロック間スキューを最
小にするクロックスキュー調整回路に関する。
期回路（同期素子）に供給するクロック間スキューを最
小にするクロックスキュー調整回路に関する。
【０００２】近年のコンピュータシステムの利用分野の
拡大に伴い、情報処理装置の高性能化や信頼性向上が要
求されている。このため、情報処理装置の動作クロック
に関して、より一層の高速化による性能向上手段が提供
されている。しかし、情報処理装置内の各同期素子にク
ロックを分配する各クロック分配ラインのスキューによ
り実質的クロック速度低下を招いている。このため、高
精度のスキュー調整を行う必要がある。
拡大に伴い、情報処理装置の高性能化や信頼性向上が要
求されている。このため、情報処理装置の動作クロック
に関して、より一層の高速化による性能向上手段が提供
されている。しかし、情報処理装置内の各同期素子にク
ロックを分配する各クロック分配ラインのスキューによ
り実質的クロック速度低下を招いている。このため、高
精度のスキュー調整を行う必要がある。
【０００３】
【従来の技術】図１１は従来例の説明図（１）、図１２
は従来例の説明図（２）である。以下、図１１、図１２
に基づいて従来例の説明をする。図１１において、水晶
発振器等のクロック発振器（ＯＳＣ）５の出力をクロッ
クドライバ６にて複数の出力にしてクロック同期素子で
あるＬＳＩ（大規模集積回路）７、同期ＳＲＡＭ（ｓｔ
ａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒ
ｙ）８等の各素子に分配する。ここで、ＬＳＩ７がゲー
トアレイＬＳＩ等である場合、内部にフリップフロップ
ＦＦを持っており、多数のフリップフロップＦＦに対す
るクロックの分配のために設けたバッファ７１等のため
伝送遅延が発生する。
は従来例の説明図（２）である。以下、図１１、図１２
に基づいて従来例の説明をする。図１１において、水晶
発振器等のクロック発振器（ＯＳＣ）５の出力をクロッ
クドライバ６にて複数の出力にしてクロック同期素子で
あるＬＳＩ（大規模集積回路）７、同期ＳＲＡＭ（ｓｔ
ａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒ
ｙ）８等の各素子に分配する。ここで、ＬＳＩ７がゲー
トアレイＬＳＩ等である場合、内部にフリップフロップ
ＦＦを持っており、多数のフリップフロップＦＦに対す
るクロックの分配のために設けたバッファ７１等のため
伝送遅延が発生する。
【０００４】これは、ＬＳＩ７のフリップフロップＦＦ
にクロックが到着する時間ｔ１が同期ＳＲＡＭ８のフリ
ップフロップＦＦに到着する時間ｔ２より遅れることに
なる。このため、同期ＳＲＡＭ８が動作するクロックと
ＬＳＩ７が動作するクロックとの間に時間差が生じる。
これにより、これらの各素子間のデータバスを使用した
データ転送に不具合をおこす。
にクロックが到着する時間ｔ１が同期ＳＲＡＭ８のフリ
ップフロップＦＦに到着する時間ｔ２より遅れることに
なる。このため、同期ＳＲＡＭ８が動作するクロックと
ＬＳＩ７が動作するクロックとの間に時間差が生じる。
これにより、これらの各素子間のデータバスを使用した
データ転送に不具合をおこす。
【０００５】そこで従来は、クロックドライバ６から各
素子へのクロックパターン（プリント板のクロックパタ
ーン線）の長さを各々変えてパターン線長により伝送遅
延時間を変えることにより、各素子に到着するクロック
の時間差（スキュー）を吸収するようにしている。
素子へのクロックパターン（プリント板のクロックパタ
ーン線）の長さを各々変えてパターン線長により伝送遅
延時間を変えることにより、各素子に到着するクロック
の時間差（スキュー）を吸収するようにしている。
【０００６】例えば、通常のプリント板では、約７０ｐ
ｓ（ピコ秒）／ｃｍの伝送速度でパターン上を伝送す
る。このため、パターン線長の差が２０ｃｍあるとする
と、１４００ｐｓの差となり、ＬＳＩ７の入力ディレー
（遅延）差を調整することができる。
ｓ（ピコ秒）／ｃｍの伝送速度でパターン上を伝送す
る。このため、パターン線長の差が２０ｃｍあるとする
と、１４００ｐｓの差となり、ＬＳＩ７の入力ディレー
（遅延）差を調整することができる。
【０００７】しかしながら、ゲートアレイＬＳＩ等の大
規模化に伴い、ＬＳＩ７内部のクロック遅延が更に増加
し、パターン線長による調整を行うと、線長が長くなり
すぎて、波形歪み等のためクロック波形がクロック同期
素子等の動作に悪影響を与えることがあった。このた
め、遅延用のバァファ素子を複数追加して、時間差を調
整する方法があった。
規模化に伴い、ＬＳＩ７内部のクロック遅延が更に増加
し、パターン線長による調整を行うと、線長が長くなり
すぎて、波形歪み等のためクロック波形がクロック同期
素子等の動作に悪影響を与えることがあった。このた
め、遅延用のバァファ素子を複数追加して、時間差を調
整する方法があった。
【０００８】図１２において、クロック発振器（ＯＳ
Ｃ）５の出力をクロックドライバ６にて、複数の出力に
してＬＳＩ７、同期ＳＲＡＭ８等の各素子に分配する。
ここでは、クロックドライバ６から同期ＳＲＡＭ８の経
路に、遅延用のバッファ素子９を三個追加してある。こ
れにより、一個のバッファ素子９の遅延時間が１．５ｎ
ｓ（ナノ秒）であれば、４．５ｎｓ遅延させてクロック
を同期ＳＲＡＭ８に入力することができる。このため、
ＬＳＩ７のフリップフロップＦＦにクロックが到着する
時間ｔ１と同期ＳＲＡＭ８のフリップフロップＦＦに到
着する時間ｔ２との時間差をなくすことができる。
Ｃ）５の出力をクロックドライバ６にて、複数の出力に
してＬＳＩ７、同期ＳＲＡＭ８等の各素子に分配する。
ここでは、クロックドライバ６から同期ＳＲＡＭ８の経
路に、遅延用のバッファ素子９を三個追加してある。こ
れにより、一個のバッファ素子９の遅延時間が１．５ｎ
ｓ（ナノ秒）であれば、４．５ｎｓ遅延させてクロック
を同期ＳＲＡＭ８に入力することができる。このため、
ＬＳＩ７のフリップフロップＦＦにクロックが到着する
時間ｔ１と同期ＳＲＡＭ８のフリップフロップＦＦに到
着する時間ｔ２との時間差をなくすことができる。
【０００９】しかしながら、実際のバッファ素子９の遅
延時間の値は、例えば１．２〜１．８ｎｓ等のバラツキ
（幅）がある。このため、バッファ素子９を三個用いる
と遅延時間は三個分の遅延を加算したものであるため、
その値は３．６〜５．４ｎｓの幅を持つことになる。
延時間の値は、例えば１．２〜１．８ｎｓ等のバラツキ
（幅）がある。このため、バッファ素子９を三個用いる
と遅延時間は三個分の遅延を加算したものであるため、
その値は３．６〜５．４ｎｓの幅を持つことになる。
【００１０】
【発明が解決しようとする課題】前記のような従来のも
のにおいては、次のような課題があった。 （１）：ゲートアレイＬＳＩ等の大規模化に伴いＬＳＩ
７内部のクロック遅延が増加しているため、パターン線
長による調整を行うと、線長が長くなりすぎて、パター
ン線を収める場所がとれなくなることがあり、また、波
形歪み等のクロック波形に悪影響を与えることがあっ
た。
のにおいては、次のような課題があった。 （１）：ゲートアレイＬＳＩ等の大規模化に伴いＬＳＩ
７内部のクロック遅延が増加しているため、パターン線
長による調整を行うと、線長が長くなりすぎて、パター
ン線を収める場所がとれなくなることがあり、また、波
形歪み等のクロック波形に悪影響を与えることがあっ
た。
【００１１】（２）：複数のバッファ素子９を用いると
遅延時間の値に幅が出てしまい、正確なクロックスキュ
ーの調整ができない欠点があった。本発明は、このよう
な従来の課題を解決し、位相同期ループ（ＰＬＬ：ＰＨ
ＡＳＥ ＬＯＣＫＥＤ ＬＯＯＰ）を用いて高精度のク
ロックスキューの調整を行うことを目的とする。
遅延時間の値に幅が出てしまい、正確なクロックスキュ
ーの調整ができない欠点があった。本発明は、このよう
な従来の課題を解決し、位相同期ループ（ＰＬＬ：ＰＨ
ＡＳＥ ＬＯＣＫＥＤ ＬＯＯＰ）を用いて高精度のク
ロックスキューの調整を行うことを目的とする。
【００１２】
【課題を解決するための手段】図１は本発明の原理説明
図であり、図１中、１ａは位相同期ループ（ＰＬＬ）、
２ａは反転回路、３ａは遅延手段、４は遅延手段、５は
クロック発振器（ＯＳＣ）、６はクロックドライバ、７
ａは同期回路、８ａは同期回路である。
図であり、図１中、１ａは位相同期ループ（ＰＬＬ）、
２ａは反転回路、３ａは遅延手段、４は遅延手段、５は
クロック発振器（ＯＳＣ）、６はクロックドライバ、７
ａは同期回路、８ａは同期回路である。
【００１３】本発明は前記従来の課題を解決するため次
のように構成した。 （１）：クロックドライバ６からのクロックの入力遅延
を補償して同期回路８ａにクロックを出力するクロック
スキュー調整回路において、クロック入力とフィードバ
ック入力が決められた位相となるように調整したクロッ
ク出力を行う位相同期ループ１ａを備え、該位相同期ル
ープ１ａのクロック出力を前記フィードバック入力にフ
ィードバックするフィードバック経路に、入力信号を反
転して出力する反転回路２ａを挿入する。
のように構成した。 （１）：クロックドライバ６からのクロックの入力遅延
を補償して同期回路８ａにクロックを出力するクロック
スキュー調整回路において、クロック入力とフィードバ
ック入力が決められた位相となるように調整したクロッ
ク出力を行う位相同期ループ１ａを備え、該位相同期ル
ープ１ａのクロック出力を前記フィードバック入力にフ
ィードバックするフィードバック経路に、入力信号を反
転して出力する反転回路２ａを挿入する。
【００１４】（２）：前記（１）のクロックスキュー調
整回路において、前記フィードバック経路に遅延手段３
ａを備える。 （３）：前記（２）のクロックスキュー調整回路におい
て、前記フィードバック経路の遅延手段としてフィード
バック線長を可変する線長可変手段を備える。
整回路において、前記フィードバック経路に遅延手段３
ａを備える。 （３）：前記（２）のクロックスキュー調整回路におい
て、前記フィードバック経路の遅延手段としてフィード
バック線長を可変する線長可変手段を備える。
【００１５】（４）：前記（１）〜（３）のクロックス
キュー調整回路において、前記クロックドライバ６のク
ロック出力を遅延手段４を通して前記位相同期ループ１
ａのクロック入力に入力する。
キュー調整回路において、前記クロックドライバ６のク
ロック出力を遅延手段４を通して前記位相同期ループ１
ａのクロック入力に入力する。
【００１６】（５）：前記（４）のクロックスキュー調
整回路において、前記遅延手段４としてクロックドライ
バから前記クロック入力までの経路の線長を可変する線
長可変手段を備える。
整回路において、前記遅延手段４としてクロックドライ
バから前記クロック入力までの経路の線長を可変する線
長可変手段を備える。
【００１７】（作用）前記構成に基づく作用を説明す
る。位相同期ループ１ａでクロック入力とフィードバッ
ク入力が決められた位相となるように調整したクロック
出力を行い、前記位相同期ループ１ａのクロック出力を
反転回路２ａで反転して前記フィードバック入力にフィ
ードバックする。このため、クロックスキュー調整のた
めの大きな遅延量を正確に作成することができる。
る。位相同期ループ１ａでクロック入力とフィードバッ
ク入力が決められた位相となるように調整したクロック
出力を行い、前記位相同期ループ１ａのクロック出力を
反転回路２ａで反転して前記フィードバック入力にフィ
ードバックする。このため、クロックスキュー調整のた
めの大きな遅延量を正確に作成することができる。
【００１８】また、前記フィードバック経路に備えた遅
延手段３ａでクロック出力を遅延してフィードバック入
力にフィードバックする。このため、遅延手段３ａで細
かな遅延量の調整ができる。
延手段３ａでクロック出力を遅延してフィードバック入
力にフィードバックする。このため、遅延手段３ａで細
かな遅延量の調整ができる。
【００１９】さらに、フィードバック線長を可変する線
長可変手段で前記フィードバック信号の遅延を行う。こ
のため、フィードバック線長を可変する簡単で安価な手
段で細かな遅延量の調整ができる。
長可変手段で前記フィードバック信号の遅延を行う。こ
のため、フィードバック線長を可変する簡単で安価な手
段で細かな遅延量の調整ができる。
【００２０】また、遅延手段４で前記クロックドライバ
６のクロック出力を遅延して前記位相同期ループ１ａの
クロック入力に入力する。このため、遅れ方向の細かな
遅延量の調整ができる。
６のクロック出力を遅延して前記位相同期ループ１ａの
クロック入力に入力する。このため、遅れ方向の細かな
遅延量の調整ができる。
【００２１】さらに、線長可変手段でクロックドライバ
から前記クロック入力までの経路の線長を可変する。こ
のため、簡単で安価に遅れ方向の細かな遅延量の調整が
できる。
から前記クロック入力までの経路の線長を可変する。こ
のため、簡単で安価に遅れ方向の細かな遅延量の調整が
できる。
【００２２】
【発明の実施の形態】図２〜図１０は本発明の実施の形
態を示した図であり、以下、図面に基づいて本発明の実
施の形態を説明する。 １）：ＰＬＬ素子の説明 図２は実施の形態におけるＰＬＬ素子の説明図であり、
図２（Ａ）は出力を最短距離にてＦＢ（フィードバック
入力）に接続した場合の説明、図２（Ｂ）は波形による
説明である。
態を示した図であり、以下、図面に基づいて本発明の実
施の形態を説明する。 １）：ＰＬＬ素子の説明 図２は実施の形態におけるＰＬＬ素子の説明図であり、
図２（Ａ）は出力を最短距離にてＦＢ（フィードバック
入力）に接続した場合の説明、図２（Ｂ）は波形による
説明である。
【００２３】図２（Ａ）において、ＰＬＬ素子１には、
クロック入力ＩＮ、フィードバック入力ＦＢ、３個の出
力ＯＵＴ、ＯＵＴ、ＯＵＴが設けてある。このＰ
ＬＬ素子１の出力ＯＵＴは、最短距離にてフィードバ
ック入力ＦＢに接続されている。一般には、ＰＬＬ素子
１は、クロック入力ＩＮとフィードバック入力ＦＢの位
相が同じになるように出力が変化するため、このＰＬＬ
素子１のクロック入力ＩＮと出力ＯＵＴは、ほぼ同位相
となる。
クロック入力ＩＮ、フィードバック入力ＦＢ、３個の出
力ＯＵＴ、ＯＵＴ、ＯＵＴが設けてある。このＰ
ＬＬ素子１の出力ＯＵＴは、最短距離にてフィードバ
ック入力ＦＢに接続されている。一般には、ＰＬＬ素子
１は、クロック入力ＩＮとフィードバック入力ＦＢの位
相が同じになるように出力が変化するため、このＰＬＬ
素子１のクロック入力ＩＮと出力ＯＵＴは、ほぼ同位相
となる。
【００２４】図２（Ｂ）において、図２（Ａ）ＰＬＬ素
子１のクロック入力ＩＮ、フィードバック入力ＦＢ、出
力ＯＵＴの波形を示している。クロック入力ＩＮに入力
されたクロックは、出力ＯＵＴが最短距離にてフィー
ドバック入力ＦＢに接続されているため、ほぼ同位相の
クロックとして出力ＯＵＴされる。
子１のクロック入力ＩＮ、フィードバック入力ＦＢ、出
力ＯＵＴの波形を示している。クロック入力ＩＮに入力
されたクロックは、出力ＯＵＴが最短距離にてフィー
ドバック入力ＦＢに接続されているため、ほぼ同位相の
クロックとして出力ＯＵＴされる。
【００２５】２）：ＰＬＬ素子内部の説明 図３はＰＬＬ素子内部の説明図である。ＰＬＬ素子１に
は、位相比較器（ＰＤ）１１、ローパスフィルタ（ＬＰ
Ｆ）１２、電圧制御発振器（ＶＣＯ）１３が設けてあ
る。
は、位相比較器（ＰＤ）１１、ローパスフィルタ（ＬＰ
Ｆ）１２、電圧制御発振器（ＶＣＯ）１３が設けてあ
る。
【００２６】位相比較器（ＰＤ）１１は、クロック入力
ＩＮとフィードバック入力ＦＢの２つの入力信号の位相
差に対応する電圧（誤差電圧）を発生するものである。
ローパスフィルタ（ＬＰＦ）１２は、低域通過フィルタ
であり位相比較器（ＰＤ）１１で生じる高周波成分を除
去し、電圧制御発振器（ＶＣＯ）１３の制御電圧を出力
するものである。電圧制御発振器（ＶＣＯ）１３は、ロ
ーパスフィルタ（ＬＰＦ）１２からの制御電圧によって
発振周波数が変化する発振器である。
ＩＮとフィードバック入力ＦＢの２つの入力信号の位相
差に対応する電圧（誤差電圧）を発生するものである。
ローパスフィルタ（ＬＰＦ）１２は、低域通過フィルタ
であり位相比較器（ＰＤ）１１で生じる高周波成分を除
去し、電圧制御発振器（ＶＣＯ）１３の制御電圧を出力
するものである。電圧制御発振器（ＶＣＯ）１３は、ロ
ーパスフィルタ（ＬＰＦ）１２からの制御電圧によって
発振周波数が変化する発振器である。
【００２７】電圧制御発振器（ＶＣＯ）１３は、制御電
圧が「０」となるように自身の発振周波数を変更してい
る。そして、通常、出力ＯＵＴは、最短距離にてフィ
ードバック入力ＦＢに接続される。このため、クロック
入力ＩＮとフィードバック入力ＦＢの２つの入力信号が
同位相となるようになり、ほぼ同位相のクロックが出力
（ＯＵＴ、ＯＵＴ、ＯＵＴ）される。
圧が「０」となるように自身の発振周波数を変更してい
る。そして、通常、出力ＯＵＴは、最短距離にてフィ
ードバック入力ＦＢに接続される。このため、クロック
入力ＩＮとフィードバック入力ＦＢの２つの入力信号が
同位相となるようになり、ほぼ同位相のクロックが出力
（ＯＵＴ、ＯＵＴ、ＯＵＴ）される。
【００２８】このように、クロック入力ＩＮとフィード
バック入力ＦＢの２つの入力信号が一致して定常状態に
なることをＰＬＬがロックしたという。このロックして
いることのできる周波数範囲をロックレンジといい、ロ
ックすることのできる周波数範囲をキャプチャレンジと
呼ぶ。一般に、ロックレンジ＞キャプチャレンジであ
る。
バック入力ＦＢの２つの入力信号が一致して定常状態に
なることをＰＬＬがロックしたという。このロックして
いることのできる周波数範囲をロックレンジといい、ロ
ックすることのできる周波数範囲をキャプチャレンジと
呼ぶ。一般に、ロックレンジ＞キャプチャレンジであ
る。
【００２９】３）：ＰＬＬ素子のフィードバック入力Ｆ
Ｂに遅延がある場合の説明 図４はＰＬＬ素子のＦＢに遅延がある場合の説明図であ
り、図４（Ａ）はフィードバック線に遅延がある場合の
説明、図４（Ｂ）は波形による説明である。以下、図４
に基づいてフィードバック線に遅延がある場合の説明を
する。
Ｂに遅延がある場合の説明 図４はＰＬＬ素子のＦＢに遅延がある場合の説明図であ
り、図４（Ａ）はフィードバック線に遅延がある場合の
説明、図４（Ｂ）は波形による説明である。以下、図４
に基づいてフィードバック線に遅延がある場合の説明を
する。
【００３０】図４（Ａ）において、ＰＬＬ素子１の出力
ＯＵＴは、遅延（ａ）のあるフィードバック線により
フィードバック入力ＦＢと接続されている。ＰＬＬ素子
１は、クロック入力ＩＮとフィードバック入力ＦＢの位
相が同じになるように出力ＯＵＴが変化する。
ＯＵＴは、遅延（ａ）のあるフィードバック線により
フィードバック入力ＦＢと接続されている。ＰＬＬ素子
１は、クロック入力ＩＮとフィードバック入力ＦＢの位
相が同じになるように出力ＯＵＴが変化する。
【００３１】図４（Ｂ）において、ＰＬＬ素子１は、ク
ロック入力ＩＮとフィードバック入力ＦＢの位相が同じ
になるように出力ＯＵＴを変化させている。この場合、
フィードバック線には遅延（ａ）があるため、出力ＯＵ
Ｔは、遅延（ａ）分だけ位相が早くなるようにＰＬＬ素
子１自身で調整している。
ロック入力ＩＮとフィードバック入力ＦＢの位相が同じ
になるように出力ＯＵＴを変化させている。この場合、
フィードバック線には遅延（ａ）があるため、出力ＯＵ
Ｔは、遅延（ａ）分だけ位相が早くなるようにＰＬＬ素
子１自身で調整している。
【００３２】４）：インバータを追加する場合の説明 図５はインバータを追加する場合の説明図であり、図５
（Ａ）はインバータを追加する場合の説明、図５（Ｂ）
は波形による説明である。以下、図５に基づいてインバ
ータを追加する場合の説明をする。
（Ａ）はインバータを追加する場合の説明、図５（Ｂ）
は波形による説明である。以下、図５に基づいてインバ
ータを追加する場合の説明をする。
【００３３】図５（Ａ）において、ＰＬＬ素子１の出力
ＯＵＴは、遅延（ａ）のあるフィードバック線及び遅
延（ｄ）のあるインバータ素子（反転回路）２を通して
フィードバック入力ＦＢと接続されている。ＰＬＬ素子
１は、クロック入力ＩＮとフィードバック入力ＦＢの位
相が同じになるように出力ＯＵＴが変化する。これによ
り、インバータ素子２で１／２周期ずらせ、それにイン
バータ素子２の遅延（ｄ）分＋フィードバック線長遅延
（ａ）分だけ遅れさせてフィードバック入力を行うこと
により、出力位相を見掛け上遅くすることができる。
ＯＵＴは、遅延（ａ）のあるフィードバック線及び遅
延（ｄ）のあるインバータ素子（反転回路）２を通して
フィードバック入力ＦＢと接続されている。ＰＬＬ素子
１は、クロック入力ＩＮとフィードバック入力ＦＢの位
相が同じになるように出力ＯＵＴが変化する。これによ
り、インバータ素子２で１／２周期ずらせ、それにイン
バータ素子２の遅延（ｄ）分＋フィードバック線長遅延
（ａ）分だけ遅れさせてフィードバック入力を行うこと
により、出力位相を見掛け上遅くすることができる。
【００３４】図５（Ｂ）において、ＰＬＬ素子１は、ク
ロック入力ＩＮとフィードバック入力ＦＢの位相が同じ
になるように出力ＯＵＴの信号を変化させている。この
場合、ＰＬＬ素子１の出力ＯＵＴ信号をインバータ素子
２で反転した信号をフィードバック入力ＦＢに入力する
と、出力ＯＵＴ波形は、クロック入力ＩＮに対して
（ｃ）分遅延した信号となる。
ロック入力ＩＮとフィードバック入力ＦＢの位相が同じ
になるように出力ＯＵＴの信号を変化させている。この
場合、ＰＬＬ素子１の出力ＯＵＴ信号をインバータ素子
２で反転した信号をフィードバック入力ＦＢに入力する
と、出力ＯＵＴ波形は、クロック入力ＩＮに対して
（ｃ）分遅延した信号となる。
【００３５】即ち、ｃ＝１／２周期−ｂ 但し、ｂはインバータ素子２の遅延分（ｄ）＋フィード
バック線長遅延分（ａ）である。
バック線長遅延分（ａ）である。
【００３６】一例として、６０ＭＨｚクロックに適用し
た場合を説明する。 周期（Ｔ）＝１６．７ｎｓ フィードバックのインバータ素子遅延分（ｄ）＝２ｎｓ フィードバック線長＝２０ｃｍ＋２０ｃｍ〔線長遅延＝
０．０７ｎｓ／ｃｍとする〕 これにより、出力クロック遅延時間ｃは、 ｃ＝１６．７／２−２−（２０＋２０）×０．０７＝
３．５ｎｓ 通常のゲートアレイＬＳＩの入力遅延は、２〜４ｎｓで
あるため、このようにして、クロックスキューの調整を
行うことができる。
た場合を説明する。 周期（Ｔ）＝１６．７ｎｓ フィードバックのインバータ素子遅延分（ｄ）＝２ｎｓ フィードバック線長＝２０ｃｍ＋２０ｃｍ〔線長遅延＝
０．０７ｎｓ／ｃｍとする〕 これにより、出力クロック遅延時間ｃは、 ｃ＝１６．７／２−２−（２０＋２０）×０．０７＝
３．５ｎｓ 通常のゲートアレイＬＳＩの入力遅延は、２〜４ｎｓで
あるため、このようにして、クロックスキューの調整を
行うことができる。
【００３７】５）：他のクロック出力遅延の説明 図６は他のクロック出力遅延の説明図であり、図６
（Ａ）はインバータと選択回路を設ける場合の説明図、
図６（Ｂ）はクロック入力に遅延手段を設ける場合の説
明である。
（Ａ）はインバータと選択回路を設ける場合の説明図、
図６（Ｂ）はクロック入力に遅延手段を設ける場合の説
明である。
【００３８】図６（Ａ）において、ＰＬＬ素子１のフィ
ードバックには、インバータ素子２と選択回路３である
選択スイッチＳＷが設けてある。インバータ素子２は、
入力信号を反転して出力する反転素子である。選択回路
３は、接点ｓ０と接点ｓ１〜接点ｓ３の何れかと切り換
えて接続するフィードバック線長の可変手段である。こ
の接点ｓ０とｓ１が接続された時フィードバック線長が
最も長くなり、接点ｓ０とｓ２が接続された時フィード
バック線長が中間の長さとなり、接点ｓ０とｓ３が接続
された時フィードバック線長が最も短くなる。また、こ
の選択スイッチは、機械的なもの又は半導体を用いる電
子的なものを使用することができる。
ードバックには、インバータ素子２と選択回路３である
選択スイッチＳＷが設けてある。インバータ素子２は、
入力信号を反転して出力する反転素子である。選択回路
３は、接点ｓ０と接点ｓ１〜接点ｓ３の何れかと切り換
えて接続するフィードバック線長の可変手段である。こ
の接点ｓ０とｓ１が接続された時フィードバック線長が
最も長くなり、接点ｓ０とｓ２が接続された時フィード
バック線長が中間の長さとなり、接点ｓ０とｓ３が接続
された時フィードバック線長が最も短くなる。また、こ
の選択スイッチは、機械的なもの又は半導体を用いる電
子的なものを使用することができる。
【００３９】この場合、フィードバック線長を選択回路
３により可変して遅延分（ａ）を可変し、クロック出力
ＯＵＴの位相遅延を可変できるため、細かなクロックス
キュー調整を容易に行うことができる。
３により可変して遅延分（ａ）を可変し、クロック出力
ＯＵＴの位相遅延を可変できるため、細かなクロックス
キュー調整を容易に行うことができる。
【００４０】図６（Ｂ）において、ＰＬＬ素子１のフィ
ードバックにインバータ素子２を設け、クロック入力Ｉ
Ｎに遅延手段４を通してクロックが入力されている。こ
の遅延手段４は、例えば、遅延用のバッファ素子９、選
択回路３を使用した線長可変手段等である。
ードバックにインバータ素子２を設け、クロック入力Ｉ
Ｎに遅延手段４を通してクロックが入力されている。こ
の遅延手段４は、例えば、遅延用のバッファ素子９、選
択回路３を使用した線長可変手段等である。
【００４１】この場合、前記図５で説明した遅延分
（ｃ）に、この遅延手段４の遅延分を加算した分だけ位
相遅延したクロック出力ＯＵＴを得ることができる。こ
のため、より広範囲なクロックスキュー調整を容易に行
うことができる。
（ｃ）に、この遅延手段４の遅延分を加算した分だけ位
相遅延したクロック出力ＯＵＴを得ることができる。こ
のため、より広範囲なクロックスキュー調整を容易に行
うことができる。
【００４２】なお、図６（Ｂ）において、線長を可変す
る選択回路３をフィードバック線に追加することもでき
る。また、選択回路３の接点ｓ１〜接点ｓ３の数を増や
すことでより細かいクロックスキューの調整ができる。
る選択回路３をフィードバック線に追加することもでき
る。また、選択回路３の接点ｓ１〜接点ｓ３の数を増や
すことでより細かいクロックスキューの調整ができる。
【００４３】６）：クロック分配回路の説明 図７はクロック分配回路の説明図である。図７におい
て、水晶発振器等のクロック発振器（ＯＳＣ）５の出力
をクロックドライバ６にて、複数の出力にしてＬＳＩ
（大規模集積回路）７、同期ＳＲＡＭ（ｓｔａｔｉｃ
ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）８等の各
クロック同期素子（同期回路）に分配する。ここで、Ｌ
ＳＩ７がゲートアレイＬＳＩ等である場合、内部に多数
のフリップフロップＦＦを持っており、多数のフリップ
フロップＦＦに対するクロックの分配のために設けたバ
ッファ７１等のため伝送遅延が発生する。
て、水晶発振器等のクロック発振器（ＯＳＣ）５の出力
をクロックドライバ６にて、複数の出力にしてＬＳＩ
（大規模集積回路）７、同期ＳＲＡＭ（ｓｔａｔｉｃ
ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）８等の各
クロック同期素子（同期回路）に分配する。ここで、Ｌ
ＳＩ７がゲートアレイＬＳＩ等である場合、内部に多数
のフリップフロップＦＦを持っており、多数のフリップ
フロップＦＦに対するクロックの分配のために設けたバ
ッファ７１等のため伝送遅延が発生する。
【００４４】これは、クロックドライバ６からのクロッ
クがＬＳＩ７のフリップフロップＦＦに到着する時間ｔ
１が、同期ＳＲＡＭ８のフリップフロップＦＦに到着す
る時間ｔ２より遅れることになる。このため、同期ＳＲ
ＡＭ８が動作するクロックとＬＳＩ７が動作するクロッ
クとの間に時間差（クロックスキュー）が生じる。この
クロックスキューを調整するため、フィードバック線に
インバータ素子２を追加したＰＬＬ素子１を通して遅延
したクロック（図５参照）を同期ＳＲＡＭ８に入力す
る。
クがＬＳＩ７のフリップフロップＦＦに到着する時間ｔ
１が、同期ＳＲＡＭ８のフリップフロップＦＦに到着す
る時間ｔ２より遅れることになる。このため、同期ＳＲ
ＡＭ８が動作するクロックとＬＳＩ７が動作するクロッ
クとの間に時間差（クロックスキュー）が生じる。この
クロックスキューを調整するため、フィードバック線に
インバータ素子２を追加したＰＬＬ素子１を通して遅延
したクロック（図５参照）を同期ＳＲＡＭ８に入力す
る。
【００４５】これにより、ＬＳＩ７のフリップフロップ
ＦＦにクロックが到着する時間ｔ１と同期ＳＲＡＭ８の
フリップフロップＦＦに到着する時間ｔ２との時間差を
なくすことができる。このように、フィードバック線に
インバータ素子２を追加したＰＬＬ素子１を用いること
によりクロックの大きな遅延量を正確に作成することが
できる。
ＦＦにクロックが到着する時間ｔ１と同期ＳＲＡＭ８の
フリップフロップＦＦに到着する時間ｔ２との時間差を
なくすことができる。このように、フィードバック線に
インバータ素子２を追加したＰＬＬ素子１を用いること
によりクロックの大きな遅延量を正確に作成することが
できる。
【００４６】７）：選択回路を用いたクロック分配回路
の説明 図８は選択回路を用いたクロック分配回路の説明図であ
る。図８において、水晶発振器等のクロック発振器（Ｏ
ＳＣ）５の出力をクロックドライバ６にて、複数の出力
にしてＬＳＩ７、同期ＳＲＡＭ８等の各クロック同期素
子（同期回路）に分配する。ここで、ＬＳＩ７がゲート
アレイＬＳＩ等である場合、内部に多数のフリップフロ
ップＦＦを持っており、多数のフリップフロップＦＦに
対するクロックの分配のために設けたバッファ７１等の
ため伝送遅延が発生する。
の説明 図８は選択回路を用いたクロック分配回路の説明図であ
る。図８において、水晶発振器等のクロック発振器（Ｏ
ＳＣ）５の出力をクロックドライバ６にて、複数の出力
にしてＬＳＩ７、同期ＳＲＡＭ８等の各クロック同期素
子（同期回路）に分配する。ここで、ＬＳＩ７がゲート
アレイＬＳＩ等である場合、内部に多数のフリップフロ
ップＦＦを持っており、多数のフリップフロップＦＦに
対するクロックの分配のために設けたバッファ７１等の
ため伝送遅延が発生する。
【００４７】これは、クロックドライバ６からのクロッ
クがＬＳＩ７のフリップフロップＦＦに到着する時間
が、同期ＳＲＡＭ８のフリップフロップＦＦに到着する
時間より遅れることになる。このため、同期ＳＲＡＭ８
が動作するクロックとＬＳＩ７が動作するクロックとの
間に時間差（クロックスキュー）が生じる。このクロッ
クスキューを調整するため、フィードバック線にインバ
ータ素子２と選択回路３を追加したＰＬＬ素子１を通し
て遅延したクロック（図６（Ａ）参照）を同期ＳＲＡＭ
８に入力する。
クがＬＳＩ７のフリップフロップＦＦに到着する時間
が、同期ＳＲＡＭ８のフリップフロップＦＦに到着する
時間より遅れることになる。このため、同期ＳＲＡＭ８
が動作するクロックとＬＳＩ７が動作するクロックとの
間に時間差（クロックスキュー）が生じる。このクロッ
クスキューを調整するため、フィードバック線にインバ
ータ素子２と選択回路３を追加したＰＬＬ素子１を通し
て遅延したクロック（図６（Ａ）参照）を同期ＳＲＡＭ
８に入力する。
【００４８】これにより、ＬＳＩ７のフリップフロップ
ＦＦにクロックが到着する時間と同期ＳＲＡＭ８のフリ
ップフロップＦＦに到着する時間との時間差をなくすこ
とができる。このように、選択回路３で同期ＳＲＡＭ８
に供給するクロックの細かな遅延量の調整を低コストで
行うことができる。
ＦＦにクロックが到着する時間と同期ＳＲＡＭ８のフリ
ップフロップＦＦに到着する時間との時間差をなくすこ
とができる。このように、選択回路３で同期ＳＲＡＭ８
に供給するクロックの細かな遅延量の調整を低コストで
行うことができる。
【００４９】なお、前記選択回路３の代わりにバッファ
素子等の他の遅延手段を用いることができ、また、前記
選択回路３に更にバッファ素子等の他の遅延手段を追加
することもできる。
素子等の他の遅延手段を用いることができ、また、前記
選択回路３に更にバッファ素子等の他の遅延手段を追加
することもできる。
【００５０】８）：バッファ素子を用いたクロック分配
回路の説明 図９はバッファ素子を用いたクロック分配回路の説明図
である。図９において、水晶発振器等のクロック発振器
（ＯＳＣ）５の出力をクロックドライバ６にて、複数の
出力にしてＬＳＩ７、同期ＳＲＡＭ８等の各クロック同
期素子（同期回路）に分配する。ここで、ＬＳＩ７がゲ
ートアレイＬＳＩ等である場合、内部に多数のフリップ
フロップＦＦを持っており、多数のフリップフロップＦ
Ｆに対するクロックの分配のために設けたバッファ７１
等のため伝送遅延が発生する。
回路の説明 図９はバッファ素子を用いたクロック分配回路の説明図
である。図９において、水晶発振器等のクロック発振器
（ＯＳＣ）５の出力をクロックドライバ６にて、複数の
出力にしてＬＳＩ７、同期ＳＲＡＭ８等の各クロック同
期素子（同期回路）に分配する。ここで、ＬＳＩ７がゲ
ートアレイＬＳＩ等である場合、内部に多数のフリップ
フロップＦＦを持っており、多数のフリップフロップＦ
Ｆに対するクロックの分配のために設けたバッファ７１
等のため伝送遅延が発生する。
【００５１】これは、クロックドライバ６からのクロッ
クがＬＳＩ７のフリップフロップＦＦに到着する時間
が、同期ＳＲＡＭ８のフリップフロップＦＦに到着する
時間より遅れることになる。このため、同期ＳＲＡＭ８
が動作するクロックとＬＳＩ７が動作するクロックとの
間に時間差（クロックスキュー）が生じる。このクロッ
クスキューを調整するため、遅延用のバッファ素子９を
クロック入力ＩＮの前に追加し、更に、フィードバック
線にインバータ素子２を追加したＰＬＬ素子１を通し
て、遅延したクロック（図６（Ｂ）参照）を同期ＳＲＡ
Ｍ８に入力する。
クがＬＳＩ７のフリップフロップＦＦに到着する時間
が、同期ＳＲＡＭ８のフリップフロップＦＦに到着する
時間より遅れることになる。このため、同期ＳＲＡＭ８
が動作するクロックとＬＳＩ７が動作するクロックとの
間に時間差（クロックスキュー）が生じる。このクロッ
クスキューを調整するため、遅延用のバッファ素子９を
クロック入力ＩＮの前に追加し、更に、フィードバック
線にインバータ素子２を追加したＰＬＬ素子１を通し
て、遅延したクロック（図６（Ｂ）参照）を同期ＳＲＡ
Ｍ８に入力する。
【００５２】これにより、ＬＳＩ７のフリップフロップ
ＦＦにクロックが到着する時間と同期ＳＲＡＭ８のフリ
ップフロップＦＦに到着する時間との時間差をなくすこ
とができる。
ＦＦにクロックが到着する時間と同期ＳＲＡＭ８のフリ
ップフロップＦＦに到着する時間との時間差をなくすこ
とができる。
【００５３】９）：バッファ素子と選択回路を用いたク
ロック分配回路の説明 図１０はバッファ素子と選択回路を用いたクロック分配
回路の説明図である。図１０において、水晶発振器等の
クロック発振器（ＯＳＣ）５の出力をクロックドライバ
６にて、複数の出力にしてＬＳＩ７、同期ＳＲＡＭ８等
の各クロック同期素子（同期回路）に分配する。ここ
で、ＬＳＩ７がゲートアレイＬＳＩ等である場合、内部
に多数のフリップフロップＦＦを持っており、多数のフ
リップフロップＦＦに対するクロックの分配のために設
けたバッファ７１等のため伝送遅延が発生する。
ロック分配回路の説明 図１０はバッファ素子と選択回路を用いたクロック分配
回路の説明図である。図１０において、水晶発振器等の
クロック発振器（ＯＳＣ）５の出力をクロックドライバ
６にて、複数の出力にしてＬＳＩ７、同期ＳＲＡＭ８等
の各クロック同期素子（同期回路）に分配する。ここ
で、ＬＳＩ７がゲートアレイＬＳＩ等である場合、内部
に多数のフリップフロップＦＦを持っており、多数のフ
リップフロップＦＦに対するクロックの分配のために設
けたバッファ７１等のため伝送遅延が発生する。
【００５４】これは、クロックドライバ６からのクロッ
クがＬＳＩ７のフリップフロップＦＦに到着する時間
が、同期ＳＲＡＭ８のフリップフロップＦＦに到着する
時間より遅れることになる。このため、同期ＳＲＡＭ８
が動作するクロックとＬＳＩ７が動作するクロックとの
間に時間差（クロックスキュー）が生じる。このクロッ
クスキューを調整するため、遅延用のバッファ素子９と
線長可変用の選択回路３をクロック入力ＩＮの前に追加
し、更に、フィードバック線にインバータ素子２を追加
したＰＬＬ素子１を通して、遅延したクロック（図６
（Ｂ）参照）を同期ＳＲＡＭ８に入力する。
クがＬＳＩ７のフリップフロップＦＦに到着する時間
が、同期ＳＲＡＭ８のフリップフロップＦＦに到着する
時間より遅れることになる。このため、同期ＳＲＡＭ８
が動作するクロックとＬＳＩ７が動作するクロックとの
間に時間差（クロックスキュー）が生じる。このクロッ
クスキューを調整するため、遅延用のバッファ素子９と
線長可変用の選択回路３をクロック入力ＩＮの前に追加
し、更に、フィードバック線にインバータ素子２を追加
したＰＬＬ素子１を通して、遅延したクロック（図６
（Ｂ）参照）を同期ＳＲＡＭ８に入力する。
【００５５】これにより、ＬＳＩ７のフリップフロップ
ＦＦにクロックが到着する時間と同期ＳＲＡＭ８のフリ
ップフロップＦＦに到着する時間との時間差をなくすこ
とができる。なお、更に線長可変用の選択回路３をフィ
ードバック線に追加することもできる。
ＦＦにクロックが到着する時間と同期ＳＲＡＭ８のフリ
ップフロップＦＦに到着する時間との時間差をなくすこ
とができる。なお、更に線長可変用の選択回路３をフィ
ードバック線に追加することもできる。
【００５６】また、前記実施の形態では、クロックドラ
イバ６の出力を遅延して同期ＳＲＡＭ８に入力する説明
をしたが、逆にクロックドライバ６の出力を早めてＬＳ
Ｉ７に入力して、クロックスキューの調整をすることも
できる。
イバ６の出力を遅延して同期ＳＲＡＭ８に入力する説明
をしたが、逆にクロックドライバ６の出力を早めてＬＳ
Ｉ７に入力して、クロックスキューの調整をすることも
できる。
【００５７】
【発明の効果】以上説明したように、本発明によれば次
のような効果がある。 （１）：位相同期ループでクロック入力とフィードバッ
ク入力が決められた位相となるように調整したクロック
出力を行い、前記位相同期ループのクロック出力を反転
回路で反転して前記フィードバック入力にフィードバッ
クするため、クロックスキュー調整のための大きな遅延
量を正確に作成することができる。
のような効果がある。 （１）：位相同期ループでクロック入力とフィードバッ
ク入力が決められた位相となるように調整したクロック
出力を行い、前記位相同期ループのクロック出力を反転
回路で反転して前記フィードバック入力にフィードバッ
クするため、クロックスキュー調整のための大きな遅延
量を正確に作成することができる。
【００５８】（２）：フィードバック経路に備えた遅延
手段でクロック出力を遅延してフィードバック入力する
ため、遅延手段で細かな遅延量の調整ができる。 （３）：フィードバック線長を可変する線長可変手段で
前記フィードバック信号の遅延を行うため、線長を可変
する簡単で安価な手段で細かな遅延量の調整ができる。
手段でクロック出力を遅延してフィードバック入力する
ため、遅延手段で細かな遅延量の調整ができる。 （３）：フィードバック線長を可変する線長可変手段で
前記フィードバック信号の遅延を行うため、線長を可変
する簡単で安価な手段で細かな遅延量の調整ができる。
【００５９】（４）：遅延手段で前記クロックドライバ
のクロック出力を遅延して位相同期ループのクロック入
力に入力するため、遅れ方向の細かな遅延量の調整がで
きる。
のクロック出力を遅延して位相同期ループのクロック入
力に入力するため、遅れ方向の細かな遅延量の調整がで
きる。
【００６０】（５）：線長可変手段でクロックドライバ
からクロック入力までの経路の線長を可変するため、簡
単で安価に遅れ方向の細かな遅延量の調整ができる。
からクロック入力までの経路の線長を可変するため、簡
単で安価に遅れ方向の細かな遅延量の調整ができる。
【図１】本発明の原理説明図である。
【図２】実施の形態におけるＰＬＬ素子の説明図であ
る。
る。
【図３】実施の形態におけるＰＬＬ素子内部の説明図で
ある。
ある。
【図４】実施の形態におけるＰＬＬ素子のＦＢに遅延が
ある場合の説明図である。
ある場合の説明図である。
【図５】実施の形態におけるインバータを追加する場合
の説明図である。
の説明図である。
【図６】実施の形態における他のクロック出力遅延の説
明図である。
明図である。
【図７】実施の形態におけるクロック分配回路の説明図
である。
である。
【図８】実施の形態における選択回路を用いたクロック
分配回路の説明図である。
分配回路の説明図である。
【図９】実施の形態におけるバッファ素子を用いたクロ
ック分配回路の説明図である。
ック分配回路の説明図である。
【図１０】実施の形態におけるバッファ素子と選択回路
を用いたクロック分配回路の説明図である。
を用いたクロック分配回路の説明図である。
【図１１】従来例の説明図（１）
【図１２】従来例の説明図（２）
１ａ 位相同期ループ ２ａ 反転回路 ３ａ 遅延手段 ４ 遅延手段 ５ クロック発振器（ＯＳＣ） ６ クロックドライバ ７ａ 同期回路 ８ａ 同期回路
Claims (5)
- 【請求項１】クロックドライバからのクロックの入力遅
延を補償して同期回路にクロックを出力するクロックス
キュー調整回路において、 クロック入力とフィードバック入力が決められた位相と
なるように調整したクロック出力を行う位相同期ループ
を備え、 該位相同期ループのクロック出力を前記フィードバック
入力にフィードバックするフィードバック経路に、入力
信号を反転して出力する反転回路を挿入することを特徴
としたクロックスキュー調整回路。 - 【請求項２】前記フィードバック経路に前記クロック出
力を遅延する遅延手段を備えることを特徴とした請求項
１記載のクロックスキュー調整回路。 - 【請求項３】前記フィードバック経路の遅延手段として
フィードバック線長を可変する線長可変手段を備えるこ
とを特徴とした請求項２記載のクロックスキュー調整回
路。 - 【請求項４】前記クロックドライバのクロック出力を遅
延する遅延手段を通して前記位相同期ループのクロック
入力に入力することを特徴とした請求項１〜３のいずれ
かに記載のクロックスキュー調整回路。 - 【請求項５】前記クロックドライバのクロック出力を遅
延する前記遅延手段として前記クロックドライバから前
記クロック入力までの経路の線長を可変する線長可変手
段を備えることを特徴とした請求項４記載のクロックス
キュー調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8003035A JPH09190239A (ja) | 1996-01-11 | 1996-01-11 | クロックスキュー調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8003035A JPH09190239A (ja) | 1996-01-11 | 1996-01-11 | クロックスキュー調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09190239A true JPH09190239A (ja) | 1997-07-22 |
Family
ID=11546067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8003035A Withdrawn JPH09190239A (ja) | 1996-01-11 | 1996-01-11 | クロックスキュー調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09190239A (ja) |
-
1996
- 1996-01-11 JP JP8003035A patent/JPH09190239A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030401 |