JP3429354B2 - ディジタル・データ処理用の改善された刻時装置 - Google Patents
ディジタル・データ処理用の改善された刻時装置Info
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は総括的にディジタル・デ
ータ処理システムで使用されるクロック信号をもたらす
ための刻時装置に関し、詳細にいえば、処理システムの
各種の構成要素の作動を刻時するための一定周期を有す
るプロセッサ・クロック信号をもたらし、かつシステム
の各種のゲート構成要素の作動を可能とするプロセッサ
・クロック信号の縁部と実質的に同期している制御可能
な縁部を有する制御可能ゲート・クロック信号をさらに
もたらす改善された刻時装置に関する。
ータ処理システムで使用されるクロック信号をもたらす
ための刻時装置に関し、詳細にいえば、処理システムの
各種の構成要素の作動を刻時するための一定周期を有す
るプロセッサ・クロック信号をもたらし、かつシステム
の各種のゲート構成要素の作動を可能とするプロセッサ
・クロック信号の縁部と実質的に同期している制御可能
な縁部を有する制御可能ゲート・クロック信号をさらに
もたらす改善された刻時装置に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】データ
処理システムは基準クロック信号から導かれた複数個の
内部発生プロセッサ・クロック信号を通常必要とするも
のであり、これらのクロック信号は同一の一定周期を有
しており、システム全体にわたる各種の構成要素の作動
を刻時するために利用できる。特定の実施例において、
たとえば、このような内部プロセッサ・クロック信号の
第１のグループは互いに位相が一致しているのに対し、
１つまたは複数の他の内部プロセッサ・クロック信号は
第１のグループと９０゜または１８０゜位相がずれてい
る。
処理システムは基準クロック信号から導かれた複数個の
内部発生プロセッサ・クロック信号を通常必要とするも
のであり、これらのクロック信号は同一の一定周期を有
しており、システム全体にわたる各種の構成要素の作動
を刻時するために利用できる。特定の実施例において、
たとえば、このような内部プロセッサ・クロック信号の
第１のグループは互いに位相が一致しているのに対し、
１つまたは複数の他の内部プロセッサ・クロック信号は
第１のグループと９０゜または１８０゜位相がずれてい
る。
【０００３】さらに、システムの多くの作動構成要素に
は、適切な時間に作動できるように制御可能なゲート・
クロック信号、たとえば、マルチプレクサ装置を作動さ
せるゲート「選択」信号、ラッチ装置を作動させるゲー
ト「許可」信号などを供給しなければならない。このよ
うな後者の装置は通常、レジスタ・プログラム式アレイ
論理（ＰＡＬ）装置などの適切な論理構成要素から得ら
れるようなゲート信号を発生することを必要としてい
る。このようなＰＡＬ装置が作動すると、ゲート・クロ
ック信号の発生及び供給に時間遅延が挿入され、この時
間遅延はゲート信号が供給される装置の作動に固有な他
の時間遅延と組み合わされて、このようなゲート信号の
発生及び供給のための作動全体について特定の数の作動
時間サイクルを必要とする。ゲート信号の発生及び供給
で生じる時間遅延をへらすことができれば、多くの場合
に、ゲートされる装置の全体的な作動に必要な作動時間
サイクルの数を減少させることができ、処理システムの
作動速度が全体として改善される。
は、適切な時間に作動できるように制御可能なゲート・
クロック信号、たとえば、マルチプレクサ装置を作動さ
せるゲート「選択」信号、ラッチ装置を作動させるゲー
ト「許可」信号などを供給しなければならない。このよ
うな後者の装置は通常、レジスタ・プログラム式アレイ
論理（ＰＡＬ）装置などの適切な論理構成要素から得ら
れるようなゲート信号を発生することを必要としてい
る。このようなＰＡＬ装置が作動すると、ゲート・クロ
ック信号の発生及び供給に時間遅延が挿入され、この時
間遅延はゲート信号が供給される装置の作動に固有な他
の時間遅延と組み合わされて、このようなゲート信号の
発生及び供給のための作動全体について特定の数の作動
時間サイクルを必要とする。ゲート信号の発生及び供給
で生じる時間遅延をへらすことができれば、多くの場合
に、ゲートされる装置の全体的な作動に必要な作動時間
サイクルの数を減少させることができ、処理システムの
作動速度が全体として改善される。
【０００４】
【課題を解決するための手段】本発明によれば、システ
ムのいくつかの構成要素の作動をゲートするために使用
されるゲート・クロック信号は、特別に設計されたゲー
ト・クロック発生装置によって発生され、このような目
的に通常使用されている周知のレジスタＰＡＬ装置を使
用して行われるものではない。このようなゲート・クロ
ック信号は刻時装置によって発生された場合、ゲート・
クロック信号の縁部が内部で発生されたプロセッサ・ク
ロック信号の縁部に関して時間遅延がゼロであり、周知
のゲート信号レジスタＰＡＬ装置を使用した場合に通常
課せられる時間遅延が減少するようになされている。詳
細にいえば、ゲート・クロック発生装置は、ゲート・ク
ロック信号の縁部を制御し、これらの縁部がプロセッサ
・クロック信号の縁部と実質的に同期しており、したが
って、ゲート・クロック信号の縁部の時間遅延が、プロ
セッサ・クロック信号の縁部に関してゼロとなるように
することのできる手段を含んでいる。したがって、ゲー
トされた構成要素の全体的な作動はしばしば、ゲート操
作に通常必要とされる作動時間サイクルの通常の数を１
つまたは複数個節減することができる。
ムのいくつかの構成要素の作動をゲートするために使用
されるゲート・クロック信号は、特別に設計されたゲー
ト・クロック発生装置によって発生され、このような目
的に通常使用されている周知のレジスタＰＡＬ装置を使
用して行われるものではない。このようなゲート・クロ
ック信号は刻時装置によって発生された場合、ゲート・
クロック信号の縁部が内部で発生されたプロセッサ・ク
ロック信号の縁部に関して時間遅延がゼロであり、周知
のゲート信号レジスタＰＡＬ装置を使用した場合に通常
課せられる時間遅延が減少するようになされている。詳
細にいえば、ゲート・クロック発生装置は、ゲート・ク
ロック信号の縁部を制御し、これらの縁部がプロセッサ
・クロック信号の縁部と実質的に同期しており、したが
って、ゲート・クロック信号の縁部の時間遅延が、プロ
セッサ・クロック信号の縁部に関してゼロとなるように
することのできる手段を含んでいる。したがって、ゲー
トされた構成要素の全体的な作動はしばしば、ゲート操
作に通常必要とされる作動時間サイクルの通常の数を１
つまたは複数個節減することができる。
【０００５】
【実施例】図１に示すような、周知のデータ処理システ
ムにおいて、プロセッサ11はレジスタ・プログラム・ア
レイ論理（ＰＡＬ）装置13からの適切なゲート・クロッ
ク信号をもたらし、ＰＡＬ装置はプロセッサからの制御
信号によって制御可能に起動されたときに、ゲート対象
のシステムの複数個の作動装置12へ供給される希望する
ゲート・クロック信号を発生する。装置12はゲートされ
た場合に、プロセッサによって供給される入力信号に応
じて、出力信号を供給する。上述のように、レジスタＰ
ＡＬ装置13が作動すると、ゲート信号発生作動に時間遅
延が挿入され、全体的な作動は完了するまでに特定の数
のプロセッサの作動時間サイクルを必要とする。ゲート
信号をシステムの装置12へ供給するときに、可能であれ
ば、このような作動時間サイクルの数を減少させ、処理
システムの性能を改善することが望ましい。
ムにおいて、プロセッサ11はレジスタ・プログラム・ア
レイ論理（ＰＡＬ）装置13からの適切なゲート・クロッ
ク信号をもたらし、ＰＡＬ装置はプロセッサからの制御
信号によって制御可能に起動されたときに、ゲート対象
のシステムの複数個の作動装置12へ供給される希望する
ゲート・クロック信号を発生する。装置12はゲートされ
た場合に、プロセッサによって供給される入力信号に応
じて、出力信号を供給する。上述のように、レジスタＰ
ＡＬ装置13が作動すると、ゲート信号発生作動に時間遅
延が挿入され、全体的な作動は完了するまでに特定の数
のプロセッサの作動時間サイクルを必要とする。ゲート
信号をシステムの装置12へ供給するときに、可能であれ
ば、このような作動時間サイクルの数を減少させ、処理
システムの性能を改善することが望ましい。
【０００６】図２は典型的なディジタル・データ処理シ
ステムに関連して使用することのできる、本発明による
クロック発生装置15を示すブロック線図である。図に示
すように、プロセッサ11の作動時に、正規のプロセッサ
・クロック信号をもたらし、かつゲート・クロック信号
Q φ−QNが供給される装置12の作動をゲートする指定の
ゲート・クロック信号をもたらすことが望ましい。装置
12はマルチプレクサ装置、ラッチ装置などの各種のゲー
ト論理装置を含むことができ、これらの装置の作動を適
切なゲート・クロック信号によって可能とし、これらに
供給される入力信号に応答して、これらからの出力信号
を発生しなければならない。
ステムに関連して使用することのできる、本発明による
クロック発生装置15を示すブロック線図である。図に示
すように、プロセッサ11の作動時に、正規のプロセッサ
・クロック信号をもたらし、かつゲート・クロック信号
Q φ−QNが供給される装置12の作動をゲートする指定の
ゲート・クロック信号をもたらすことが望ましい。装置
12はマルチプレクサ装置、ラッチ装置などの各種のゲー
ト論理装置を含むことができ、これらの装置の作動を適
切なゲート・クロック信号によって可能とし、これらに
供給される入力信号に応答して、これらからの出力信号
を発生しなければならない。
【０００７】図３は本発明による図２のクロック発生装
置15を詳細に示している。図示のように、たとえばＴ１
ナノ秒（nsec）の周期を有する空走入力クロック信号
（CLKIN ）が、入力クロック信号の周期の約数である、
たとえば、Ｔ１／８nsecの周期を有する内部発生基準ク
ロック信号QRをもたらすために、適切な回路16に供給さ
れる。回路16は、たとえば、（参照文献）に開示されて
いる周知のタイプの位相ロック・ループ（ＰＬＬ）の形
態のものであってもかまわない。
置15を詳細に示している。図示のように、たとえばＴ１
ナノ秒（nsec）の周期を有する空走入力クロック信号
（CLKIN ）が、入力クロック信号の周期の約数である、
たとえば、Ｔ１／８nsecの周期を有する内部発生基準ク
ロック信号QRをもたらすために、適切な回路16に供給さ
れる。回路16は、たとえば、（参照文献）に開示されて
いる周知のタイプの位相ロック・ループ（ＰＬＬ）の形
態のものであってもかまわない。
【０００８】図示の特定の実施例におけるプロセッサ・
クロック発生回路17は基準クロックQRに応答し、典型的
な実施例において、各々が内部基準クロック信号QRと位
相があっている複数個のプロセッサ・クロック信号CLK
φ−CLK ５、各々が基準クロック信号QRと位相が１８０
゜ずれている一対のアクティブローの信号であるプロセ
ッサ・クロック信号CLK φ及びCLK １、ならびに基準ク
ロック信号QRと位相が９０゜ずれているプロセッサ・ク
ロック信号CLK ＋90゜を発生する。このようなクロック
信号すべての周期は内部基準クロックQRの周期の倍数で
あり、このような周期は特定の実施例においては、たと
えば、Ｔ１／４nsecまたはＴ１／２nsecのいずれかとな
るように選択可能である。
クロック発生回路17は基準クロックQRに応答し、典型的
な実施例において、各々が内部基準クロック信号QRと位
相があっている複数個のプロセッサ・クロック信号CLK
φ−CLK ５、各々が基準クロック信号QRと位相が１８０
゜ずれている一対のアクティブローの信号であるプロセ
ッサ・クロック信号CLK φ及びCLK １、ならびに基準ク
ロック信号QRと位相が９０゜ずれているプロセッサ・ク
ロック信号CLK ＋90゜を発生する。このようなクロック
信号すべての周期は内部基準クロックQRの周期の倍数で
あり、このような周期は特定の実施例においては、たと
えば、Ｔ１／４nsecまたはＴ１／２nsecのいずれかとな
るように選択可能である。
【０００９】さらに、本発明によれば、独自のゲート・
クロック信号ジェネレータ回路18が内部基準クロック信
号QRに応答して、複数個のゲート・クロック信号Q φ−
Q6をもたらし、これらの周期は内部基準クロック信号の
周期の整数倍、たとえば、ｎＴ１／２（ただし、ｎは整
数であり、１またはそれ以上になるように制御可能に変
更される）である。
クロック信号ジェネレータ回路18が内部基準クロック信
号QRに応答して、複数個のゲート・クロック信号Q φ−
Q6をもたらし、これらの周期は内部基準クロック信号の
周期の整数倍、たとえば、ｎＴ１／２（ただし、ｎは整
数であり、１またはそれ以上になるように制御可能に変
更される）である。
【００１０】特定の実施例において、たとえば、CLKIN
の周期がＴ１＝８０nsecである場合、QRの周期は１０ns
ecであり、クロック信号CLK0−CLK ５、CLK0及びCLK
１、ならびにCLK ＋90゜の各々の周期は２０nsecまたは
４０nsecのいずれかになるように選択でき、またQ φ−
Q6の周期は４０nsec、８０nsec、１２０nsecなどになる
ように制御可能に変更できる。あるいは、同様な周期は
Ｔ１＝１００nsecの場合、１２．５nsec（QRに対し
て）、２５nsecまたは５０nsec（CLK 信号に対して）、
ならびに５０nsec、１００nsec、１５０nsecなど（Q 信
号に対して）となる。
の周期がＴ１＝８０nsecである場合、QRの周期は１０ns
ecであり、クロック信号CLK0−CLK ５、CLK0及びCLK
１、ならびにCLK ＋90゜の各々の周期は２０nsecまたは
４０nsecのいずれかになるように選択でき、またQ φ−
Q6の周期は４０nsec、８０nsec、１２０nsecなどになる
ように制御可能に変更できる。あるいは、同様な周期は
Ｔ１＝１００nsecの場合、１２．５nsec（QRに対し
て）、２５nsecまたは５０nsec（CLK 信号に対して）、
ならびに５０nsec、１００nsec、１５０nsecなど（Q 信
号に対して）となる。
【００１１】図４及び図５は各種のクロック信号の間の
関係を示す。図４はたとえば、空走入力クロック信号
（CLKIN ）と、２つの交番周波数を有する内部発生基準
クロック（QR）に対するその関係、ならびに２つの交番
周波数を有しており、この交番周波数に応じてQRに対し
て選択されるものとして示されているプロセッサ・クロ
ック信号 CLKφ−５を示している。たとえば、入力クロ
ックの周波数が１２．５メガヘルツ（MHz ）である場
合、特定の実施例の内部基準クロックQRの周波数は１０
０MHz となり、CLK φ−５信号の周波数は５０MHz また
は２５MHz となる。
関係を示す。図４はたとえば、空走入力クロック信号
（CLKIN ）と、２つの交番周波数を有する内部発生基準
クロック（QR）に対するその関係、ならびに２つの交番
周波数を有しており、この交番周波数に応じてQRに対し
て選択されるものとして示されているプロセッサ・クロ
ック信号 CLKφ−５を示している。たとえば、入力クロ
ックの周波数が１２．５メガヘルツ（MHz ）である場
合、特定の実施例の内部基準クロックQRの周波数は１０
０MHz となり、CLK φ−５信号の周波数は５０MHz また
は２５MHz となる。
【００１２】図５は内部基準クロック（QR）と制御可能
なゲート・クロック信号Q φ−Q5、ならびにその発生に
利用される他の信号の間の関係を示す。これについて
は、刻時装置の詳細な回路を参照して、以下で詳細に説
明する。
なゲート・クロック信号Q φ−Q5、ならびにその発生に
利用される他の信号の間の関係を示す。これについて
は、刻時装置の詳細な回路を参照して、以下で詳細に説
明する。
【００１３】図６に示すように、CLKIN 信号は位相ロッ
ク・ループ（ＰＬＬ）回路20に供給され、ループが作動
時にロックされ（LOCKED）、ＣＬＯＣＫ信号を供給する
場合に、ＡＮＤ論理装置21を介して内部基準クロック信
号QRを発生する。
ク・ループ（ＰＬＬ）回路20に供給され、ループが作動
時にロックされ（LOCKED）、ＣＬＯＣＫ信号を供給する
場合に、ＡＮＤ論理装置21を介して内部基準クロック信
号QRを発生する。
【００１４】QRが一方が詳細に示されている一対の類似
したフリップ・フロップ／遅延回路23及び24に供給され
る。該回路の作動はＰＲＥＳＥＴ信号によって適宜プリ
セットされ、周波数がQRの周波数の約数であるクロック
信号を発生する。図示の特定の実施例において、QRの周
波数は１００MHz であり、フリップ・フロップ回路23及
び24は、周期がそれぞれ２０ナノ秒及び４０ナノ秒であ
るクロック信号CLK20及びCLK40 を発生する。
したフリップ・フロップ／遅延回路23及び24に供給され
る。該回路の作動はＰＲＥＳＥＴ信号によって適宜プリ
セットされ、周波数がQRの周波数の約数であるクロック
信号を発生する。図示の特定の実施例において、QRの周
波数は１００MHz であり、フリップ・フロップ回路23及
び24は、周期がそれぞれ２０ナノ秒及び４０ナノ秒であ
るクロック信号CLK20及びCLK40 を発生する。
【００１５】マルチプレクサ（ＭＵＸ）25はプロセッサ
からの選択制御信号（SEL φ−２）にしたがってフリッ
プ・フロップ出力クロック信号の１つを選択し、プロセ
ッサ・クロック信号CLK φ−２及びCLK φとして供給で
きるクロック信号を発生する。ＭＵＸ25からの出力クロ
ック信号は９０゜位相シフト回路22へも供給され、プロ
セッサ・クロック信号CLK ＋90゜を供給する。同様な回
路を使用し、図示のようにフリップ・フロップ／遅延回
路26及び27ならびにマルチプレクサ28を使用して他のプ
ロセッサ・クロック信号CLK ３−５及びCLK １を発生さ
せる。
からの選択制御信号（SEL φ−２）にしたがってフリッ
プ・フロップ出力クロック信号の１つを選択し、プロセ
ッサ・クロック信号CLK φ−２及びCLK φとして供給で
きるクロック信号を発生する。ＭＵＸ25からの出力クロ
ック信号は９０゜位相シフト回路22へも供給され、プロ
セッサ・クロック信号CLK ＋90゜を供給する。同様な回
路を使用し、図示のようにフリップ・フロップ／遅延回
路26及び27ならびにマルチプレクサ28を使用して他のプ
ロセッサ・クロック信号CLK ３−５及びCLK １を発生さ
せる。
【００１６】図６に示した装置を使用した上述のプロセ
ッサ・クロック信号の発生は、当分野の技術者には周知
のものである。図７に示す回路は本発明によるゲート・
クロック信号Q φ−Q6の発生を説明するものである。
ッサ・クロック信号の発生は、当分野の技術者には周知
のものである。図７に示す回路は本発明によるゲート・
クロック信号Q φ−Q6の発生を説明するものである。
【００１７】図示のように、たとえば、ゲート信号Q φ
の発生を特に参照すると、プロセッサからの信号（IPRE
φ−３）にしたがってプリセットされているＤフリップ
・フロップ回路30に、内部基準クロック信号QRがさらに
供給される。フリップ・フロップ装置30は出力Q 及びそ
の反転出力をもたらし、これらの出力の一方はマルチプ
レクサ（ＭＵＸ）31を介してＤ入力へ選択的に戻され
る。ゲート装置がゲート・クロック信号Q φを発生する
ことを必要としているときに、入力バッファ装置32を介
してプロセッサから送られるアクティブローの信号であ
る使用許可信号ENφによって、ＭＵＸ31が使用可能とさ
れる。ＭＵＸ31が使用可能となると、フリップ・フロッ
プ装置30のＱ出力からクロック信号を発生し、この信号
は必要なゲート・クロック信号Q φとして、遅延装置33
を介して供給される。遅延装置の遅延は適宜選択するこ
とができ、バッファ装置34へ出力することができる。
の発生を特に参照すると、プロセッサからの信号（IPRE
φ−３）にしたがってプリセットされているＤフリップ
・フロップ回路30に、内部基準クロック信号QRがさらに
供給される。フリップ・フロップ装置30は出力Q 及びそ
の反転出力をもたらし、これらの出力の一方はマルチプ
レクサ（ＭＵＸ）31を介してＤ入力へ選択的に戻され
る。ゲート装置がゲート・クロック信号Q φを発生する
ことを必要としているときに、入力バッファ装置32を介
してプロセッサから送られるアクティブローの信号であ
る使用許可信号ENφによって、ＭＵＸ31が使用可能とさ
れる。ＭＵＸ31が使用可能となると、フリップ・フロッ
プ装置30のＱ出力からクロック信号を発生し、この信号
は必要なゲート・クロック信号Q φとして、遅延装置33
を介して供給される。遅延装置の遅延は適宜選択するこ
とができ、バッファ装置34へ出力することができる。
【００１８】同様な態様で、ゲート・クロック信号Q1−
Q6が、図７に示すように、QR信号及びアクティブロー信
号である使用許可信号EN１−EN６を使用して発生され
る。ゲート・クロック信号Q φ−Q6はすべて、プロセッ
サ・クロック信号（たとえば、CLK φ−６）と、これら
の縁部が一致しているという点で同期している。図７を
参照して説明した信号の関係を、図５に示す。
Q6が、図７に示すように、QR信号及びアクティブロー信
号である使用許可信号EN１−EN６を使用して発生され
る。ゲート・クロック信号Q φ−Q6はすべて、プロセッ
サ・クロック信号（たとえば、CLK φ−６）と、これら
の縁部が一致しているという点で同期している。図７を
参照して説明した信号の関係を、図５に示す。
【００１９】図７を参照して説明した作動によれば、入
力バッファ32、ＭＵＸ31、フリップ・フロップ30、及び
出力バッファ34に関連した固有の内部時間遅延にしたが
って、一定の時間遅延が発生する。しかしながら、遅延
装置33の時間遅延を調節し、希望する時間遅延を選択す
ることができる。それ故、プロセッサがゲート・クロッ
ク信号Q φを要求した時間（時間ENφが断定された時
間）とQ φが利用できる時間の間の総時間遅延は、上述
の一定時間遅延及び可調節時間遅延によって決定され
る。Q φがプロセッサＣＬＫ信号と同期している、すな
わちその縁部がプロセッサＣＬＫ信号の縁部と一致して
いることを確認するために、このような総時間遅延を、
図６のプロセッサＣＬＫ信号を発生するのに必要な時間
遅延と等しくなるように設定する（遅延装置33を調節す
ることによって）。たとえば、ＣＬＫ信号を発生するの
に必要な時間が９ナノ秒である場合には、バッファ30、
ＭＵＸ31、フリップ・フロップ30、及び出力バッファ34
に関連する一定時間遅延はそれぞれ、２ナノ秒、１ナノ
秒、１ナノ秒、及び３ナノ秒であるから、総時間遅延を
９ナノ秒とするため、遅延装置33の時間遅延は２ナノ秒
にセットされる。
力バッファ32、ＭＵＸ31、フリップ・フロップ30、及び
出力バッファ34に関連した固有の内部時間遅延にしたが
って、一定の時間遅延が発生する。しかしながら、遅延
装置33の時間遅延を調節し、希望する時間遅延を選択す
ることができる。それ故、プロセッサがゲート・クロッ
ク信号Q φを要求した時間（時間ENφが断定された時
間）とQ φが利用できる時間の間の総時間遅延は、上述
の一定時間遅延及び可調節時間遅延によって決定され
る。Q φがプロセッサＣＬＫ信号と同期している、すな
わちその縁部がプロセッサＣＬＫ信号の縁部と一致して
いることを確認するために、このような総時間遅延を、
図６のプロセッサＣＬＫ信号を発生するのに必要な時間
遅延と等しくなるように設定する（遅延装置33を調節す
ることによって）。たとえば、ＣＬＫ信号を発生するの
に必要な時間が９ナノ秒である場合には、バッファ30、
ＭＵＸ31、フリップ・フロップ30、及び出力バッファ34
に関連する一定時間遅延はそれぞれ、２ナノ秒、１ナノ
秒、１ナノ秒、及び３ナノ秒であるから、総時間遅延を
９ナノ秒とするため、遅延装置33の時間遅延は２ナノ秒
にセットされる。
【００２０】したがって、意匠許可信号が印加された場
合、ゲート信号Q φ−Q6の前縁はプロセッサＣＬＫ信号
の前縁と一致させられるので、ゲートＱ信号はこれと同
期する。図７の回路を使用してゲート・クロック信号を
発生させるための総時間遅延は、関連する作動装置を使
用可能とするために必要な総時間が、レジスタＰＡＬ装
置を使用してゲート・クロック信号を発生する場合に必
要な時間よりも短縮されるようにすることができる。
合、ゲート信号Q φ−Q6の前縁はプロセッサＣＬＫ信号
の前縁と一致させられるので、ゲートＱ信号はこれと同
期する。図７の回路を使用してゲート・クロック信号を
発生させるための総時間遅延は、関連する作動装置を使
用可能とするために必要な総時間が、レジスタＰＡＬ装
置を使用してゲート・クロック信号を発生する場合に必
要な時間よりも短縮されるようにすることができる。
【００２１】上述の本発明の実施例は本発明の特定の好
ましい実施例を表すものであるが、その改変形が本発明
の精神及び範囲内で、当分野の技術者に想起できよう。
それ故、本発明は特許請求の範囲で規定されるものを除
き、上述の特定の実施形に限定されるものと解釈される
ものではない。
ましい実施例を表すものであるが、その改変形が本発明
の精神及び範囲内で、当分野の技術者に想起できよう。
それ故、本発明は特許請求の範囲で規定されるものを除
き、上述の特定の実施形に限定されるものと解釈される
ものではない。
【図１】ゲート・クロック信号を発生するためにレジス
タＰＡＬを使用している従来の技術のデータ処理システ
ムの全体ブロック線図である。
タＰＡＬを使用している従来の技術のデータ処理システ
ムの全体ブロック線図である。
【図２】ゲート・クロック信号を発生するために特別に
設計されたクロック発生装置を使用する本発明のシステ
ムの全体ブロック線図である。
設計されたクロック発生装置を使用する本発明のシステ
ムの全体ブロック線図である。
【図３】図２のクロック発生装置の詳細ブロック線図で
ある。
ある。
【図４】図２のクロック発生装置の各種のタイミング信
号のタイミング図である。
号のタイミング図である。
【図５】図２のクロック発生装置の各種のタイミング信
号の他のタイミング図である。
号の他のタイミング図である。
【図６】図３のクロック発生装置の一部の詳細ブロック
線図である。
線図である。
【図７】図３のクロック発生装置の他の部分の詳細ブロ
ック線図である。
ック線図である。
11 プロセッサ
12 作動装置
13 レジスタＰＡＬ装置
15 クロック発生装置
フロントページの続き
(72)発明者 ポール・リーベロ
アメリカ合衆国、マサチユーセツツ・
01532、ノースボロ、ウオツシユバー
ン・ストリート・110
(72)発明者 ジヨージフ・マイケル・ダンバー
アメリカ合衆国、マサチユーセツツ・
01506、ブルツクフイールド、ハワー
ド・クロス・ロード・８、ボツクス・
35・エツクス、アール・アール・１
(56)参考文献 特開 平６−95757（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 1/10
G06F 1/12
Claims (9)
- 【請求項１】 プロセッサと、ゲート・クロック信号に
よって使用可能とされたときに入力信号から出力信号を
もたらすための少なくとも１つの装置とを含んでいるデ
ータ処理システムで使用するための少なくとも１つのゲ
ート・クロック信号を発生するためのクロック・ジェネ
レータ・システムであって、 前記プロセッサの空走クロック信号に応じて内部基準ク
ロック信号をもたらすための、前記プロセッサに結合さ
れた基準クロックジェネレータと、 少なくとも１つのプロセッサ・クロック信号をもたらす
ために前記内部基準クロック信号に応答する、前記基準
クロック・ジェネレータに結合されたプロセッサ・クロ
ック・ジェネレータと、前記基準クロック・ジェネレータに結合されて 前記内部
基準クロック信号に応答し、前記プロセッサに結合され
て少なくとも１つのゲート・クロック信号をもたらすた
めにプロセッサからの使用許可信号に応答するゲート・
クロック・ジェネレータと、 前記ゲート・クロック信号に時間遅延をもたらし、前記
少なくとも一つのプロセッサ・クロック信号と実質的に
同期する時間遅延されたゲート・クロック信号をもたら
す、前記ゲート・クロック・ジェネレータに接続された
時間遅延回路とを 備えていることを特徴とするクロック
・ジェネレータ・システム。 - 【請求項２】 プロセッサと、ゲート・クロック信号の
１つによって使用可能とされたときに入力信号から出力
信号を各々がもたらす複数個の作動装置とを含んでいる
データ処理システムで使用するための複数個のゲート・
クロック信号を発生するためのクロック・ジェネレータ
・システムであって、 前記プロセッサの空走クロック信号に応じて内部基準ク
ロック信号をもたらすための、前記プロセッサに結合さ
れた基準クロック・ジェネレータと、 互いに位相があっている複数個のプロセッサ・クロック
信号をもたらすために前記内部基準クロック信号に応答
する、前記基準クロック・ジェネレータに結合されたプ
ロセッサ・クロック・ジェネレータと、前記基準クロック・ジェネレータに結合されて前記内部
基準クロック信号に応 答し、前記プロセッサに結合され
て複数個のゲート・クロック信号をもたらすためにプロ
セッサからの複数個の使用許可信号に応答するゲート・
クロック・ジェネレータと、 生成された該複数のゲート・クロック信号の各々に時間
遅延をもたらし、これにより各々が前記プロセッサ・ク
ロック信号と同期する複数の時間遅延されたゲート・ク
ロック信号をもたらす、前記ゲート・クロック・ジェネ
レータに結合された時間遅延回路とを 備えていることを
特徴とするクロック・ジェネレータ・システム。 - 【請求項３】 前記ゲート・クロック・ジェネレータが
前記内部基準クロック信号に応答する少なくとも一つの
フリップ・フロップ装置と、使用許可信号に応答しかつ
前記フリップ・フロップ装置の出力信号に応答し、該出
力信号の１つを前記フリップ・フロップ装置の入力に供
給して、これにより選択されたゲート・クロック出力を
発生するマルチプレクサ手段と、前記選択されたゲート
・クロック出力に応答しかつこれに対する選択可能な時
間遅延をもたらして前記ゲート・クロック・ジェネレー
タおよび時間遅延回路が総時間遅延をもたらし、これに
より前記プロセッサ・クロック信号と同期する選択され
た時間遅延されたゲート・クロック信号をもたらすこと
を特徴とする請求項１または２に記載のクロック・ジェ
ネレータ・システム。 - 【請求項４】 前記時間遅延回路が選択可能な時間遅延
を有するマルチプレクサ装置であることを特徴とする請
求項３に記載のクロック・ジェネレータ・システム。 - 【請求項５】 前記基準クロック・ジェネレータが空走
クロック信号の倍数である周波数を有する内部基準クロ
ック信号を発生し、前記プロセッサ・クロック・ジェネ
レータが各々が内部基準クロック信号の周波数の約数で
ある周波数を有する１つまたは複数のプロセッサ・クロ
ック信号を発生することを特徴とする請求項１または２
に記載のクロック・ジェネレータ・システム。 - 【請求項６】 前記ゲート・クロック・ジェネレータが
各々が前記内部基準クロック信号の約数である周波数を
有する１つまたは複数のゲート・クロック信号を発生す
ることを特徴とする請求項５に記載のクロック・ジェネ
レータ・シス テム。 - 【請求項７】 前記プロセッサ・クロック・ジェネレー
タが、内部基準クロック信号の第１の約数でありこれと
位相があっている第１の周波数を有する第１グループの
プロセッサ・クロック信号、または、内部基準クロック
信号の第２の約数でありこれと位相があっている第２の
周波数を有する第２グループのプロセッサ・クロック信
号のいずれかを選択的に発生する選択回路を含むことを
特徴とする請求項６に記載のクロック・ジェネレータ・
システム。 - 【請求項８】 内部基準クロック信号が２つの周波数の
うち選択された一方を有しており、これによって前記第
１周波数及び前記第２周波数の各々が内部基準クロック
信号の周波数のうち選択されたものに対応する２つの周
波数のうちの一方を有していることを特徴とする請求項
７に記載のクロック・ジェネレータ・システム。 - 【請求項９】 前記内部基準クロック信号が８０ＭHzま
たは１００ＭHzの周波数を有しており、前記第１周波数
が４０ＭHzまたは５０ＭHzであり、前記第２周波数が２
０ＭHzまたは２５ＭHzであることを特徴とする請求項８
に記載のクロック・ジェネレータ・システム。
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