KR100956532B1 - 주파수 컨버터 및 그것의 이용방법 - Google Patents

주파수 컨버터 및 그것의 이용방법 Download PDF

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Abstract

모든-디지털 주파수 변환 장치는 디지털 오실레이터 출력으로부터 단순한 위상 검출기 그리고 정수 및 분수의 위상 피드백 정보를 이용하는 주파수 변환을 획득함으로써 제공된다. 실시예에서, 타겟 위상 누산기 유닛(503)은 상기 위상 검출기 유닛(502)으로 타겟 위상 신호를 발생한다. 상기 타겟 위상 누산기 유닛은 기준 신호 입력(rclk) 및 타겟 위상 입력 값으로부터 입력을 수신한다. 상기 디지털 위상 검출기 유닛은 기준 신호, 전류 위상 피드백 입력 신호 및 타겟 위상 입력 신호를 수신한다. 상기 위상 검출기 유닛은 주파수 값 발생기 유닛(506)으로 주파수 세팅 신호를 출력한다. 상기 검출기 출력은 현재 위상 그리고 타겟 위상 간의 차이에 기초한다. 주파수 값 발생기 유닛은 상기 위상 검출기 유닛의 현재 위상 피드백 입력으로 다시 직접적으로 공급하는 대응하는 디지털 출력 신호를 발생하는 디지털 오실레이터 유닛(510)으로 주파수 값 신호를 출력하기 위해 구현된다. 당해 발명을 구현하기 위한 방법, 컴퓨터 시스템, 그리고 소프트웨어 제작물이 또한 제공된다.

Description

주파수 컨버터 및 그것의 이용방법{FREQUENCY CONVERTER AND METHODS OF USE THEREOF}
당해 발명은 일반적으로 주파수 컨버터에 관한 것이다. 보다 상세히, 당해 발명은 기준 주파수를 정확히 조절하는 디지털 주파수 컨버터에 관한 것이다.
전기 시스템의 여러 가지 타입에서, 특정 기준 신호로부터 합성되는 다양한 주파수 및 위상 관계를 지닌 클락 신호를 발생하는 것이 바람직하다. 기준 신호의 유도 값들을 합성하기 위한 일반적 방법은 위상 잠금 루프(PLL) 주파수 컨버터에 기초한다. 따라서 도 1 은 기준 주파수 fREF 를 생성하기 위해 정수 값 S로 SCLK 를 나누는 소스 분할기(104)로의 입력으로서 디지털 소스 주파수 SCLK를 취하는 종래의 아날로그 PLL(100)을 도시한다. 네거티브(negative) 피드백 PLL 제어 루프(105)는 위상 검출기(106), 전하 펌프(108), 로우 패스 루프 필터(110), 전압 제어 오실레이터(VCO)(112), 그리고 피드백 분할기(114)에 의해 형성된다. 위상 검출기(106)는 fREF및 피드백 주파수 fBACK상의 위상 차이 작동을 수행한다. 즉, 위상 검출기(106)는 fREF 및 fBACK가 같을 때 영인 위상 에러 신호 UERR를 발생하고 그리고 그들의 차이에 따라 역으로 변화한다. 상기 PLL 제어 루프의 앞쪽으로-공급 경로(107)는 전하 펌프(108) 및 로우 패스 필터(110)에 의해 생성되는 전압을 통해 UERR에 의해 제어되는 출력 주파수를 지니는 VCO(112)로부터 출력, 또는 목적지, 주파수 DCLK 를 생성한다. 특히, 전하 펌프(108)는 로우 패스 루프 필터(110)에 의해 매끄러워지는 전압 신호로 UERR 를 변환하며, 그것에 의해 VCO(112)로 제어 전압을 제공한다. PLL 제어 루프의 피드백 경로(113)는 정수값 F 에 의해 DCLK를 분할함으로써 fBACK신호를 생성하는 피드백 분할기(114)로 주파수 출력 DCLK 를 공급한다. DCLK의 출력 주파수는 비율 F/S 에 의해 결정되는 것과 같은 소스 주파수 SCLK의 곱 또는 부분이다.
PLL 위상 지터, 루프 안정성 및 응답 시간은 원칙적으로 아날로그 전하 펌프(108) 및 로우 패스 루프 필터(110) 성분에 의해 결정된다. 이러한 아날로그 PLL 성분들에서 용량성 성분들은 상당한 루프 시간 상수 그리고 상기 소스 주파수 SCLK가 빠르게 변화할 때, 특히 이해하고 예상하기 어려운 루프 작동에서 초래하는 위상 지터를 소개한다. 이러한 불확정성의 한 이유는, 예를 들면, 커패시터들이 그들의 전기적 특성의 열적 변화에 영향을 받는 것이다. 게다가, 아날로그 PLL 기반 주파수 컨버터들의 실제적 구현은 종종 작은 비교 주기(예, F 및 S의 작은 값들)에 제한된다. 따라서 큰 구간 비교는 필터(110) 내에서 더 큰 커패시터를 요구하며, 이는 많은 응용에서 불가능하다. 이러한 이유들 때문에, 아날로그 PLL들은 특히 상기 소스 주파수 SCLK 가 상수 값이 아닐 대 정확한 주파수 변환을 위해 실제적으로 이용하는 것이 매우 어려웠다. 여러 시스템 타입에서, 디지털적으로 제어되는 DCLK의 발생기가 예를 들어, 고정된-주파수 아날로그 오실레이터 대신에 요구된다. 상기 발생기의 종래의 중요한 성분은 분절된-시간 오실레이터(DTO)라고 불리고 그리고 도 2에서 실시예를 통해 DTO(200)으로서 도시된다. 상기 DTO(200)은 레지스터(204)의 이전 출력 삽으로 n-비트 증가 값을 부가하는 n-비트 덧셈기(202)를 포함하며, 그곳에서 상기 레지스터(204)의 출력값은 기준 클락 신호 RCLK의 다음 상승 모서리에 따라 새롭게 증가하는 값과 함께 업데이트 되고 그에 따라 신호(206)로 표시되는 몇몇 다수의 RCLK가 N-비트 층계형 출력을 순환하는 것을 생성한다. 층계형 출력 신호(206)에서 각 스텝의 구간은 RCLK 구간 TRCLK와 동일하다. DTO 출력 신호(206)의 각 구간 이후, 올림 비트(208)가 발생된다. 올림 비트(208)는 DTO 출력 구간의 정수 부분을 표시하고 그리고 층계형 DTO 출력 신호(206)는 각 구간의 분수적 부분에 대한 정보를 포함한다. 상기 DTO 진동 구간은 DTO 덧셈기의 MODULO, SF 의 값, 그리고 다음 방정식(1)에 따른 RCLK 주파수 fRCLK 에 의해 결정된다.
Figure 112004042132235-pct00001
그곳에서 SF 는 선형적으로 DTO의 출력 주파수를 결정하는 N-비트 스케일링 성분이다. 특히, 상기 RCLK 주파수 및 상기 MODULO 는 고정 값이고, 상기 원하는 DTO 출력 주파수는 SF의 값에 의해 동적으로 제어된다. MODULO의 값은 주로 2n과 같으며, 그곳에서 N 은 DTO 덧셈기 비트의 숫자이다. 상기 층계형 DTO 출력 신호는 일부 출력 모듈에 의해 DCLK 신호로 변환되어야만 한다. 따라서 출력 모듈의 제 1 함수는 DCLK의 사각형 파형을 생성하는 것이다. 제 2 함수는 상기 DTO 출력 구간의 지터가 TRCLK와 동일해지도록 감소하는 것이다. 출력 모듈의 알려진 실시예가 도 3의 블락 다이어그램에 의해 설명된다. 다이어그램에서, n-비트 값 SF 는 n-비트 DTO 신호 FDTO의 주파수를 세트하며, 이는 신호 조절을 위한 출력 모듈(305)의 형성 모듈(307)로 공급된다. 형성 모듈(307)은 디지털-아날로그 컨버터(DAC)(310)로 각 대응하는 LUT 어드레스 위치로부터 적합한 값을 입력하는 룩업 테이블(LUT)(308)을 위한 메모리 어드레스로서 DTO(304)의 출력을 취함으로써 FDTO와 동일한 주기를 지닌 임의의 파형을 생성하며, 따라서 로우-패스 필터(312)에 의해 매끄러워지는 원하는 파형을 발생시킨다. 상기 LUT 그리고 필터는 주로 통과하는 메인 클락 주파수를 원칙적으로 허용하고 그리고 가장 높은 고조파 주파수를 막음으로써 DTO 주파수 내에서 고조파 주파수 왜곡을 감소시키는 것을 주로 포함하며, 그 결과 또한 위상 지터를 제거하는 것을 아니나 감소시킨다. 슈미트 트리거(314)는 FDTO의 아날로그 표현을 주파수 변환을 위한 PLL(316)로 공급하는 이진 주파수 DTO_CLK로 변환한다. 대안적으로, DTO_CLK는 일부 응용에서 PLL(316) 없이 DCLK 출력으로서 사용된다. 분할 신호의 주파수 변환에서 또 다른 유용한 성분은 도 4A의 실시예에 따라 도시되는 다이렉트 디지털 신서사이저(DDS)이다. 상기 DDS 는 주로 주파수 스텝-다운 함수를 수행한다. 덧셈 유닛(402)은 SF 레지스터(404)내에 저장된 N-비트 값 SF를 위상 누산기(406)의 출력으로부터 N-비트에 부가한다. 상기 합은 동시에 SCLK의 상승 모서리에 따라 업데이트 된다. 위상 누산기(406)는 N-비트 DDS 주파수 FDDS 를 출력 모듈에 공급하고, 그리고 FDDS를 합계 유닛(402)으로 다시 공급하며, 따라서 몇몇의 SCLK 주기에 대해 아래의 방정식(2)의 공식에 의해 주어지는 주파수를 지닌 층계형 주기 신호(408)를 생성한다.
Figure 112004042132235-pct00002
그곳에서 FSCLK 는 SCLK의 주파수 값이다. 출력 모듈(410)은 상기 DDS 주파수 신호 FDDS 를 목적지 클락 DCLK로 변환한다. 출력 모듈(410)은, 예를 들어, 층계형 파형을 주파수 FDDS를 지닌 이진 클락 신호로 변환할 수 있다. 주의할 것은 층계형 주기 신호(408)에서 지터는 SCLK 주기와 같다는 점이다. 상기 SCLK 주기가 넓은 범위에 대해(예, 높은 지터를 지닌) 변화하는 경우, 지터를 효율적으로 감소하기 위해 출력 모듈을 디자인 하는 것은 어렵다(또는 불가능하다).
상대적 DDS 주파수 컨버터(450)의 또 다른 종류가 도 4B의 실시예를 통해 도시되었다. 소스 분할기(452)는 SCLK를 기준 신호 REF를 생성하기 위해 정수값 SDIV 로 나눈다. 목적지 분할기(464)는 DCLK를 나누고 정수값 DDIV 는 피드백 신호를 생성한다. 위상 검출기(454)는 REF의 위치 및 피드백 신호를 상기 비교 주기가 두 개의 연속적 REF 신호간의 시간인 곳의 비교 주기와 비교한다. 상기 위상 검출기의 Freq_set 출력값은 일반적으로 비교 주기 및 피드백 주기 간의 차이에 비례한다. 주파수 값 발생기(456)는 위상 검출기(454)로부터 Freq_set 값을 축적하고 DTO(457)로의 입력으로서 공급되는 출력 값 Freq_val을 생성한다. DTO(457)는 덧셈기(458) 및 레지스터(460)로 구성된다. 상기 DTO 출력은 그 후 상기 DCLK 주파수를 생성하기 위해 출력 모듈(462)에 의해 조절된다.
주파수 컨버터들이 주로 사용되는 중요한 지역은 컴퓨터 CRT 및 LCD 모니터들을 포함한다. 그러한 장치에서, 출력 클락 주기 TDCLK 와 입력 클락 주기 TSCLK 는 아래의 방정식(3)을 따른다.
Figure 112004042132235-pct00003
그 곳에서
ShTOTAL 는 소스 라인에서 SCLK 주기의 수이다.
SvTOTAL 는 소스 프레임에서 라인의 수이다.
TSCLK 는 목적지 라인에서 DCLK 주기의 수이다.
DhTOTAL 는 목적지 프레임에서 라인의 수이다.
DvTOTAL 는 소스 클락 주기의 구간이다. 그리고,
TDCLK 는 목적지 클락 주기의 구간이다.
프레임 비율 변환이 사용되는 곳에서 장치 내의 주파수 컨버터들은 일반적으로 다음의 방정식(4)을 따른다.
m *ShTOTAL *SvTOTAL *TSCLK = n * DhTOTAL* DvTOTAL *TDCLK (4)
그 곳에서 , n 은 정수이다.
주파수 컨버터(450)에서 요구되는 SDIV의 최대값은 m *ShTOTAL *SvTOTAL과 같고 그리고 상기 비교 주기는 m 개의 소스 프레임들이다. 상기 SDIV 및 비교 주기는 m *ShTOTAL *SvTOTAL과 n * DhTOTAL* DvTOTAL이 동일한 분모를 지닌 경우 감소될 수 있다. 일부 경우에서, 그러나, 큰 공통분모를 지니는 것은 불가능하다. SCLK 구간 TSCLK에서 스텝 변화가 있는 경우, 주파수 컨버터(450)에서 상기 DCLK 주기 TDCLK 는 점차적으로 새로운 안정 상태로 수렴될 것이다. 수렴되는데 걸리는 시간(예, 응답 시간)은 비교 주기에 의존한다. 더 긴 비교 주기일수록, 수렴하기 위해 주파수 컨버터(450)를 취하는데 더 많은 시간이 걸리며, 이는 다수의 프레임까지 될 수 있다. 그러나 많은 CRT/LCD 모니터 장치에서 긴 응답 시간은 허용되지 않는다.
위상 검출기(454)는 상황의 넓은 범위를 정확하게 분해하여야만 한다. 그러한 한 상황은, 예를 들어, TDCLK가 TSCLK보다 두 배 이상 클 때 이다. 이해될 수 있는 바와 같이, 위상 검출기(454)는 논리적 그리고 계산 작동을 모두 수행하며, 일반적으로 디자인하기 어렵다. 주파수 컨버터가 일반적으로 많은 경우에서 잘 작동함에도 불구하고, 개선된 디지털 주파수 컨버터 디자인을 위한 지속적 필요가 있다. 특히, 빠른 응답 시간, 그리고 단순한 위상 에러 검출 구조를 지닌 주파수 컨버터에 대한 일반적인 필요가 있다. 이러한 주파수 컨버터들이 CRT/LCD 모니터에서 잘 작동하도록 하기 위해 바람직하다.
당해 발명의 목적에 따라 앞선 그리고 다른 목표들을 획득하기 위해, 단지 디지털 성분만을 이용하는 디지털 주파수 변환을 위한 방법 및 장치가 제공된다.
당해 발명의 한 실시예에서, 타겟 위상 누산기 유닛은 위상 검출기 유닛으로 타겟 위상 신호를 생성한다. 상기 타겟 위상 누산기 유닛은 기준 신호 입력, 그리고 타겟 위상 입력 값으로부터 입력을 수신한다. 상기 디지털 위상 검출기 유닛은 기준 신호, 현재 위상 피드백 입력 신호, 그리고 타겟 위상 입력 신호를 수신하기 위해 구현된다. 상기 위상 검출기 유닛은 주파수 값 발생기 유닛으로 제 1 주파수 세팅 신호를 출력한다. 상기 주파수 값 발생기 유닛은 상기 위상 검출기 유닛의 현재 위상 피드백 입력으로 다시 직접적으로 공급하는 대응하는 디지털 출력 신호를 발생하는 디지털 오실레이터 유닛으로 주파수 값 신호를 출력하기 위해 구현된다. 일부 실시예에서, 현재 위상 피드백 신호는 정수 그리고 분수 위상 정보를 모두 포함한다. 다른 실시예에서, 단지 분수 위상 정보만이 요구된다.
일부 경우에서, 상기 타겟 위상 누산기 유닛은 적적한 타겟 위상 신호를 생성하기 위해 사용되는 위상 수정 입력 값을 포함한다. 지금까지의 다른 경우에서, 상기 타겟 위상 누산기 유닛은 위상 검출기 유닛에 의해 사용되는 제 1 기준 신호와 동일한 위상을 지니지 않는 제 2 기준 신호를 이용한다. 또한, 상기 타겟 위상 누산기 유닛은 상기 타겟 위상 누산기 유닛에 의해 연속적 계산을 위한 두 개의 입력 값들 중에서 하나를 선택하기 위한 제어 신호로서 제 2 기준 신호를 이용하는 멀티플렉서 유닛과 함께 일부 응용에서 구현된다. 예를 들어, 상기 멀티플렉서는 타겟 입력 값을 선택하기 위해 사용될 수 있거나 또는 대안적으로 상기 타겟 위상 신호 출력을 생성함에 있어 사용하는 위상 수정 입력 값으로부터 유도되는 정보를 이용한다.
일부 실시예에서, 상기 위상 검출기 유닛은 현재 위상 피드백 입력 신호와 타겟 위상 입력 신호 간의 차이에 비례하는 제 1 주파수 세팅 신호를 발생한다. 게다가, 또 다른 실시예에서, 상기 위상 검출기 유닛은 상기 현재 위상 피드백 입력 신호 및 상기 타겟 위상 입력 신호 간의 차이에 비례하는 제 2 주파수 세팅 신호를 발생한다.
위상 검출기 유닛은 일부 실시예에서 제 1 주파수 세팅 신호를 출력할 때 제어할 수 있다. 이러한 실시예에서, 상기 위상 검출기 유닛은 주파수 값 발생기로 제 1 주파수 세팅 신호를 출력할 때를 선택하기 위해 선택 라인으로서 상기 제 1 기준 신호를 이용하는 멀티플렉서를 포함한다.
당해 발명에 사용되는 상기 기준 신호들은 적합한 다양한 방법에서 생성된다. 일부 실시예에서, 소스 클락은 주파수 분할기에 공급되고, 이는 원하는 기준 신호를 생성한다.
그 외에, 일부 실시예에서, 상기 디지털 오실레이터로부터 디지털 출력 신호는 특정 응용에 적합한 출력 신호를 생성하기 위해 출력 모듈에 의해 조절된다.
앞선 장치 실시예에서 주파수 변환을 획득하기 위한 방법의 일 실시예는 상기 제 1 기준 신호에 기초한 제 1 비교 주기를 결정하는 것이며, 그리고 주파수 세팅 변수를 계산하기 위해 사용되는 타겟 위상 값을 계산하는 것이다. 상기 계산은 상기 현재 위상 값 그리고 상기 타겟 위상 값 간의 차이에 기초하며, 그곳에서, 현재 위상 값은 정수와 분수 위상 정보를 포함한다. 일부 실시예에서, 주파수 세팅 변수는 상기 차이에 비례한다. 대응하는 출력 주파수에서 디지털 오실레이터를 구동하는 주파수 값은 주파수 세팅 변수로부터 유도되고 그리고 업데이트 된 주파수 세팅에서 진동하기 위해 상기 디지털 오실레이터를 업데이트 하도록 사용된다.
일부 실시예에서, 상기 주파수 값 그리고 주파수 세팅 변수는 상기 제 1 비교 주기 동안 계산된다. 또 다른 실시예에서, 타겟 위상 값을 계산하는 것은 제 2 기준 신호에 기초한 제 2 비교 주기 동안 발생한다. 일부 경우에서, 상기 타겟 위상 값은 위상 수정 값을 이용하여 계산된다.
당해 발명을 구현하는 컴퓨터 시스템 및 소프트웨어 제작물이 또한 제공된다.
도 1 은 알려진 위상 잠금 루프(PLL) 주파수 컨버터의 전형적인 블락 다이어그램을 도시한다.
도 2 는 종래의 분할-시간 오실레이터(DTO)의 전형적인 디지털 회로 구현을 설명하는 다이어그램이다.
도 3 은 알려진 DTO-기반 주파수 컨버터의 전형적인 블락 다이어그램을 도시한다.
도 4A 는 종래의 다이렉트 디지털 신서사이저(DDS)의 전형적인 디지털 회로 구현을 도시하는 다이어그램이다.
도 4B 는 또 다른 종래의 다이렉트 디지털 신서사이저의 전형적인 디지털 회 로 구현을 도시하는 다이어그램이다.
도 5 는 당해 발명의 실시예에 따른 DDS 서보 시스템을 구현하는 모든-디지털 주파수 변환 시스템의 블락 다이어그램이다.
도 6 은 당해 발명의 실시예에 따른 디지털 주파수 변환을 획득하기 위한 기본적 방법을 설명하는 흐름 차트를 도시한다.
도 7 은 당해 발명의 또 다른 실시예에 따른 DDS 서보 시스템을 구현하는 모든-디지털 주파수 변환 시스템의 블락 다이어그램을 도시한다.
도 8 은 당해 발명의 또 다른 실시예에 따른 DDS 서보 시스템을 구현하는 모든-디지털 주파수 변환 시스템의 블락 다이어그램을 도시한다. 그리고,
도 9 는 당해 발명을 구현하기에 적합한 일반적-목적 컴퓨터 시스템의 다이어그램식 표현이다.
앞선 관점에서, 그리고 당해 발명의 다른 목적을 획득하기 위해, 모든-디지털 주파수 컨버터가 빠른 응답 및 상대적으로 단순한 디자인을 제공한다. 당해 발명의 실시예에 따라 상기 일반적 다이렉트 디지털 신서사이즈(DDS) 서보 시스템이 도 5에서 블락 다이어그램의 방식으로 도시되었다. 도면에 도시된 상기 DDS 서보 주파수 변환 시스템은 제 2 주파수에서 출력 목적지 클락 DCLK 제 1 주파수를 지닌 입력 소스 클락 SCLK 를 변환하는 주파수 컨버터이다.
소스 분할기(504)는 기준 신호 Ref를 생성하기 위해 정수 값 SDIV로 SCLK 를 분배한다. 상기 Ref 신호는 검출기(502)가 다른 입력 신호를 비교하기 위해 시간 윈도우로서 이용되는 비교 주기(TCMP)를 세트하고 그리고 검출기의 출력 신호를 발생한다. 다른 실시예에서는, 그러나, 입력 소스 클락 분배기(504)를 지닐 수 없고, 대신, 다른 알려진 접근에 의해 적합한 Ref 신호를 제공한다. 상기 Ref 신호는 위상 누산기(503) 및 검출기(502)로 공급된다. 위상 누산기(503)로의 Phase_target 입력 값은 비교 주기마다 DCLK 주기의 수를 결정하는 특정 모드를 위해 상수 값이다. 주어진 Phase_target 입력을 위해, 위상 누산기(503)는 서보 시스템에 의해 제공되어야만 하는 DCLK의 위상을 축적한다. 위상 누산기(503)의 상기 Target_val 출력은 검출기(502)가 적합한 Phase_error 및 Freq_SET 제어 출력을 결정하기 위한 각 비교 주기 동안에 대해 실제의 전류 위상 Phase_current를 비교하는 이상적 DCLK 위상(예, 타겟 위산)이다. Phase_current 는 현재 DCLK 출력의 정수 및 분수 위상 정보를 포함하는 피드백 신호이다. 검출기(502)는 Phase_current에 의해 표시되는 관찰된 현재 DCLK 위상 과 Target_val에 의한 이상적 DCLK 위상 간의 차이에 실질적으로 비례하는 Freq_set 신호를 출력한다. 주파수 값 발생기(506)는 검출기(502)로부터 Freq_set 값을 축적하고 그리고 DTO(510)의 입력인 출력값 Freq_val을 생성한다. DTO(510)은 분수적 그리고 정수 출력을 지닌다.
정수 부분은 서보 프로세스의 시작 이래로 발생되어온 DTO 주기의 수를 축적한다. DTO(510)의 분수적 출력은 현재 DRO 출력 구간의 위상이며, 출력 모듈(514)로 공급되는 층계형 신호(512)로서 예증된다. DTO(510)의 정수 그리고 분수 출력의 결합은 현재 DTO 출력의 실제적 위상을 표시하기 위해 신호 Phase_current로서 다 시 공급된다. 출력 모듈(514)은 적합하게 알려진 방법에서 DTO 분할 출력을 조절한다. 예를 들어, DCLK 주파수는 DTO 주파수에 비례하거나 또는 동일하게 조절될 수 있다. 가장 단순한 경우에서, 출력 모듈(514)은 상기 DTO 주파수와 실질적으로 동일한 DCLK 주파수를 유지한다.
도 6 은 당해 발명의 실시예에 따른 상대적으로 작은 응답 시간을 지닌 디지털 주파수 변환을 획득하기 위한 과정(600)을 설명하는 흐름 차트를 도시한다. 상기 과정(600)은 다양한 시스템 변수들을 적합하게 초기화함으로써 602에서 시작한다. 예를 들어, DTO(510)의 정수 부분에 대응하는 출력 비트들 및 위상 누산기(503)는 영으로 세트된다. 부가적으로, 주파수 값 발생기(506)에서 레지스터들은 원하는 DCLK 주파수에 대응하는 상태로 세트된다. Phase_target 및 SDIV 와 같은 사용자-정의 상수는 예를 들어, 602에서 또한 로드 된다. 604에서 서보 시스템은 새로운 비교 주기가 시작될 때까지 604에서 기다린다. 새로운 비교 주기의 시작에 따라, 과정(600)은 상기 위상 누산기가 Phase_target을 이전의 Targe_val에 부가함으로써 새로운 Target_val을 계산하는 곳에서 606으로 진행을 처리하며, 그에 따라 비교 주기의 끝에서 이상적 DTO 출력 위상을 업데이트 한다. 상기 차이는 Target_val 및 실제 DTO Phase_current의 위상 간에서(608) 계산된다. 이 차이는 610에서 예를 들어 상수 계수에 의한 차이를 곱함으로써 적합한 Freq_set 값으로 변환된다. 또 다른 실시예에서, 대안적으로, 상기 차이의 오른쪽 이동은 곱셈 대신에 사용된다. 상기 Freq_set 값들 그리고 현재 Freq_val 는 612에서 다음 비교 구간동안 DTO(519)의 입력을 공급하는 새로운 freq_val로 변환된다. 실시예에 따라, 상기 새로운 Freq_val은 이전의 Freq_val 및 Freq_set 값의 합이 된다. 상기 응용에 따라, 상기 DTO 출력 신호는 614에서 외부 시스템 이용을 위한 적합한 신호로 조절된다. 일부 실시예에서, 스텝(614)은 DTO 출력 신호가 다른 시스템 성분에 의해 직접적으로 사용되는 것과 같이 선택적이다. 다양한 환경에서 이해하여야 하는 것은, 다양한 스텝들의 차원이 변화되고, 일부 스텝들은 제거되며, 다른 것들이 부가된다는 점이다.
당해 발명에 따른 디지털 주파수 변환을 획득하기 위한 일반적 방법을 설명하기 위해, 당해 발명의 또 다른 실시예에 따른 보다 상세한 DDS 서보 시스템이 도 7의 블락 다이어그램을 통해 설명된다. 도면에 도시된 상기 DDS 서보 주파수 변환 시스템은 도 5에 도시된 DDS 시스템과 위상 누산기 그리고 DTO 블락의 일부 구현의 상세점이 도시된 점을 제외하고 동일하다. 이러한 차이점들 및 당해 발명의 다른 구현의 상세점이 도 7의 내용에서 여기에 상세히 설명될 것이다. 위상 누산기(703)는 덧셈기(704) 및 레지스터(706)를 포함한다. 상기 위상 누산기(703)의 Phase_target 입력 값은 비교 주기 마다 DCLK 주기의 수를 결정하는 특정 모드를 위한 상수 값이고 그리고 축적된 DCLK 주기(예, 정수 부분) 그리고 현재 주기(예, 분수 부분)에서 DCLK 위상의 수를 포함한다. 덧셈기(704)의 출력값은 일정 주파수 기준 클락, RCLKM의 모서리에서 Ref 신호에 따라 레지스터(706)로 동시에 공급된다. 즉, 레지스터(706)는 DCLK의 위상을 축적하고, 서보 시스템이 획득하기 위해 상기 위상의 정수 및 분수 부분을 포함한다. DTO(711)는 분수 및 정수 부분 DTO_frac 및 DTO_int를 각각 지닌다. 상기 정수 부분, DTO_int 는 카운터(716)에 의해 축적되는 것과 같이, 상기 DTO 출력에서 발생되어온 DTO 주기의 전체 숫자이다. DRO(711)의 상기 분수 부분, DRO_frac는 덧셈기(702) 및 레지스터(714)를 포함하고 그리고 그것은 현재 DTO 출력 주기의 위상을 결정한다. 올림이 주기의 끝에서 덧셈기(712)에 의해 발생할 때, 카운터(716)는 일씩 증가하고, 그에 따라 DTO(711)의 정수 부분을 발생시킨다. 레지스터(714)의 출력은 상기 출력 모듈(720)의 입력을 공급하는 층계형 신호(718)(DTO_frac)이다. 상기 신호 Phase_current 는 DTO_int 및 DTO_frac의 연관성에 의해 형성되고 그리고 서보 과정의 시작으로부터 DTO 출력 신호 내의 실제 위상 변화를 결정한다. 출력 모듈(720)은 DTO_frac 상의 어떠한 원하는 신호 조건 작동이라도 구현하며, 그리고 특정 응용에 의존한다.
당해 발명의 또 다른 실시예의 구현 측면이 보다 상세히 아래에 설명될 것이다. Phase_target 제어 입력과 함께 시작함으로서, 서보 시스템이 획득하기 위한 비교 주기 TCMP마다 타겟 DCLK 위상 변화이다. Phase_target의 값이 아래의 방정식(5)에 도시된 것과 같이 TCMP와 TDCLK의 비율에 의해 결정된다.
Phase_target =TCMP / TDCLK (5)
따라서 현재 실시예의 주파수 컨버터를 위한 특정 타겟 DCLK 주파수를 획득하기 위해, 상기 시스템 디자이너는 소스 클락 분배기(702)내의 적합한 SDIV 를 선택하고, 그리고 방정식(5)에서 위에서 계산된 Phase_target 을 입력한다. 상기 DTO 출력은 서보 과정의 시작에서 전체 위상 변화의 부분의 상기 위산 누산기와 같아지도록 초기화 한다. 주의할 것은 누산기 레지스터(706)의 정수 부분에서 다수의 비 트들은 Target_val 및 Phase_current 간의 차이를 정확하게 분해하기 위해 검출기(708)를 위해 충분해야만 한다. 검출기(708)는 Target_val 및 각 비교 주기의 끝에서 위상 전류를 비교하고 그리고 상기 DDS 서보 루프의 앞쪽으로-공급하는 경로로 대응하는 Freq_set 값을 계산한다.
알려진 위상 제어 서보 루프와는 달리, 검출기로의 피드백 입력 그리고 합성된 출력 신호(718) 간의 피드백 경로에서 어떠한 피드백 분할기도 없다. 대신 당해 발명은 DTO(711)에 의해 동시에 제공되는 높은-해상도 정도, 위상_전류를 검출기(708)로 다시 공급한다. Phase_current 신호의 샘플링 해상도는 DCLK 구간의 작은 분수이며, 정확한 주기-대-주기 위상 에러 값을 계산하기에 충분하다. DTO(711)의 최소 의미 비트에 대응하는 Phase_target 신호에 작은 결정적 에러가 있다. 이 라운딩 에러는 최대 주파수 세팅 정확성 Phase_target을 결정한다. 상기 정확성이 특정 응용에 충분한 경우, 어떠한 부가적 입력도 보상을 위해 위상 누산기(703)에서 요구되지 않는다. 그러나 상기 정확성이 불충분한 경우, 위상 누산기(703)로의 Phase_correct 입력(도시 안 됨)은 이 해상도 에러를 보상하기 위해 제공된다. 상기 수정은 다수의 비교 주기마다 한 구간동안 이루어진다. 예를 들어, 프레임의 끝 이후 또는 방정식 (1) 및(2)에 따른 N 개의 프레임의 끝 이후이다.
앞쪽으로-공급하는 루프 경로를 위한 제어 변수를 발생하기 위해, 검출기(703)는 상기 DTO 출력 위상 변화 그리고 위상 누산기에 의한 이상 위상 변화 세트간의 차이를 결정하고 그리고 이상적 Target_val 위상과 DTO 출력 위상이 동일하게 되도록 요구되는 Freq_set 수정 값을 계산한다. 비례적 서보 시스템의 예로서, Freq_set 는 상수에 의해 위상 차이를 곱함으로써 계산될 수 있다.
상기 Freq_set 제어 변수들은 각 비교 주기, TCMP 이후에 다시 계산되며, 그리고 다음 비교 주기의 끝까지 상수로 유지된다. 이해되어야 하는 것은 더 긴 TCMP는 제어 루프의 응답 시간을 증가시킬 수 있다. 검출기(708)는 Phase_current 피드백 신호로부터 순간적인, 높은-해상도 위상 정보, 루프 안정성을 수신하나, Freq_val이 즉시 계산되는 것과 같이 TCMP의 구간에 상당히 의존적이지는 않다. 게다가, 주의할 것은 Phase_target 및 TCMP의 값은 원하는 출력 주파수를 유지하는 동안 넓은 범위에 대하여, 방정식(5)에 주어진 바와 같이 적합하게 변화될 수 있다.
당해 발명에서, DDS 서보 루프의 앞쪽으로 공급 경로는 주파수 값 발생기(710) 및 DTO(711)를 포함한다. 검출기(708)는 주파수 값 발생기(710)로 Freq_set 변수들을 출력하고, 이는 DCLK의 원하는 출력 주파수를 발생하기 위해 DTO(711)에 의해 요구되는 Freq_val값을 계산한다. 알려진 분할-시간 오실레이터와는 달리, 상기 DTO(711)는 일반적인 분할 출력 신호 DTO_FRAC외에 부가적 정수 부분을 포함하고, 이는 신호 조건을 위해 알려진 출력 모듈(720)의 입력으로 공급한다. 실시예에 따라, 이진 클락 신호로 출력 신호 DTO_frac를 변환하기 위해, 출력 모듈(720)은 룩업 테이블 및 입력 단계로서 디지털-아날로그 컨버터(DAC), 그리고 도 3에 도시된 것과 같은 출력 단계로서 슈미트 트리거 된 로우 패스 필터를 지닐 수 있다. DTO(711), DTO_int의 정수 부분은 분수 부분 DTO_frac와 함께 취해지고 DTO 의 현재 위상, Phase_current를 나타내며 상기 서보 과정의 시작으로부터 DTO 출력 신호의 전체 위상 변화를 나타낸다. DTO(711)의 정수 부분에서 다수의 비트들은 Target_val 및 Phase_current 간의 차이를 정확히 결정하기에 충분하여야만 한다.
도 5 에 도시된 다양한 DDS 서보 시스템 블락들은 특정 응용에 가장 잘 어울리는 많은 다양한 방법에서 실현될 수 있다는 점을 이해하여야만 한다. 컴퓨터 디스플레이 모니터 내의 주파수 변환 쪽으로 향하는 실시예가 도 8에서 설명되었다. 이 실시예는 특정 하드웨어 성분과 함께 구현되어온 일부 시스템 블락과 ref_frame 그리고 Phase_correct 와 같은 위상 누산기로 부가적 입력이 있다는 점을 제외하고는 이전의 실시예와 동일하다.
당해 발명의 컴퓨터 모니터 실시예에서, 위상 누산기(803)는 두 개의 입력 기준 신호를 수신한다. 도 6에서 REF와 동일한 Ref_line 그리고 m 개의 프레임의 끝을 나타내는 Ref_frame 이다. 그곳에서 m 은 정수이다. 상기 위상 누산기는 덧셈기(804), 멀티플렉서(806), 덧셈기(808) 그리고 레지스터(810)를 포함한다. 상기 새로운 Target_val 는 RCLK 가 일정한 주파수를 지니는 곳에서 Ref_line 신호가 비교 주기의 끝에서 액티브일 대 발생하는 기준 클락 RCLK의 모서리에서 레지스터(810) 내에 저장된다. 상기 Ref_line 신호는 하나의 RCLK 구간동안 액티브이다. 상기 Ref_frame 신호가 액티브인 경우, Phase_target 및 Phase_correct의 합은 덧셈기(808)의 입력에서 존재한다. 다른 비교 구간에서 Phase_target는 멀티플렉서(806)를 통해 덧셈기(808)의 입력으로 패스된다. 검출기(811)는 Target_val 및 피드백 신호 Phase_current 간의 차이(diff)를 계산하는 뺄셈기를 포함한다. 두 개의 곱셈기(814,816)가 검출기 출력 값 : Freq_set1 및 Freq_set2 를 계산하기 위해 검출기(811) 내에서 사용된다. 계수 K1 및 K2 는 현재 모드에서 상수이다. 단순한 오른쪽 이동기가 다른 실시예에서 곱셈기 대신에 사용된다. 이러한 계수들은 예를 들어, 서보 시스템의 퀄리티와 이동 처리(예, 시스템 응답 속도)의 속도를 결정하기 위해 조정될 수 있다.
멀티플렉서(818)는 비교 주기의 끝에서 발생하는 RCLK 주기 동안 다음 블락으로 Freq_set1을 패스한다. 주파수 값 발생기(819)는 덧셈기(820), 레지스터(822), 덧셈기(824), 그리고 출력 레지스터(826)를 포함한다. 각 비교 구간동안, 레지스터(822) 내의 값은 Freq_set1에 의해 변화된다. 서보 시스템의 안정 상태에서, 레지스터(822) 내의 값은 실질적으로 DTO(827)의 입력에서 Freq_val과 동일하며, 이는 Phase_target에 대응하는 DTO 출력 주파수를 획득하기 위해 요구된다. 레지스터(826)는 검출기(811)로부터 Freq_set2 그리고 레지스터(822) 내의 값의 Freq_val, 합을 저장한다. 주의할 것은 덧셈기(824) 및 레지스터(826)는 모두 선택적이라는 점이다. 그들은 이동 과정이 빠르고 안전하도록 만들기 위해 포함된다. 따라서 이러한 특징을 요구하지 않는 응용에서는 제거된다.
DTO(827)는 덧셈기(828), 레지스터(830) 그리고 카운터(832)로 구성된다. 덧셈기(828) 및 레지스터(830)는 DTO 출력의 분수 부분을 표시한다. 상기 레지스터(830)의 출력은 출력 모듈(834)로의 입력으로서 사용되는 층계형 n-비트 신호 DTO_frac이다. 카운터(832)는 DTO 출력의 정수 부분을 표현한다. 그것은 상기 덧셈기(828)로부터 올림 신호에 의해 증가된다. 상기 카운터(832)의 연관 출력 및 레지 스터(830) 출력은 Phase_current 를 형성하고 검출기(811)의 입력으로 다시 공급된다. 상기 Phase_current 피드백 신호는 서보 프로세스의 시작으로부터 DTO 출력 신호 내의 전체 위상 변화를 표현한다.
주의할 것은 도 8에서 상기 서브시스템은 어떠한 초기상태로부터로도 정확히 작동할 수 있으나 이동 과정의 동안 레지스터(810) 내의 Target_val의 정수 부분과 카운터(832)내의 DTO 정수 부분은 새로운 비교 주기의 시작 이후 영으로 세트되는 경우에 상당히 감소될 수 있다. 결과적으로, 뺄셈기(812)의 출력은 마지막 비교주기로부터 이상적 DTO 위상 변화와 실제적 DTO 위상 변화 간의 차이를 나타낸다. 상기 위상 차이를 계산하기 위한 다른 접근들은 당해 발명의 영역 내에서 고찰될 수 있으며 당업자에게 명백할 것이다. 일부 기본적 시스템 변수들은 여기서 실시예에 의해 계산될 것이다. 계산을 간단히 하기 위해 SDIV 가 Shtotal 과 동일하도록 선택하는 것이 바람직하다. 그러나 어떠한 적합한 값이라도 작동할 것이다. SDIV가 Shtotal 과 동일하게 그리고 상기 DCLK 주파수가 상기 DTO 출력 주파수와 동일하게 세트되는 경우, Phase_target 은 아래의 방정식(6)에 의해 결정될 수 있다.
Figure 112004042132235-pct00004
도 8에서 검출기(811)는 비교 주기의 끝에서 상기 Target_val 및 Phase_current 값 간의 차이에 기초한 적합한 Freq_set1 및 Freq_set2를 계산한다. Freq_set1을 계산하기 위한 일반적 공식이 아래의 방정식(7)에 의해 주어진다.
Freq_set1 = K1 *dPh (7)
그곳에서 dPh 는 원하는 위상 변화와 비교 주기의 끝에서 위상 전류 간의 차이이고, K1 은 서보 시스템의 특정 모드를 위한 상수이다. Freq_set2를 계산하기 위한 유사한 공식이 아래에 방정식(8)에 의해 주어진다.
Freq_set2 = K2 *dPh (8)
공지 기술을 경험하는 디자이너들은 계수 K1, K2 를 위한 적합한 값들을 이미 결정할 수 있다. 그러나 적합한 상태로의 확고한 수렴을 위해, K1 과 K2 는 아래의 방정식(9)에 의해 주어지는 최대 값 Kmax 아래로 선택되는 것이 바람직하다.
Figure 112004042132235-pct00005
그곳에서 TRCLK 는 기준 클락 주기이고, 그리고 TCMP는 도 8의 두 개의 연속적인 Ref_line 신호들 간의 비교 주기-시간의 구간이다. 계수 K1, K2의 값들은 다음의 방정식(10) 및(11)에 의해 도시되는 것과 같이 계산될 수 있다.
Figure 112004042132235-pct00006
그곳에서 n1<1, n2<1 이다. 더 작은 계수 n1, n2 는, 더 긴 것은 소스 SCLK 주기 내의 지터로의 응답시간이다.
현재 주파수 컨버터를 디자인함에 있어 초기 조건은 주어진 비교 주기 및 목적지 프레임 동안 출원인이 허용할 수 있는 위상 에러를 결정하는 것이다. 당해 발 명에 있어 위상 에러에 영향을 미치는 하나의 결정적인 요소는 DTO(예, 덧셈기(828) 및 레지스터(830)) 비트의 수 , n, 이다. 동일한 비트의 수가 위상 누산기(예, 레지스터(810)) 및 주파수 값 발생기(Freq_val)의 출력에서 사용된다. Phase_target의 분수 부분 내의 동일한 비트 수를 지니는 것이 위상 누산기의 입력으로서 바람직하다.
DTO 디자인과 관련한 측면은 아래에서 보다 상세히 설명될 것이다. 위에서 설명된 것과 같이, DTO 출력의 정수 부분은 숫자 DTO 주기의 숫자를 카운트 하고 그리고 분수 부분은 상기 DTO의 최소 의미 있는 비트에 대응하는 분적된 정확성을 지닌 상기 DTO 출력의 현재 위상을 분해한다. 따라서 최대 위상 에러는 DTO 비트의 숫자, n을 적합하게 선택함으로써 디자인 될 수 있으며, 이는 아래의 방정식(12)에 의해 결정될 수 있다.
Figure 112004042132235-pct00007
그곳에서, 1<Freq_val<MODULO 그리고 MODULO=2n
Freq_val의 최소 의미 비트가 변화하는 경우, 상기 변화(dTDCLK)에 따른 DCLK 주기마다 에러는 아래의 방정식(13)에 의해 결정된다.
Figure 112004042132235-pct00008
Tcmp가 비교 주기의 구간이고, dTcmp는 dTDCLK 에 대응하는 비교주기, 그리고 dNcmp는 dTcmp에 대응하는 DCLK 주기의 숫자라고 가정하면, dNcmp 는 아래의 방정 식에 의해 보이는 것과 같이 계산된다.
Figure 112004042132235-pct00009
예를 들어, 상기 비교 주기가 100*10**6ps 이고 TRCLK 가 4000ps 인 경우,
dNcmp = 25,000/2n
따라서 분수 부분에서 DTO 비트의 숫자는 n=20이고, 이것은 비교 주기마다 DCLK 주기에서 0.025 에러로 변환된다. m 소스 프레임들 간의 상기 DTO 출력(Ph_frm_ideal)내의 이상적 위상 변화는 아래의 방정식(15)에 보이는 것과 같이 위상 누산기 내에서 결정된다.
Ph_frm_ideal = Phase_target * m * SvTOTAL (15)
그곳에서 Phase_target는 방정식(6)에 의해 결정된다.
Phase_target의 분수 부분이 n 비트를 지니는 경우, 최소 의미 비트의 변화는 아래의 방정식(16)에 의해 결정되는 에러 dPh_frm_ideal 를 제공한다.
dPh_task =(m*SvTOTAL )/ 2n (16)
실시예에 따라, 변수들이 m=31, SvTOTAL=2000, 그리고 n=20과 같이 선택되는 경우, dPh_task는 DCLK 주기의 0.06과 같게 된다. 위상 누산기(803)의 입력에서 Phase_correct 값은 Phase_target의 라운딩에 따른 에러를 배제하기 위해 사용된다.
도 9 는 당해 발명을 구현하기 위해 사용되는 컴퓨터 시스템(900)을 도시한 다. 당업자에게 알려진 바와 같이, RAM이 데이터를 전송하기 위해 특별히 사용되고 양-방향으로 지시하는 동안, ROM 은 데이터를 전송하기 위한 역할을 하고 CPU(902)로 단방향 지시를 한다. CPU(902)는 일반적으로 다수의 프로세서들을 포함한다. 양 일차 저장 장치(904, 906)는 적합한 컴퓨터-판독형 매체를 포함한다. 제 2 저장장치 (908)는, 이는 특히 대량 메모리 장치이다, 또한 CPU(902)에 양-방향으로 결합되고 그리고 부가적 데이터 저장 용량을 제공한다. 상기 대량 메모리 장치(908)는 컴퓨터 코드, 데이터 등을 포함하는 프로그램을 저장하기 위해 사용하는 컴퓨터-판독형 장치이다. 특히, 대용량 메모리 장치(908)는 일차 저장 장치(904,906)보다 일반적으로 더 느린 하드 디스크 또는 테이프와 같은 저장 매체이다. 대량 메모리 저장 장치(908)는 마그네틱 또는 페이퍼 테이프 판독기 또는 몇몇의 다른 알려진 장치의 형태를 취한다. 상기 대용량 메모리 장치(908) 이내에 보유되는 정보는, 적합한 경우, 가상 메모리로서 RAM(906)의 부분으로서 표준 유형 내에 통합된다. CD-ROM과 같은 특정 일차 저장 장치(904)는 또한 CPU(902)로 단-방향으로 데이터를 패스한다.
CPU(902)는 또한 비디오 모니터, 트랙 볼, 마우스, 키보드, 마이크로폰, 터치-민감형 디스플레이, 변환 카드 판독기, 마그네틱 또는 페이퍼 테이프 리더, 타블렛, 스타일러스, 음성 또는 핸드라이팅 인식기, 또는 다른 컴퓨터와 같은 잘 알려진 입력 장치와 같은 장치들을 포함하며, 다만 이에 제한되는 것은 아니다. 마지막으로, CPU(902)는 선택적으로, 예를 들어 912에서 인터넷과 같은 컴퓨터 또는 원격 통신 네트워크에 결합되며, 912에서 일반적으로 도시되는 네트워크 연결을 이용 한다. 그러한 네트워크 연결에서, 상기 CPU(912)가 네트워크로부터 정보를 수신하는 것을 고려하거나 또는 위에서 설명된 방법 스텝들을 수행하는 코스로서 네트워크로 정보를 출력한다. 그러한 정보는, 종종 CPU(902)를 이용하여 실행되어야 하는 일련의 명령으로서 표현되는, 예를 들어 캐리어 파형에서 구체화되는 컴퓨터 데이터 신호의 형태에서 네트워크로부터 수신되며 네트워크로 출력된다. 위에서-설명한 장치 및 물질들 컴퓨터 하드웨어 및 소프트웨어 당업자에게 명백할 것이다.
당해 발명의 일부 실시예가 상세히 설명되었음에도 불구하고, 당해 발명은 당해 발명의 기술적 사상 및 영역으로부터 분리됨 없이 많은 특정 형태로 구체화 될 수 있음이 명백하다. 특히, 상기 서보 시스템은 설명된 서보 루핑 구조를 변화시키지 않는 다른 입력 변수들을 지닌다. 또한, 설명된 실시예에서 도시된 Phase_correct와 같은 일부 입력들은 설명된 서보 루핑 구조를 실질적으로 변화시키지 않는 동안 당해 발명의 일부 실시예에 의해 포함되지 않는다. 유사하게, 다른 실시예들은 위상 누산기로의 입력으로서 다수의 Ref 입력을 지닌다. 부가적으로, Phase_current 피드백 입력 정보는 하나 이상의 입력으로 분리되고, 가능하게는 정수 그리고 분수 카운팅 유닛을 분리하는 것에 따른다. 그것에 의해 상기 서보 시스템은 설명된 실시예와 같이 피드백 정보를 분리하는 것을 허용하고 이용하기 위해 구현된다. 게다가, 설명된 실시예들이, 검출기와 분리된 주파수 값 발생기를 지니기 위해 도시되며, 검출기가 DTO의 입력으로 적합한 DTO 주파수 값을 직접적으로 출력할 수 있다는 것을 생각할 수 있다.

Claims (22)

  1. 디지털 주파수 변환을 위한 장치에 있어서, 상기 장치는
    - 다수의 입력 신호에 기초한 제 1 주파수 세팅 신호를 출력하기 위해 구현된 디지털 위상 검출기 유닛으로서, 상기 다수의 입력 신호들은 제 1 주파수와, 현재 위상 피드백 신호와, 타겟 위상 신호를 지니는 제 1 기준 신호를 포함하는 상기 디지털 위상 검출기 유닛,
    - 상기 위상 검출기 유닛에 결합된 디지털 타겟 위상 누산기 유닛으로서, 이 때 상기 디지털 타켓 위상 누산기 유닛은 제 2 기준 신호와, 타겟 위상 입력 값과, 위상 수정 입력 값을 포함하는 다수의 입력 신호에 기초하여, 타겟 위상 신호를 출력하도록 구성되며, 이때, 상기 위상 수정 입력 값이 타겟 위상 입력 값으로 더해져서 타겟 위상 입력 값의 라운딩(rounding)으로 인한 에러가 배제되는 상기 디지털 타겟 위상 누산기 유닛,
    - 상기 위상 검출기 유닛에 결합된 디지털 주파수 값 발생기로서, 이 때 상기 디지털 주파수 값 발생기 유닛은 상기 제 1 주파수 세팅 신호를 수신하고 그리고 주파수 값 신호를 출력하기 위해 구현되는 상기 디지털 주파수 값 발생기, 그리고,
    - 상기 주파수 값 발생기 유닛에 결합된 디지털 오실레이터 유닛으로서, 이 때 상기 오실레이터 유닛은 주파수 값 신호를 수신하기 위해 구현되며, 상기 디지털 오실레이터 유닛은 또한 상기 위상 검출기 유닛의 현재 위상 피드백 입력으로 다시 직접적으로 공급되는 제 2 주파수에서 디지털 출력 신호를 지니기 위해 구현되는 상기 디지털 오실레이터 유닛
    을 포함하는 것을 특징으로 하는 디지털 주파수 변환을 위한 장치.
  2. 제 1 항에 있어서, 상기 장치는 또한
    상기 오실레이터 유닛에 결합된 출력 모듈로서, 이 때 상기 출력 모듈은 상기 오실레이터 유닛의 디지털 출력 신호를 수신하기 위해 구현되고, 상기 출력 모듈은 상기 디지털 출력 신호를 수정하고 그리고 수정된 출력 신호를 출력하기 위해 구현되는 상기 오실레이터 유닛에 출력 모듈을 포함하는 것을 특징으로 하는 디지털 주파수 변환을 위한 장치.
  3. 제 1 항에 있어서, 이 때 상기 현재 위상 피드백 신호는 상기 디지털 출력 신호의 정수 및 분수 위상 정보 모두를 포함하는 것을 특징으로 하는 디지털 주파수 변환을 위한 장치.
  4. 제 1 항에 있어서, 상기 제 1 주파수 세팅 신호는 상기 현재 위상 피드백 신호 및 상기 타겟 위상 신호 간의 차이에 비례하는 것을 특징으로 하는 디지털 주파수 변환을 위한 장치.
  5. 제 1 항에 있어서, 상기 위상 검출기 유닛은 또한 상기 현재 위상 피드백 신호 및 상기 타겟 위상 신호 간의 차이에 비례하는 제 2 주파수 세팅 신호를 지니도록 구현되는 것을 특징으로 하는 디지털 주파수 변환을 위한 장치.
  6. 제 1 항에 있어서, 이 때 상기 위상 검출기 유닛은 추가적으로, 제어 신호로서 상기 제 1 기준 신호를 그리고 제 1 입력으로서 상기 제 1 주파수 세팅을 수신하기 위해 구현되는 멀티플렉서 유닛을 포함하고, 상기 멀티플렉서 유닛은 추가적으로 상기 제어 신호의 상태에 기초한 상기 제 1 입력을 출력하는 출력과 함께 구현되며, 이 때 상기 멀티플렉서 출력은 추가적 계산을 위해 상기 주파수 값 발생기에 의해 사용되는 것을 특징으로 하는 디지털 주파수 변환을 위한 장치.
  7. 제 1 항에 있어서, 이 때 상기 제 1 기준 신호는 제 3 주파수를 지닌 입력 신호를 수신하는 주파수 분할기 유닛에 의해 발생되는 것을 특징으로 하는 디지털 주파수 변환을 위한 장치.
  8. 삭제
  9. 제 1 항에 있어서, 상기 타겟 위상 누산기 유닛으로의 상기 제 2 기준 신호 입력은 상기 위상 검출기 유닛으로 상기 제 1 기준 신호 입력과 동일한 위상을 지니지 않는 것을 특징으로 하는 디지털 주파수 변환을 위한 장치.
  10. 제 1 항에 있어서, 상기 타겟 위상 누산기 유닛은 추가적으로 제어 신호로서 상기 제 2 기준 신호를 수신하기 위해 구현되는 멀티플렉서 유닛, 제 1 입력으로서 상기 타겟 위상 입력, 그리고 제 2 입력으로서 상기 위상 수정 입력 값에서 추출된 정보를 포함하고, 상기 멀티플렉서 유닛은 추가적으로 상기 제어 신호의 상태에 기초한 상기 제 1 그리고 제 2 입력 중의 하나를 선택하기 위해 구현되며, 이 때 상기 선택된 입력 신호는 추가적 계산을 위해 상기 타겟 위상 누산기 유닛에 의해 사용되는 것을 특징으로 하는 디지털 주파수 변환을 위한 장치.
  11. 모든-디지털 주파수 변환 장치에서의 주파수 변환의 방법에 있어서, 상기 방법은
    (a) 제 1 비교 주기를 결정하고, 이 때 상기 제 1 비교 주기는 제 1 주파수를 지닌 제 1 기준 신호에 기초하는 단계,
    (b) 제 2 기준 신호와, 타겟 위상 입력 값과, 위상 수정 입력 값을 포함하는 다수의 입력을 기초로 하여, 타겟 위상 값을 계산하는 단계로서, 이때, 상기 위상 수정 입력 값은 타겟 위상 입력 값으로 더해져서 상기 타겟 위상 입력 값의 라운딩(rounding)으로 인한 에러가 배제되는 단계,
    (c) 현재 위상 피드백 값과 타겟 위상 값 간의 차이를 기초로 하여, 제 1 주파수 세팅 변수를 계산하는 단계로서, 이때 상기 현재 위상 피드백 값은 정수 및 분수 위상 정보를 포함하는 단계,
    (d) 디지털 오실레이터에 의해 사용되기에 적합한 주파수 값을 계산하며, 이 때 상기 제 1 주파수 세팅 변수를 이용하는 주파수 값을 계산하는 단계, 그리고,
    (e) 제 2 주파수에서의 디지털 출력을 생성하기 위해, 상기 주파수 값을 지닌 상기 디지털 오실레이터를 업데이트하는 단계로서, 이때, 상기 제 2 주파수에서의 디지털 출력은 단계(c)에서의 현재 위상 피드백 값으로서 직접 피드백되는 단계
    를 포함하는 것을 특징으로 하는 상기 주파수 변환의 방법.
  12. 제 11 항에 있어서, 이 때 (b) 및 (c) 단계에서 계산은 상기 제 1 비교 주기 동안에 발생하는 것을 특징으로 하는 상기 주파수 변환의 방법.
  13. 제 11 항에 있어서, 이 때 (b) 단계에서 상기 타겟 위상 값은 제 2 비교 주기 동안에 발생하고, 이 때 상기 제 2 비교 주기는 제 2 기준 신호에 기초하는 것을 특징으로 하는 상기 주파수 변환의 방법.
  14. 삭제
  15. 제 11 항에 있어서, 상기 방법은 추가적으로 현재 위상 값 및 타겟 위상 값 간의 차이에 비례하는 제 2 주파수 세팅 변수를 계산하는 단계를 포함하는 것을 특징으로 하는 상기 주파수 변환의 방법.
  16. 제 15 항에 있어서, 이 때 (d) 단계에 있어 주파수 값을 계산하는 것은 추가적으로 상기 제 2 주파수 세팅 변수를 이용하는 것을 포함하는 것을 특징으로 하는 상기 주파수 변환의 방법.
  17. 제 11 항에 있어서, 이 때 상기 제 1 주파수 세팅 변수는 상기 현재 위상 값 및 상기 타겟 위상 값 간의 차이에 비례하는 것을 특징으로 하는 상기 주파수 변환의 방법.
  18. 제 11 항에 있어서, 이 때 상기 제 1 주파수 세팅 변수의 값은 상기 제 1 비교 주기 밖에서 영인 것을 특징으로 하는 상기 주파수 변환의 방법.
  19. 제 11 항에 있어서, 이 때 상기 방법은 추가적으로 조절된 출력 신호를 생산하기 위해 상기 출력 신호를 조절하는 단계를 포함하는 것을 특징으로 하는 상기 주파수 변환의 방법.
  20. 디지털 주파수 변환을 위한 시스템에 있어서, 상기 시스템은
    - 제 1 비교 주기를 결정하기 위해 배열된 프로세서로서, 이 때 상기 제 1 비교 주기는 제 1 주파수를 지닌 제 1 기준 신호에 기초하는 프로세서,
    - 제 2 기준 신호와, 타겟 위상 입력 값과, 위상 수정 입력 값을 포함하는 다수의 입력을 기초로 하여, 타겟 위상 값을 계산하도록 배열되는 프로세서로서, 이때, 상기 위상 수정 입력 값은 상기 타겟 위상 입력 값으로 더해져서 상기 타겟 위상 입력 값의 라운딩(rounding)으로 인한 에러를 배제하는 상기 프로세서,
    - 현재 위상 피드백 값 및 타겟 위상 값 간의 차이에 기초한 제 1 주파수 세팅 변수를 계산하기 위해 배열된 프로세서로서, 이 때 상기 현재 위상 피드백 값은 정수 및 분수 위상 정보를 포함하는 상기 프로세서,
    - 디지털 오실레이터에 의해 사용되기에 적합한 주파수 값을 계산하기 위해 배열된 프로세서로서, 이 때 상기 주파수 값을 계산하는 것은 상기 제 1 주파수 세팅 변수를 이용하는 상기 프로세서, 그리고,
    - 상기 디지털 프로세서가 제 2 주파수에서 디지털 출력을 생성하도록, 상기 주파수 값을 지닌 상기 디지털 오실레이터를 업데이트하기 위해 배열된 프로세서로서, 이때, 제 2 주파수에서의 디지털 출력은 현재 위상 피드백 값으로서 직접 피드백되는 상기 프로세서
    를 포함하는 것을 특징으로 하는 디지털 주파수 변환을 위한 시스템.
  21. 삭제
  22. 삭제
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