DE4008781C2 - Phasenregelschleife mit Phasenschlupfsteuerung - Google Patents

Phasenregelschleife mit Phasenschlupfsteuerung

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Description

Die Erfindung geht aus von einer Phasenregelschleife mit Phasenschlupfsteuerung nach dem Oberbegriff des Anspruchs 1 (identisch dem Oberbegriff der Ansprüche 2 und 3).
Derartige Phasenregelschleifen (auch PLL-Schaltungen genannt) werden als hochgenaue frequenzgeregelte Oszillatoren in nachrichtentechnischen Anlagen und dergleichen eingesetzt.
Eine bekannte Phasenregelschleife (US-A 41 79 670) der obenangegebenen Art besitzt einen spannungsgesteuerten Oszillator (VCO), einen Phasenvergleicher, ein Tiefpaßfilter (TPF) und einen programmierbaren Frequenzteiler, der einen zwei Teilungsverhältnisse aufweisenden Vorteiler vom Impulsrest-Typ, einen Restzähler (swallow counter) und einen Hauptzähler aufweist. Außerdem enthält die Phasenregelschleife einen aus einem Addierer, einem Speicher und einem D/A-Umsetzer bestehenden Sägezahngenerator zum Teilen durch ein veränderliches Teilungsverhältnis (n+q) (q ist eine von 0 verschiedene natürliche Zahl) innerhalb jeder Zeitspanne T und zum Erzeugen einer Sägezahnwelle mit einer Periode T. Das Ausgangssignal des Sägezahngenerators wird von dem Tiefpaßfilter addiert oder substrahiert, damit eine Phasenschlupf-Wellenform des Ausgangssignal des Phasenvergleichers ausgelöscht wird.
Bei dem oben erläuterten Aufbau kann keine Welligkeit in einer Steuerspannung entstehen, die an eine Kapazitätsdiode des VCO gelegt wird, so daß der VCO ein Ausgangssignal mit hohem Rauschabstand (S/N) zu erzeugen vermag.
Wenn in dem programmierbaren Frequenzteiler der zwei Teilungsverhältnisse aufweisende Vorteiler Teilungsverhältnisse von 2M und 2M + 1 aufweist, zählt der Restzähler m Impulse entsprechend einer Voreinstellzahl m, und der Hauptzähler teilt die Eingangsfrequenz entsprechend einer voreingestellten Zahl n durch n.
Während der Zeitspanne des m-Zählens, in der n-Impulse vom Hauptzähler gezählt werden, teilt der zwei Teilungsverhältnisse aufweisende Vorteiler die Eingangsfrequenz durch 2M + 1, und während der übrigen (n-m)-Zählzeitspanne teilt der Vorteiler die Eingangsfrequenz durch 2M.
Das Gesamt-Teilungsverhältnis q des programmierbaren Frequenzteilers ist durch folgende Beziehung gegeben:
q = m × (2M + 1) + (n - m) × 2M
= m + 2M × n (1)
Diese Phasenschlupfsteuer-PLL kann eine Schwingungsfrequenz mit hoher Genauigkeit steuern, ist jedoch im Aufbau relativ komplex.
Die voreingestellte Zahl m schwankt zwischen 0 und 2M-1, um ein an das Tiefpaßfilter zum Auslöschen der Phasenschlupfwellenform zu legendes Signal zu erzeugen. Aufgrund dieser Tatsache wird der D/A-Umsetzer verwendet.
Allerdings besitzt der D/A-Umsetzer einen Umsetzungsbereich, der auf eine Impulszählung beschränkt ist, die von 0 bis n-2M reicht, so daß er keine Mehrfach-Frequenzausgabefähigkeit besitzt.
Es ist Aufgabe der Erfindung, eine Phasenregelschleife anzugeben, die ein hochfrequentes Schwingungssignal, dessen Schwingungsfrequenz mit hoher Genauigkeit geregelt ist, in aufeinanderfolgenden Intervallen bereitzustellen vermag und dabei ein relativ einfachen Schaltungsbau aufweist.
Diese Aufgabe wird durch die in den Ansprüchen 1, 2 und 3 angegebene Erfindung gelöst.
Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert. Es zeigen:
Fig. 1 ein Blockdiagramm einer Ausführungsform einer erfindungsgemäßen Phasenregelschleife mit Phasenschlupfsteuerung (im folgenden auch: Phasenschlupfsteuer-PLL);
Fig. 2 ein Blockdiagramm einer weiteren Ausführungsform der erfindungsgemäßen Phasenschlupfsteuer-PLL; und
Fig. 3 ein Blockdiagramm einer weiteren programmierbaren Frequenzteilereinheit zur Verwendung in der Phasenschlupfsteuer-PLL nach Fig. 2.
Fig. 1 zeigt eine Phasenregelschleife Phasenschlupfsteuer-PLL nach einer Ausführungsform der Erfindung. Die Phasenschlupfsteuer-PLL nach Fig. 1 besitzt einen Referenz-Oszillator/Teiler 12, einen Quarzschwinger 12x, einen Phasenvergleicher 14, ein Tiefpaßfilter 16, einen spannungsgesteuerten Oszillator (VCO) 18 und einen programmierbaren Frequenzteiler 22.
Wenn der VCO 18 im eingefangenen Zustand und verrastet ist, liefert er ein Ausgangssignal FO.
Ein Referenz-Frequenzsignal wird von dem Referenz- Oszillator/Teiler 12 erzeugt, und dieses Signal FR wird an den Phasenvergleicher 14 gelegt.
Ein in der Frequenz zu teilendes Signal FC wird von dem VCO 18 an den programmierbaren Frequenzteiler 22 gegeben, der ein in der Frequenz geteiltes Signal FD mit der gleichen Frequenz wie der des Referenz-Frequenzsignals FR an den Phasenvergleicher 14 gibt.
Der Phasenvergleicher 14 liefert ein in der Phase ver­ glichenes Signal SP an das Tiefpaßfilter 16, welches an den VCO 18 ein integriertes Steuersignal SC legt. Der programmierbare Frequenzteiler 22 liefert an das Tiefpaßfilter 16 ein impulsbreiten-umgesetztes Signal DAP, welches einem Phasenschlupf und einer Phasen­ verschiebung des in der Phase verglichenen Signals SP entspricht. Zu dieser Zeit werden das in der Impulsbreite umgesetzte Signal DAP und das in der Phase verglichene Signal SP an das Tiefpaßfilter 16 gelegt, so daß sie einander auslöschen. Das von dem Tiefpaßfilter 16 er­ zeugte Steuersignal SC hat die Form einer Gleich­ spannung (eines Gleichstroms), der deshalb eine ver­ ringerte Welligkeit aufweist.
Die oben erläuterte Betriebsweise ist an sich bekannt und soll deshalb hier nicht näher erläutert werden.
Der programmierbare Frequenzteiler 22, der ein wesentliches Merkmal der Erfindung darstellt, soll im folgenden näher erläutert werden.
Der programmierbare Frequenzteiler 22 besitzt einen zwei Teilungsverhältnisse aufweisenden Vorteiler 32, dem das Signal FC als in der Frequenz zu teilendes Signal zugeführt wird und der auswählbare Teilungsver­ hältnisse besitzt, einen Restzähler (swallow counter) 34, einen Hauptzähler 36, einen D/A-Umsetzer-Restzähler 38, einen D/A-Umsetzer-Hauptzähler 40 und ein Gatter 42.
Das in der Frequenz geteilte Signal FD und das impulsbreiten-umgesetzte Signal DAP werden von dem programmierbaren Frequenzteiler 22 wie folgt erzeugt:
Bei dem Signal CK handelt es sich um ein zwischen­ frequenzgeteiltes Taktsignal, ST1 ist ein Startsignal für den programmierbaren Frequenzteiler 22, ST2 und ST0 sind Start- bzw. Sperrsignale für den RestzähIer 34, MOD ist ein Teilungssteuersignal für den zwei Teilungsverhältnisse aufweisenden Vorteiler 32, MOD1 ist ein Ausgangssignal des Restzählers 34, MOD2 ist ein Ausgangssignal des D/A-Umsetzer-Restzählers 38, m und n sind Teilungsverhältnis-Einstellcodes (Zahlen) und p und q sind D/A-Umsetzungs-Einstellcodes (Zahlen).
Der Restzähler 34 zählt (m + 2M) Impulse des zwischen­ frequenzgeteilten Taktsignals CK entsprechend dem Teilungsverhältnis-Einstellcode m. Der Hauptzähler 36 zählt (n-1) Impulse des Taktsignals CK entsprechend dem Teilungsverhältnis-Einstellcode n. Der D/A-Umsetzer- Restzähler 38 zählt p Impulse des Taktsignals CK ent­ sprechend dem D/A-Umsetzungs-Einstellcode p. Der D/A-Umsetzer-Hauptzähler 40 zählt (q + 2M) Impulse und zählt außerdem das Taktsignal CK entsprechend dem D/A-Umsetzungs-Einstellcode q.
Der zwei Teilungsverhältnisse aufweisende Vorteiler 32 dividiert die Frequenz des Signals FC durch 2M + 1 während einer Zeitspanne, in der das Teilungs-Steuer­ signal MOD einen hohen Pegel (H) hat, und er teilt die Frequenz des Signals FC durch 2M während einer Zeitspanne, in der das Teilungs-Steuersignal MOD einen niedrigen Pegel (L) hat. Das zwischenfrequenzgeteilte Taktsignal CK wird von dem Vorteiler 32 erzeugt, wenn das Signal FC auf diese Weise in der Frequenz geteilt ist.
Der Hauptzähler 36 teilt das zwischenfrequenzgeteilte Taktsignal CK frequenzmäßig durch n-1 und erzeugt somit das in der Frequenz geteilte Signal FD, und er liefert das Startsignal ST1 jedesmal, wenn er (n-1) Impulse gezählt hat.
Ansprechend auf das Startsignal ST1 verleiht der D/A-Umsetzer-Hauptzähler 40 dem impulsbreitenumgesetzten Signal DAP einen hohen Pegel während eines Intervalls, in welchem er (q + 2M) Impulse des zwischenfrequenz­ geteilten Taktsignals CK zählt. Nach dem Zählen der (q + 2M) Impulse liefert der D/A-Umsetzer-Haupt­ zähler 40 das Startsignal ST2. Der D/A-Umsetzer- Hauptzähler 40 hält das in der Impulsbreite umgesetzte Signal DAP im Pegel niedrig, bis das nächste Start­ signal ST1 an ihn angelegt wird.
Der D/A-Umsetzer-Restzähler 38 spricht auf das Start­ signal ST1 an, um das Ausgangssignal MOD2 während eines Intervalls mit einem hohen Pegel zu versehen, in welchem er p Impulse des zwischenfrequenzgeteilten Taktsignals CK zählt. Nach dem Zählen der p Impulse erzeugt der D/A-Umsetzer-Restzähler 38 das Sperrsignal STO. Der D/A-Umsetzer-Restzähler 38 hält das Aus­ gangssignal MOD2 auf niedrigem Pegel, bis er das nächste Startsignal ST1 empfängt.
Wenn das Startsignal ST1 geliefert wird, zählt der Restzähler 34 p Impulse des zwischenfrequenzgeteilten Taktsignals CK, während der D/A-Umsetzer-Restzähler 38 die p Impulse zählt. Nachdem der Restzähler 34 durch das Sperrsignal ST0 gesperrt wurde, zählt er wiederum die Taktsignale CK, wenn das Startsignal ST2 ge­ liefert wird. Während der Restzähler 34 die übrigen (m+2M-p) Impulse des Taktsignals CK zählt, hält er das Ausgangssignal MOD1 auf hohem Pegel. Der Rest­ zähler 34 hält das Ausgangssignal MOD1 auf niedrigem Pegel, bis er das nächste Startsignal ST2 empfängt.
Das Gatter 42 bringt das Teilungs-Steuersignal MOD auf einen hohen Pegel, wenn eines der beiden ihm zugeführten Signale MOD1, MOD2 einen hohen Pegel hat. Das Gatter 42 hält das Teilungs-Steuersignal MOD auf niedrigem Pegel nur dann, wenn beide Ausgangssignale MOD1 und MOD2 einen niedrigen Pegel besitzen.
Das Gesamtteilungsverhältnis d des programmierbaren Frequenzteilers 22 wird wie folgt ausgedrückt:
d = (2M + 1) × (m + 2M) + 2M × {n - 1 - (m + 2M)}
= m + 2M × n (2)
Die Anzahl e von gezählten Impulsen des in der Impuls­ breite umgesetzten Signals DAP ist folgendermaßen ge­ geben:
e = (2M + 1) × p + 2M × (q + 2M - p)
= p + 2M × q + 22M (3)
Der Impulszug von dem D/A-Umsetzer-Hauptzähler 40 besitzt folgendes Impulsbreitenverhältnis w:
Wenn der Impulszug gemittelt wird, erhält man eine D/A-gewandelte Spannung (oder einen Strom), die propor­ tional ist zu p+2M×q+22M, d. h., das in der Impulsbreite umgesetzte Signal DAP.
Die Einstellcodes m, n, p, q sind folgenden Beschränkungen unter­ worfen:
0 p < 2M, 0 m < 2M, q + 2M+1 < n (5)
Wenn z. B. M = 5 (d. h., die Teilungsverhältnisse des zwei Teilungsfaktoren aufweisenden Vorteilers 32 sind "32" und "33", dann gilt, falls der D/A-Umsetzungs- Einstellcode q 5 Bits hat, während der D/A-Umsetzungs- Einstellcode p ebenfalls 5 Bits aufweist,
0 p + 25 × q < 210 (6)
Es ist daher möglich, eine D/A-Umsetzung mit der Ge­ nauigkeit von 1024 Punkten, das sind 10 Bits, zu erhal­ ten.
Insoweit man eine hochgenaue D/A-umgesetzte Spannung (oder Strom) entsprechend einem Phasenschlupf und einer Phasenverschiebung während einer Zeitspanne T erhält, in welcher das Signal FC durch (n×2M+m) in der Frequenz geteilt wird, kann der VCO 18 ein hochgenaues Ausgangssignal FO erzeugen, das einen hohen Rauschab­ stand (S/N) aufweist.
Die Phasenschlupfsteuer-PLL nach obiger Beschreibung ist relativ einfach aufgebaut und ermöglicht einen ge­ ringen Schaltungsumfang und einen reduzierten Signal­ verarbeitungsaufwand, und sie vermag eine Schwingungs­ frequenz mit hoher Genauigkeit zu steuern.
Fig. 2 zeigt eine Phasenschlupfsteuer-PLL gemäß einer weiteren Ausführungsform der Erfindung. Die Phasen­ schlupfsteuer-PLL nach Fig. 2 besitzt einen Referenz­ oszillator/Teiler 112, einen Quarzschwinger 112x, einen Phasenvergleicher 114, ein Tiefpaßfilter 116, einen spannungsgesteuerten Oszillator (VCO) 118 und einen programmierbaren Frequenzteiler 122A.
Wenn der VCO 118 eingeschwungen und verrastet ist, gibt er ein Ausgangssignal FO ab. Die Betriebsweise des Referenz-Oszillator/Teilers 112, des Quarzschwingers 112x, des Phasenvergleichers 114, des Tiefpaßfilters 116 und des VCO 118 ist die gleiche wie beim Aus­ führungsbeispiel nach Fig. 1 und soll nicht nochmal erläutert werden.
Der programmierbare Frequenzteiler 122A, der ein wesent­ liches Merkmal der Erfindung darstellt, wird im folgenden näher beschrieben.
Der programmierbare Frequenzteiler 122A ist ein zwei Teilungsverhältnisse aufweisender Vorteiler 132, dem das in der Frequenz zu teilende Signal FC zugeführt wird, und der auswählbare Teilungsverhältnisse auf­ weist. Außerdem sind ein Restzähler 134, ein Haupt­ zähler 136 und ein D/A-Umsetzer-Zähler 140 vorgesehen.
Das in der Frequenz geteilte Signal FD und das impulsbreitenumgesetzte Signal DAP werden von dem programmierbaren Frequenzteiler 122A wie folgt erzeugt:
Mit CK ist ein zwischenfrequenzgeteiltes Taktsignal bezeichnet, ST1 ist ein Startsignal für den programmierbaren Frequenzteiler 122A, ST2 ist ein Startsignal für den Restzähler 134, MOD ein Teilungs­ steuersignal für den zwei Teilungsverhältnisse auf­ weisenden Vorteiler 132, m und n sind Teilungsverhältnis- Einstellcodes (Zahlen) und p ist ein D/A-Umsetzungs- Einstellcode (Zahl).
Der zwei Teilungsverhältnisse aufweisende Vorteiler 132 teilt die Frequenz des Signals FC während eines Zeitintervalls, in welchem das Teilungs-Steuersignal MOD hohen Pegel (H) aufweist, durch 2M + 1, und er teilt die Frequenz des Signals FC während einer Zeit­ spanne, in der das Teilungs-Steuersignal MOD niedrigen Pegel (L) aufweist, durch 2M. Das zwischenfrequenz­ mäßig geteilte Taktsignal CK wird von dem Vorteiler 132 erzeugt, wenn das Signal FC auf diese Weise in der Frequenz geteilt ist.
Wenn das Startsignal ST2 geliefert wird, hält der Restzähler 134 das Teilungs-Steuersignal MOD auf hohem Pegel, während er m Impulse des in der Zwischenfrequenz geteilten Taktsignals CK zählt. Der Restzähler 134 hält dann das Teilungs-Steuersignal MOD auf niedrigem Pegel, bis das nächste Startsignal ST2 geliefert wird.
Der Hauptzähler 136 zählt das in der Zwischenfrequenz geteilte Taktsignal CK durch n und erzeugt somit das in der Frequenz geteilte Signal FD und liefert das Startsignal ST1 jedesmal, wenn er n Impulse zählt.
Ansprechend auf das Startsignal ST1 bringt der D/A- Umsetzer-Zähler 140 das in der Impulsbreite umgesetzte Signal DAP auf hohen Pegel während einer Zeitspanne, in der er p Impulse des in der Zwischenfrequenz geteilten Taktsignals CK zählt. Nachdem er die p Impulse gezählt hat, liefert der D/A-Umsetzer-Zähler 140 das Startsignal ST2. Der D/A-Umsetzer-Zähler 140 hält das in der Impulsbreite umgesetzte Signal DAP auf niedrigem Pegel bis zum nächsten Anlegen des Startsignals ST1.
Fig. 3 zeigt einen weiteren programmierbaren Frequenz­ teiler 122B, der anstelle des programmierbaren Frequenz­ teilers 122A in der Phasenschlupfsteuer-PLL nach Fig. 2 verwendet werden kann.
Der programmierbare Frequenzteiler 122B ist im wesent­ lichen der gleiche wie der programmierbare Frequenz­ teiler 122A, mit der Ausnahme, daß das Startsignal ST1 an den Restzähler 134 geliefert wird und ein weiteres Startsignal ST21 an einen D/A-Umsetzer-Zähler 141 ge­ liefert wird.
Mit CK ist ein zwischenfrequenzgeteiltes Taktsignal bezeichnet, ST1 ist ein Startsignal für den pro­ grammierbaren Frequenzteiler 122B, ST21 ist ein Start­ signal für den D/A-Umsetzer-Zähler 141, MOD ist ein Teilungs-Steuersignal für den zwei Teilungsverhältnisse aufweisenden Vorteiler 132, m und n sind Teilungsver­ hältnis-Einstellcodes (Zahlen) und p ist ein D/A-Um­ setzungs-Einstellcode (Zahl).
Der zwei Teilungsverhältnisse aufweisende Vorteiler 132 dividiert die Frequenz des Signals FC während einer Zeitspanne, in der das Teilungs-Steuersignal MOD hohen Pegel (H) aufweist, durch 2M + 1, und er teilt die Frequenz des Signals FC durch 2M während eines Intervalls, in der das Teilungs-Steuersignal MOD einen niedrigen Pegel (L) hat. Das zwischenfrequenzgeteilte Taktsignal CK wird von dem Vorteiler 132 erzeugt, wenn das Signal FC auf diese Weise in der Frequenz ge­ teilt ist.
Wenn das Startsignal ST1 geliefert wird, hält der Restzähler 134 das Teilungs-Steuersignal MOD auf hohem Pegel, während er m Impulse des zwischenfrequenzgeteilten Taktsignals CK zählt. Der Restzähler 134 generiert das Startsignal ST21, wenn er das Zählen der m Impulse des Taktsignals CK beendet hat. Der Restzähler 134 hält dann das Teilungs-Steuersignal MOD auf niedrigem Pegel bis zum nächsten Ankommen des Startsignals ST1.
Der Hauptzähler 136 teilt das zwischenfrequenzmäßig geteilte Taktsignal CK in der Frequenz durch n und erzeugt dadurch das in der Frequenz geteilte Signal FD, und er liefert das Startsignal ST1 jedesmal, wenn er n Impulse zählt.
Ansprechend auf das Startsignal ST21 bringt der D/A-Umsetzer-Zähler 141 das in der Impulsbreite umge­ setzte Signal DAP auf hohen Pegel während der Zeit­ spanne, in welcher er p Impulse des zwischenfrequenz­ mäßig geteilten Taktsignals CK zählt. Dann hält der Zähler 141 das in der Impulsbreite umgesetzte Signal DAP auf niedrigem Pegel, bis das nächste Startsignal ST21 angelegt wird.
Das Gesamtteilungsverhältnis q′′ der programmierbaren Frequenzteiler 122A und 122B wird wie folgt ausgedrückt:
q′′ = (2M + 1) × m + 2M × (n - m)
= m + 2M × n (7)
Die Anzahl e der gezählten Impulse des in der Impuls­ dauer umgesetzten Signals DAP is wie folgt gegeben:
e = 2M × p
Der Impulszug von dem D/A-Umsetzer-Zähler weist ein Impulsdauerverhältnis d wie folgt auf:
Wenn der Impulszug gemittelt wird, erhält man eine D/A-umgesetzte Spannung (oder einen Strom), die proportional ist zu p, d. h. man erhält das in der Impulsbreite umgesetzte Signal DAP.
Da die Beziehung n 2M+1 + p erfüllt sein muß, da­ mit man ein kontinuierlich sich änderndes Teilungsver­ hältnis erhält, ist das Teilungsverhältnis q, welches durchgehend veränderlich ist, folgendermaßen gegeben:
q 2M × (2M + p) = 2M+1 + 2M × p (9)
In dem Bereich von 0pq-2M läßt sich eine mit hoher Genauigkeit gemittelte D/A-umgesetzte Spannung (oder Strom) erhalten, d. h., ein genaues impulsbreiten­ gewandeltes Signal DAP, welches proportional ist zu dem D/A-Umsetzungs-Einstellcode (Zahl) p, sowie umge­ kehrt proportional zu m + 2M × n, und mithin kann der VCO 118 ein hochgenaues Ausgangssignal FO liefern, welches einen hohen Rauschabstand (C/N) und eine gute Rauschzahl (NF) aufweist.
Wie sich aus der obigen Beschreibung ergibt, erzeugt der D/A-Umsetzer-Zähler ein D/A-gewandeltes Signal, welches proportional ist zu der Impulszählung und umgekehrt proportional zum Gesamtteilungsverhältnis, wobei das Gesamtteilungsverhältnis gesteuert wird durch den Rest­ zähler (swallow counter) und den Hauptzähler. Die Be­ schränkung, denen die sukzessiven Teilungsverhältnisse unterworfen sind, beträgt 2M+1 oder mehr, und das Eingangssignal läßt sich abhängig von der voreinge­ stellten Zahl n für den Hauptzähler in der Frequenz durch n teilen, ohne daß spezielle Additionen oder Subtraktionen durchgeführt werden müssen.
Die erfindungsgemäße Phasenschlupfsteuer-PLL zeichnet sich durch einfachen Aufbau und durch hohe Genauigkeit aus, wobei letzteres erreicht wird durch Auslöschen einer Phasenschlupfwellenform in dem Phasenvergleichs- Ausgangssignal, das an den VCO angelegt wird, um dessen Schwingungsfrequenz zu steuern. Damit erhält man einen hohen Rauschabstand.

Claims (3)

1. Phasenregelschleife mit Phasenschlupfsteuerung, umfassend:
einen spannungsgesteuerten Oszillator (18) zum Erzeugen eines Frequenzsignals (FO);
eine binäre programmierbare Frequenzteilereinrichtung zum Erzeugen eines frequenzgeteilten Signals (FD) aus dem Frequenzsignal (FO), mit einem zwei Teilungsverhältnisse (2M; 2N+1) aufweisenden Vorteiler (32), einem Restzähler (34) und einem Hauptzähler (36);
eine Phasenvergleichs/Integrier-Einrichtung (14, 16) die die Phase des in der Frequenz geteilten Signals (FD) mit der Phase eines Referenz-Frequenzsignals (FR) vergleicht, das durch den Vergleich erhaltene Signal (SP) integriert und das integrierte Signal (SC) an den spannungsgesteuerten Oszillator legt; und
eine D/A-Umsetzeinrichtung, der ein Signal aus der programmierbaren Frequenzteilereinrichtung zugeführt wird und deren Ausgangssignal zu dem durch Phasenvergleich erhaltenen Signal addiert wird, dadurch gekennzeichnet, daß
die D/A-Umsetzeinrichtung einen D/A-Umsetzer-Restzähler (34) und einem D/A-Umsetzer-Hauptzähler (40) umfaßt und zusammen mit der binären programmierbaren Frequenzteilereinrichtung (32, 34, 36) ein von dem Frequenzsignal (FO) abgeleitetes Signal (CK) umsetzt in ein impulsbreitenmoduliertes Signal (DAP), das dem durch Phasenvergleich erhaltenen Signals bei einer voreingestellten Zählung, die von 0 bis 2M-1 (M ist eine natürliche Zahl) reicht, entspricht, und das zwecks Addition zu dem durch Phasenvergleich erhaltenen Signal (SP) der Integriereinrichtung (16) zugeführt wird.
2. Phasenregelschleife mit Phasenschlupfsteuerung, umfassend:
einen spannungsgesteuerten Oszillator (18) zum Erzeugen eines Frequenzsignals (FO);
eine binäre programmierbare Frequenzteilereinrichtung zum Erzeugen eines frequenzgeteilten Signals (FD) aus dem Frequenzsignal (FO) mit einem zwei Teilungsverhältnisse (2M; 2M+1) aufweisenden Vorteiler (32), einen Restzähler (34) und einen Hauptzähler (36);
eine Phasenvergleichs/Integrier-Einrichtung (14, 16), die die Phase des in der Frequenz geteilten Signals (FD) mit der Phase eines Referenz-Frequenzsignals, (FR) vergleicht, das durch den Vergleich erhaltene Signal (SP) integriert und das integrierte Signal (SC) an den spannungsgesteuerten Oszillator legt; und
eine D/A-Umsetzeinrichtung, der ein Signal aus der programmierbaren Frequenzteilereinrichtung zugeführt wird und deren Ausgangssignal zu dem durch Phasenvergleich erhaltenen Signal addiert wird, gekennzeichnet durch
einen D/A-Umsetzer-Zähler (140), der von dem Hauptzähler (134), nachdem dieser die Impulszählung beendet hat, veranlaßt wird, den Restzähler (134) so zu betreiben, daß er Impulse zählt, um ein impulsbreitenmoduliertes Signal zu erzeugen, das dem durch Phasenvergleich erhaltenen Signal entspricht, und das zwecks Addition zu dem durch Phasenvergleich erhaltenen Signal der Integriereinrichtung (116) zugeführt wird.
3. Phasenregelschleife mit Phasenschlupfsteuerung, umfassend:
einen spannungsgesteuerten Oszillator (18) zum Erzeugen eines Frequenzsignals (FO);
eine binäre programmierbare Frequenzteilereinrichtung zum Erzeugen eines frequenzgeteilten Signals (FD) aus dem Frequenzsignal (FO), mit einem zwei Teilungsverhältnisse (2M; 2M+1) aufweisenden Vorteiler (32), einem Restzähler (34) und einem Hauptzähler (36);
eine Phasenvergleichs/Integrier-Einrichtung (14, 16) die die Phase des in der Frequenz geteilten Signals (FD) mit der Phase eines Referenz-Frequenzsignals (FR) vergleicht, das durch den Vergleich erhaltene Signal (SP) integriert und das integrierte Signal (SC) an den spannungsgesteuerten Oszillator legt; und
eine D/A-Umsetzeinrichtung, der ein Signal aus der programmierbaren Frequenzteilereinrichtung zugeführt wird und deren Ausgangssignal zu dem durch Phasenvergleich erhaltene Signal addiert wird, gekennzeichnet durch
einen D/A-Umsetzer-Zähler (141), der von dem Restzähler, nachdem dieser die Impulszählung beendet hat, veranlaßt wird, den Hauptzähler so zu betreiben, daß er Impulse zählt, um ein impulsbreitenmoduliertes Signal zu erzeugen, das dem durch Phasenvergleich erhaltenen Signal entspricht, und das zwecks Addition zu dem durch Phasenvergleich erhaltenen Signal der Integriereinrichtung zugeführt wird.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69130046T2 (de) * 1990-10-22 1999-05-06 Nec Corp., Tokio/Tokyo Frequenzsynthesierer mit PLL, der einen Frequenzwechsel des Ausgangs mit hoher Geschwindigkeit ermöglicht
US5216374A (en) * 1991-07-03 1993-06-01 General Instrument Corporation Frequency synthesizer utilizing pulse-width modulation of digital VCO control signal
JPH05206850A (ja) * 1992-01-23 1993-08-13 Nec Corp Ｐｌｌ周波数シンセサイザ
US5256981A (en) * 1992-02-27 1993-10-26 Hughes Aircraft Company Digital error corrected fractional-N synthesizer and method
JP2666682B2 (ja) * 1993-05-28 1997-10-22 日本電気株式会社 Ｐｌｌ回路
US5483201A (en) * 1993-09-30 1996-01-09 At&T Corp. Synchronization circuit using a high speed digital slip counter
GB2298726B (en) * 1995-03-07 1998-06-10 Sony Corp Apparatus and method for setting a dividing ratio and apparatuses using the same
US5572168A (en) * 1995-08-09 1996-11-05 Lucent Technologies Inc. Frequency synthesizer having dual phase locked loops
US5894239A (en) * 1997-04-18 1999-04-13 International Business Machines Corporation Single shot with pulse width controlled by reference oscillator
JP2000357966A (ja) * 1999-06-14 2000-12-26 Toshiba Corp 周波数シンセサイザ
DE19930168C2 (de) * 1999-06-30 2001-07-19 Infineon Technologies Ag Schaltungsanordnung für einen Frequenzteiler
TWI264876B (en) * 2001-03-21 2006-10-21 Mediatek Inc PLL frequency synthesizer
KR100492690B1 (ko) * 2002-11-04 2005-06-07 매그나칩 반도체 유한회사 프리스케일러를 포함하는 위상 제어 루프 회로

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4053739A (en) * 1976-08-11 1977-10-11 Motorola, Inc. Dual modulus programmable counter
GB1560233A (en) * 1977-02-02 1980-01-30 Marconi Co Ltd Frequency synthesisers
GB2117198A (en) * 1982-03-19 1983-10-05 Philips Electronic Associated Frequency synthesiser
FR2557401B1 (fr) * 1983-12-27 1986-01-24 Thomson Csf Synthetiseur de frequences a division fractionnaire, a faible gigue de phase et utilisation de ce synthetiseur
US4573023A (en) * 1984-08-07 1986-02-25 John Fluke Mfg. Co., Inc. Multiple-multiple modulus prescaler for a phase-locked loop
GB2173659B (en) * 1985-02-06 1988-06-08 Plessey Co Plc Frequency synthesisers
JPS6326589A (ja) * 1986-07-18 1988-02-04 Japan Radio Co Ltd Ｇｐｓ用見通し情報付き地図デ−タ作成装置
CA1290407C (en) * 1986-12-23 1991-10-08 Shigeki Saito Frequency synthesizer

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