JPH05206850A - Ｐｌｌ周波数シンセサイザ - Google Patents

Ｐｌｌ周波数シンセサイザ

Info

Publication number
JPH05206850A
JPH05206850A JP4032680A JP3268092A JPH05206850A JP H05206850 A JPH05206850 A JP H05206850A JP 4032680 A JP4032680 A JP 4032680A JP 3268092 A JP3268092 A JP 3268092A JP H05206850 A JPH05206850 A JP H05206850A
Authority
JP
Japan
Prior art keywords
dual
output
control
frequency synthesizer
swallow counter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4032680A
Other languages
English (en)
Inventor
Hidehiko Norimatsu
秀彦 乗松
Osamu Yamashita
治 山下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP4032680A priority Critical patent/JPH05206850A/ja
Priority to CA002087372A priority patent/CA2087372A1/en
Priority to DE69314359T priority patent/DE69314359T2/de
Priority to EP93100868A priority patent/EP0552753B1/en
Priority to US08/007,861 priority patent/US5361044A/en
Publication of JPH05206850A publication Critical patent/JPH05206850A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0802—Details of the phase-locked loop the loop being adapted for reducing power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/193—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number the frequency divider/counter comprising a commutable pre-divider, e.g. a two modulus divider

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【目的】 パワーセービング時における電流消費を軽減
する。 【構成】 電圧制御発振器１０１、位相比較器１０５、
アクティブフィルタ１０６、基準周波数発振器１０４、
デュアルモデュラスプリスケーラ１０２およびパルスス
ワローカウンタ１０３により構成されるＰＬＬ周波数シ
ンセサイザにおいて、パルススワローカウンタ１０３の
モデュラスコントロール端子を、コントロールサーキッ
ト１０７によりパワーセービング時に開放またはグラン
ドにし、パルススワローカウンタ１０３からデュアルモ
デュラスプリスケーラ１０２へ流入する電流を無くす
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＰＬＬ周波数シンセサ
イザに関し、特に、消費電力を抑えるためにパワーセー
ビング（Ｐｏｗｅｒ ｓａｖｉｎｇ）機能を有するＰＬ
Ｌ周波数シンセサイザに関する。
【０００２】
【従来の技術】従来この種のシンセサイザは、図３に示
すような構成をとっている。このＰＬＬシンセサイザ
は、電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ
ｌｅｄＯｓｃｉｌｌａｔｏｒ以下「ＶＣＯ２０１」と略
す）、位相比較器（ＰｈａｓｅＤｅｔｅｃｔｏｒ以下
「ＰＤ２０５」と略す）、アクティブフィルタ（Ａｃｔ
ｉｖｅ Ｆｉｌｔｅｒ以下「ＡＦ２０６」と略す）、基
準周波数発振器（Ｒｅｆｅｒｅｎｃｅ Ｆｒｅｑｕｅｎ
ｃｙ Ｏｓｃｉｌｌａｔｏｒ以下「ＲＦＯ２０４」と略
す）、デュアルモデュラスプリスケーラ（Ｄｕａｌ Ｍ
ｏｄｕｌｕｓ Ｐｒｅｓｃａｌｅｒ以下「ＤＭＰ２０
２」と略す）およびパルススワローカウンタ（Ｐｕｌｓ
ｅ Ｓｗａｌｌｏｗ Ｃｏｕｎｔｅｒ以下「ＰＳＣ２０
３」と略す）により構成される。
【０００３】そして、周波数出力を必要としないときに
おいては、図中のＳＷ２０７，２０８，２０９により、
ＶＣＯ２０１，ＤＭＰ２０２，ＡＦ２０６への電源２１
０からの電力の供給を絶ち消費電力を抑えるものであ
る。
【０００４】
【発明が解決しようとする課題】ところで、この従来の
ＰＬＬ周波数シンセサイザでは、周波数出力を必要とし
ない期間は、消費電流を抑えるためにパワーセービング
（Ｐｏｗｅｒ ｓａｖｉｎｇ）を行なう。この時、ＰＳ
Ｃ２０３は外部からの設定条件を保持するため、電源電
圧は印加したままの状態にしておくのが望ましい。そこ
で、その他の不要部分の消費電流を抑えるためにパワー
セービング端子を有している。ところが、パワーセービ
ング指定のタイミングによりＰＳＣ２０３のモデュラス
コントロール出力がパワーセービング期間中Ｈｉｇｈの
状態になり得る。その場合、ＰＳＣ２０３よりＤＭＰ２
０２に不用の電流が流れ込みパワーセービングをかけた
にもかかわらず、その効果が十分に発揮できないという
問題があった。
【０００５】本発明は、上記の問題点にかんがみてなさ
れたもので、パワーセービング時における消費電力の軽
減を図ったＰＬＬ周波数シンセサイザの提供を目的とす
る。
【０００６】
【課題を解決するための手段】上記目的を達成するため
ＰＬＬ周波数シンセサイザは、制御電圧を出力する電圧
制御発振器と、電圧制御発振器の出力を分周するデュア
ルモデュラスプリスケーラと、外部からの信号により設
定された分周数で上記デュアルモデュラスプリスケーラ
からの入力信号を分周するパルススワローカウンタと、
パルススワローカウンタの出力と基準周波数発振器から
の基準波との位相を比較しその位相差に応じた電圧を出
力する位相比較器と、位相比較器の出力を平滑化して上
記電圧制御発振器に入力するアクティブフィルタとを備
えたＰＬＬ周波数シンセサイザにおいて、上記パルスス
ワローカウンタとデュアルモデュラスプリスケーラとの
間に、パワーセービング時に該デュアルモデュラスプリ
スケーラのモデュラスコントロール端子を開放またはグ
ランドにする制御回路を設けた構成としてある。
【０００７】そして、必要に応じ、上記制御回路は、パ
ルススワローカウンタのモデュラスコントロール出力端
子とデュアルモデュラスプリスケーラのモデュラスコン
トロール入力端子との間に、外部からの制御によりモデ
ュラスコントロール出力をオープンもしくはグランドと
スルーとに切り換えるスイッチで構成してある。
【０００８】
【作用】上記構成からなるＰＬＬ周波数シンセサイザに
よれば、制御回路によりデュアルモデュラスプリスケー
ラのモデュラスコントロール端子を開放またはグランド
にすると、パワーセービング時に、パルススワローカウ
ンタからデュアルモデュラスプリスケーラに流れ込む電
流が無くなり、消費電力が軽減される。
【０００９】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は、本発明の一実施例に係るＰＬＬ周
波数シンセサイザを示すブロック図である。
【００１０】図において、１０１は制御電圧１１３を出
力する電圧制御発振器（以下「ＶＣＯ」という）、１０
２はＶＣＯ１０１の出力を分周するデュアルモデュラス
プリスケーラ（以下「ＤＭＰ」という）、１０３は外部
からの信号により設定された分周数で上記ＤＭＰ１０２
からの入力信号１１４を分周するパルススワローカウン
タ（以下「ＰＳＣ」という）、１０５はＰＳＣ１０３の
出力と基準周波数発振器（以下「ＲＦＯ１０４」とい
う）からの基準波との位相を比較しその位相差に応じた
電圧を出力する位相比較器（以下「ＰＤ」という）、１
０６はＰＤ１０５の出力を平滑化して上記ＶＣＬ１０１
に入力するアクティブフィルタ（以下「ＡＦ」という）
である。
【００１１】また、上記ＰＳＣ１０３とＤＭＰ１０２と
の間に、パワーセービング時に該ＤＭＰ１０２のモデュ
ラスコントロール端子を開放またはグランドにする制御
回路としてのコントロールサーキット（以下「ＣＣ」と
いう）を設けてある。
【００１２】すなわち、実施例に係るＰＬＬ周波数シン
セサイザにおいて、ＰＳＣ１０３はパワーセービング用
に、ＤＭＰ１０２のモデュラスコントロール端子に接続
されている出力端子をグランドもしくはオープンにする
ような回路を備えている。具体的には、ＰＳＣ１０３の
モデュラスコントロール出力端子とＤＭＰ１０２のモデ
ュラスコントロール入力端子との間にＣＣ１０７を設け
て、外部からの制御によりモデュラスコントロール出力
をオープン（もしくはグランド）とスルーとに切り換え
られるようにしている。
【００１３】このＣＣ１０７は、図２に示すように、例
えば、ＰＳＣ３０８のモデュラスコントロール出力端子
と、ＤＭＰ２０２のモデュラスコントロール入力端子と
の間に、外部からの制御によりモデュラスコントロール
出力をオープンとスルーとに切り換えるスイッチ（ＳＷ
８）３０４で構成されている。
【００１４】次に、実施例に係るＰＬＬ周波数シンセサ
イザの作用を説明する。ＤＭＰ１０２はＶＣＯ１０１の
出力を分周し、ＰＳＣ１０３に出力する。ＰＳＣ１０３
は外部からの信号により設定された分周数でＤＭＰ１０
２からの入力信号を分周し、ＰＤ１０５に出力する。Ｐ
Ｄ１０５はＰＳＣ１０３からの入力とＲＦＯ１０４から
の基準波との位相を比較し、その位相差に応じた電圧を
出力する。ＡＦ１０６はＰＤ１０５の出力を平滑化して
ＶＣＯ１０１に入力し周波数を制御している。
【００１５】このＰＬＬ周波数シンセサイザにおいて周
波数出力が必要でない期間はＶＣＯ１０１、ＤＭＰ１０
２およびＡＦ１０６の電源１１１をそれぞれスイッチ
（ＳＷ１）１０８，スイッチ（ＳＷ２）１０９およびス
イッチ（ＳＷ３）１１０によって切り、ＣＣ１０７によ
りモデュラスコントロールライン１１５を開放もしくは
グランドにおとす。これにより、パワーセービング時に
ＰＳＣ１０３よりＤＭＰ１０２に流れこむ電流が無くな
り、パワーセービング時における消費電力が軽減され
る。
【００１６】すなわち、図３に示すように、ＰＳＣ３０
２のモデュラスコントロール出力端子とＤＭＰ３０１の
モデュラスコントロール入力端子との間のスイッチ（Ｓ
Ｗ８）３０４を切り、パワーセービング時にモデュラス
コントロール端子を開放にする。
【００１７】
【発明の効果】以上説明したように本発明のＰＬＬ周波
数シンセサイザによれば、パルススワローカウンタのモ
デュラスコントロール出力端子とデュアルモデュラスプ
リスケーラのモデュラスコントロール入力端子との間に
制御回路を設け、モデュラスコントロールラインを外部
信号によりグランドまたはオープンにすることにより、
パワーセービング時における消費電力を軽減することが
できるという結果を有する。
【図面の簡単な説明】
【図１】本発明の一実施例に係るＰＬＬ周波数シンセサ
イザを示すブロック図である。
【図２】実施例に係るコントロールサーキットの一例を
示すブロック図である。
【図３】従来のＰＬＬ周波数シンセサイザを示すブロッ
ク図である。
【符号の説明】
１０１ 電圧制御発振器 １０２ デュアルモデュラスプリスケーラ １０３ パルススワローカウンタ １０４ 基準周波数発振器 １０５ 位相比較器 １０６ アクティブフィルタ １０７ コントロールサーキット １０８ スイッチ１ １０９ スイッチ２ １１０ スイッチ３ １１１ パワーダウン信号 １１２ 電源電圧 １１３ 周波数出力 １１４ 分周周波数ライン １１５ モデュラスコントロールライン ２０１ 電圧制御発振器 ２０２ デュアルモデュラスプリスケーラ ２０３ パルススワローカウンタ ２０４ 基準周波数発振器 ２０５ 位相比較器 ２０６ アクティブフィルタ ２０７ スイッチ４ ２０８ スイッチ５ ２０９ スイッチ６ ２１０ パワーダウン信号端子 ２１１ 電源端子 ２１２ 周波数出力 ２１３ 分周周波数ライン ２１４ モデュラスコントロールライン ３０１ デュアルモデュラスプリスケーラ ３０２ パルススワローカウンタ ３０３ スイッチ７ ３０４ スイッチ８ ３０５ パワーダウン信号端子 ３０６ 電源端子 ３０７ ＶＣＯからの周波数入力 ３０８ 位相比較器への出力 ３０９ 分周周波数ライン ３１０ モデュラスコントロールライン

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 制御電圧を出力する電圧制御発振器と、
    電圧制御発振器の出力を分周するデュアルモデュラスプ
    リスケーラと、外部からの信号により設定された分周数
    で上記デュアルモデュラスプリスケーラからの入力信号
    を分周するパルススワローカウンタと、パルススワロー
    カウンタの出力と基準周波数発振器からの基準波との位
    相を比較しその位相差に応じた電圧を出力する位相比較
    器と、位相比較器の出力を平滑化して上記電圧制御発振
    器に入力するアクティブフィルタとを備えたＰＬＬ周波
    数シンセサイザにおいて、上記パルススワローカウンタ
    とデュアルモデュラスプリスケーラとの間に、パワーセ
    ービング時に該デュアルモデュラスプリスケーラのモデ
    ュラスコントロール端子を開放またはグランドにする制
    御回路を設けたことを特徴とするＰＬＬ周波数シンセサ
    イザ。
  2. 【請求項２】 上記制御回路は、パルススワローカウン
    タのモデュラスコントロール出力端子とデュアルモデュ
    ラスプリスケーラのモデュラスコントロール入力端子と
    の間に、外部からの制御によりモデュラスコントロール
    出力をオープンもしくはグランドとスルーとに切り換え
    るスイッチで構成したことを特徴とする請求項１記載の
    ＰＬＬ周波数シンセサイザ。
JP4032680A 1992-01-23 1992-01-23 Ｐｌｌ周波数シンセサイザ Pending JPH05206850A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP4032680A JPH05206850A (ja) 1992-01-23 1992-01-23 Ｐｌｌ周波数シンセサイザ
CA002087372A CA2087372A1 (en) 1992-01-23 1993-01-15 Pll frequency synthesizer having power saving function
DE69314359T DE69314359T2 (de) 1992-01-23 1993-01-21 Frequenzsynthetisierer mit Phasenregelschleife mit Leistungssparfunktion
EP93100868A EP0552753B1 (en) 1992-01-23 1993-01-21 PLL frequency synthesizer having power saving function
US08/007,861 US5361044A (en) 1992-01-23 1993-01-22 Phase locked loop frequency synthesizer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4032680A JPH05206850A (ja) 1992-01-23 1992-01-23 Ｐｌｌ周波数シンセサイザ

Publications (1)

Publication Number Publication Date
JPH05206850A true JPH05206850A (ja) 1993-08-13

Family

ID=12365588

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4032680A Pending JPH05206850A (ja) 1992-01-23 1992-01-23 Ｐｌｌ周波数シンセサイザ

Country Status (5)

Country Link
US (1) US5361044A (ja)
EP (1) EP0552753B1 (ja)
JP (1) JPH05206850A (ja)
CA (1) CA2087372A1 (ja)
DE (1) DE69314359T2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100492691B1 (ko) * 2002-11-14 2005-06-07 매그나칩 반도체 유한회사 펄스 스왈로 방식의 위상 제어 루프 회로

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5842029A (en) * 1991-10-17 1998-11-24 Intel Corporation Method and apparatus for powering down an integrated circuit transparently and its phase locked loop
US5473767A (en) * 1992-11-03 1995-12-05 Intel Corporation Method and apparatus for asynchronously stopping the clock in a processor
KR100303703B1 (ko) * 1993-03-10 2001-11-22 클라크 3세 존 엠. 자기조정한계를지니는데이타신호비교기
JP3258812B2 (ja) * 1994-04-20 2002-02-18 富士通株式会社 節電機能付き電源装置
US5488332A (en) * 1994-06-10 1996-01-30 Oki Telecom Reversed phase-locked loop
US5572168A (en) * 1995-08-09 1996-11-05 Lucent Technologies Inc. Frequency synthesizer having dual phase locked loops
US5574405A (en) * 1995-08-22 1996-11-12 Lucent Technologies Inc. Low noise amplifier/mixer/frequency synthesizer circuit for an RF system
TW527763B (en) * 2000-05-01 2003-04-11 Koninkl Philips Electronics Nv Power adaptive frequency divider
US6711222B1 (en) * 2000-09-18 2004-03-23 Abb Automation Inc. Method and apparatus for performing frequency synthesis in communication systems
US6968029B1 (en) 2004-08-03 2005-11-22 Skyworks Solutions, Inc. Frequency prescaler

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH022723A (ja) * 1988-06-17 1990-01-08 Matsushita Electric Ind Co Ltd Ｐｌｌ周波数シンセサイザー

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4184068A (en) * 1977-11-14 1980-01-15 Harris Corporation Full binary programmed frequency divider
CA1290407C (en) * 1986-12-23 1991-10-08 Shigeki Saito Frequency synthesizer
US5045813A (en) * 1989-10-19 1991-09-03 Nihon Musen Kabushiki Kaisha Slip phase control PLL

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH022723A (ja) * 1988-06-17 1990-01-08 Matsushita Electric Ind Co Ltd Ｐｌｌ周波数シンセサイザー

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100492691B1 (ko) * 2002-11-14 2005-06-07 매그나칩 반도체 유한회사 펄스 스왈로 방식의 위상 제어 루프 회로

Also Published As

Publication number Publication date
US5361044A (en) 1994-11-01
EP0552753A1 (en) 1993-07-28
EP0552753B1 (en) 1997-10-08
CA2087372A1 (en) 1993-07-24
DE69314359T2 (de) 1998-04-30
DE69314359D1 (de) 1997-11-13

Similar Documents

Publication Publication Date Title
EP0777333B1 (en) Power saving PLL circuit
US20020136341A1 (en) Fractional-N frequency synthesizer with fractional compensation method
JPH05206850A (ja) Ｐｌｌ周波数シンセサイザ
JPH0895660A (ja) 低消費電力動作用のクロックジェネレータ／コントローラ内蔵ｌｓｉ
JPH1155108A (ja) プレスケーラとその後に続くプログラマブルカウンタを有する周波数分割器、および対応するプレスケーラならびに周波数合成器
JP2002280898A (ja) Ｐｌｌ周波数シンセサイザ
US5075638A (en) Standby system for a frequency synthesizer
JPH1098376A (ja) 位相同期ループ
US5959478A (en) Phase-locked loop having improved locking times and a method of operation therefore
JP2001069003A (ja) Ｐｌｌ制御回路及びその制御方法
JP2919321B2 (ja) Ｐｌｌシンセサイザ
JP3006805B2 (ja) ダイレクトディジタルシンセサイザを用いた局部発振回路
JPH10336027A (ja) クロック発生器
JPH0786930A (ja) 位相同期回路
JP2663537B2 (ja) 周波数シンセサイザ
JPH1022824A (ja) 位相同期回路
JPH08288843A (ja) Ｐｌｌシンセサイザ
JPH05327492A (ja) Ｐｌｌシンセサイザ回路
JP2773481B2 (ja) ダイレクトディジタルシンセサイザを用いた局部発振回路
JPH05114859A (ja) リセツト回路を有するプリスケーラｉｃ
JPH0786933A (ja) Ｐｌｌシンセサイザ
JP2806661B2 (ja) 二重ループ形ｐｌｌ回路
JP2000341118A (ja) 周波数シンセサイザ
JPH05291949A (ja) 周波数シンセサイザ
JP2601096B2 (ja) 周波数シンセサイザ