JPH022723A - Ｐｌｌ周波数シンセサイザー - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は移動体通信やその他通信情報機器に用いられる
間欠動作可能なＰＬＬ　（フェイズ　ロック　ループ）
周波数シンセサイザーに関するものである。

従来の技術 第７図は、従来の間欠動作可能なＰＬＬ周波数シンセサ
イザー２３と基準信号を発生させる水晶発振器１を示す
。ＰＬＬ周波数シンセサイザー２３は、電圧制御発振器
２とプリスケーラ３及びＰＬＬ周波数シンセサイザーＩ
Ｃ４を有し、ＰＩ、Ｌ周波数シンセサイザーＩＣ４から
は、チャージホンプロとローパスフィルタ６を介して電
圧制御発振器２に帰還回路が形成され、閉ループとなっ
ておし、これで上記ＰＬＬ周波数シンセサイザーを構成
している。電圧制御発振器２には、電圧制御発振器出力
端子９及びチューニング電圧入力端子８が具備されてい
る。また、プリスケーラ３には電圧制御発振器入力端子
１０とプリスケーラ出力端子２８及びデュアルモジュラ
ス入力端子１２が具備されている。次に、ＰＬＬシンセ
サイザーＩＣ４は、プリスケーラ入力端子１８、デュア
ルモジュラス出力端子１９、水晶発振器入力端子γ、φ
Ｖ端子１６、φＲ端子１６、データ入力端子２４、クロ
ック入力端子２６、ストローブ入力端子２６、ロックデ
ィテクタ一端子２７、及び間欠受信のためのバワーセイ
プ端子１７を具備しており、φＶ端子１６及びφＲ端子
１５には、抵抗２２を介してトランジスタ２０．２１が
接続されている。また電源端子１３にはバイパスコンデ
ンサ２９が付加され、電圧制御発振器出力端子９からは
、出力端子１１が分岐されている。次に、周波数のロッ
クのメカニズムを説明する。データ入力端子２４よりデ
ータをＰＬＬ周波数シンセサイザーＩＣ４に入力すると
、データに対応し九分周が行われ、水晶発振器１の周波
数と位相比較される。位相比較される周波数が水晶発振
器１のものより低い場合は、φＶ端子１６がローレベル
となり、電源端子１３よりローパスフィルタ６にトラン
ジスタ２１を介して電圧が供給される。このときφＲ端
子１５はローレベルになっており、トランジスタ２０は
動作しない。全く逆に、位相比較される周波数が水晶発
振器１のものより高い場合は、φＲ端子１６がハイレベ
ルとなり、ローパスフィルタ６にチャージされた電荷が
トランジスタ２０を介してアースに流れる。このことに
よって、データ入力端子２４より入力したデータに対応
する周波数でロックをかけることができる。間欠動作時
は、パワーセイプ端子１７に矩形波を入力し、「入」、
「切」をくり返すことによって行う。パワーセイプ端子
１７が「切」になったときにφＶ端子１６はハイインピ
ーダンス、φＲ端子１６はローレベルｌｃすり、ローパ
スフィルタ６にＷ、ｔられた電荷の流入、流出はなくな
る。このため、チューニング電圧入力端子８に印加され
ている電圧の変化はなく電圧制御発振器２の発振周波数
の変化は小さい。このため、次に「入」になったときに
速く周波数ロックをかけることができる。

発明が解決しようとする課題 従来の間欠動作のＰＬＬ周波数シンセサイザー２３は、
ＰＬＬ周波数シンセサイザーＩＣ４の間欠動作に同期し
て、無線機の受信系を「入」。

「切」していたが、電圧制御発振器２やプリスケーラ３
の間欠動作は行われていなかった。これは、電圧制御発
振器２、プリスケーラ３の間欠のタイミングとＰＬＬ周
波数シンセサイザーＩＣ４の間欠のタイミングにずれを
生じるため、うまく間欠動作が出来なかったからである
。電圧制御発振器２及び、プリスケーラ３の間欠動作を
行うためには、電源端子１３の「入」、「切」を行わな
ければならない。ＰＬＬ周波数シンセサイザーＩＣ４の
間欠動作は、パワーセイプ端子１７の間欠動作に同期し
、プリスケーラ３や電圧制御発振器２の間欠動作のタイ
ミングとうまくあわない。第８図に、タイミングチャー
トを示す。ＰＬＬ周波数シンセサイザーＩＣ４は、電圧
゛制御発振器２及びプリスケーラ３よりも速く立ち上が
り、かつ、速く立ち下がる。この間のタイムラグ、立ち
上がりのタイムラグ３ｏ及び立ち下がりのタイムラグ３
１が生じる。立ち上がりのタイムラグ３０では、ＰＬＬ
周波数シンセサイザーＩＣ４が立ち上がっているにもか
かわらず電圧制御発振器２とプリスケーラ３は立ち上が
っていない。このため立ち上がりのタイムラグ３００間
にＰＬＬ周波数シンセサイザーＩＣ４は誤動作をおこす
。このときの現象としては、φＲ端子１６がハイレベル
となりローパスフィルタ５にトランジスタ２２を介して
電荷が流出されチューニング電圧入力端子８の電圧が変
化してしまうこととなる。全く同様に立ち下がりのタイ
ムラグ３１では、現象的には、φＶ端子１６がローレベ
ルとな抄トランジスタ２１を介して電荷が供給されチュ
ーニング電圧入力端子８の電圧が変化してしまう。次に
テ°ユアルモジュッヌ端子１９からは、ロー、ハイレベ
ルの信号が出力されているが、ある条件下では、ハイレ
ベルになったままのときが存在する。このとき、ＰＬＬ
周波数シンセサイザーＩＣ４の間欠動作に関係なくデュ
アルモジュラス出力端子１９がハイレベルならば、デュ
アルモジュラス出力端子１９よりプリスケーラ３のデュ
アルモジュラス入力端子１２に電流が流れ込み、間欠動
作の「切」の状態であるにもかかわらず電流が流れてし
まう。

課題を解決するだめの手段 上記のような問題点を解決するため、本発明は電圧制御
発振器とプリスケーラの立ち上がりのタイミングをＰＬ
Ｌ周波数シンセサイザーＩＣの立ち上がりのタイーミン
グより速く、かつ電圧制御発振器とプリスケーラの立ち
下がりのタイミングをＰＬＬ周波数シンセサイザーＩＣ
の立ち下がりのタイミングより遅くしたものである。

作用 以上の構成とすればＰＬＬ周波数シンセサイザーＩＣの
誤動作がおきなく々る。

実施例 第１図に本発明の一実施例のブロック図を示す。

電圧制御発振器３３とプリスケーラ３４には、これらを
間欠動作するためのものとして電源端子４２との間にト
ランジスタより々るスイッチ４Ｑが接続されている。抵
抗４１は、スイッチ４０を駆動させるための保護抵抗で
ある。ＰＬＬ周波数シンセサイザーＩＣ３ｓのデュアル
モジュラス出力６４とプリスケーラ３４のデュアルモジ
ュラス入力６６０間には、トランジスタよりなるスイッ
チ３日が介在させられている。抵抗３９はスイッチ３８
を〜駆動させるための保護抵抗である。スイッチ３８は
ＰＬＬ周波数シンセサイザー３６のパワーセイプ端子６
３の間欠動作と同期する。しかし、スイッチ３８は、電
圧制御発振器３３とプリスケーラ３４のスイッチ４０と
は同期していない。

つま９スイツチ３Ｂと４０は、ＡＮＤ回路４６とＮＯＲ
回路４６及び遅延回路を構成しているコンデンサ４７と
抵抗６６より構成されるタイミング回路によって分離さ
れている。まだ、電源端子４２にはバイパスコンデンサ
４３と水晶発振回路３２及びチャージポンプ３７が接続
されている。

電圧制御発振器３３の出力からは出力端子４４が分岐さ
れている。さらに、ＰＬＬ周波数シンセサイザーＩＣ３
５は、データ入力端子４９、クロック入力端子６０、ス
トローブ入力端子６１、ロックディテクター出力端子６
２を有する。

第２図にタイミングチャートを示す。ＰＬＬ周波数シン
セサイザーＩＣ３５とデュアルモジュラスコントロール
のスイッチ３８と電圧制御発振器３３とプリスケーラ３
４のスイッチ４ｏは、タイムラグ５７゜６８分だけシフ
トしている。このことは、電圧制御発振器３３とプリス
ケーラ３４は、ＰＬＬ周波数シンセサイザーＩＣ３５よ
り速く立ち上がり、遅く立ち下がることを示す。このこ
とから、ＰＬＬ周波数シンセサイザーＩ　Ｃ３５の誤動
作はなくなる。また、デュアルモジュラスコントロール
用のスイッチ３８は、間欠動作の「切」のとき、「切」
になるので、ＰＬＬ周波数シンセサイザーＩＣ３６のデ
ュアルモジュラスコントロールｍ子５４からプリスケー
ラ３４のデュアルモジュラスコントロール入力端子６６
に電流が流れることはない。

なお４８は間欠動作入力端子である。

第３図に他の実施例のＰＬＬ周波数シンセサイザーを示
す。電圧制御発振器６ｏとプリスケーラ６１は、スイッ
チ６７により電源の間欠供給を行っている。またＰＬＬ
周波数シンセサイザーＩＣ６３のバワーセイプ端子６２
は、チャージポンプ６４とローパスフィルタ６６の間の
スイッチ６６と、スイッチ６７として接続されている。

これにより、ローパスフィルタ６６に蓄えられた電荷は
、スイッチ−６６によって間欠の「切」の状態では流出
、流入することはない。したがって電圧制御発振器６０
は、ＰＬＬ周波数シンセサイザーＩＣ６３が、「切」の
ときには、周波数の変化はｔ’ｔとんどない。また、Ｐ
ＬＬ周波数シンセサイザーＩＣ６３のデュアルモジュラ
スコントロールが、間欠の「切」の状態でハイレベルで
あったとじても、プリスケーラ６１のアースはスイッチ
６９によって、浮くためプリスケーラ６１に電流は流れ
ない。

なお６９は水晶発撮器、６８．７０は保護抵抗、７１は
電源端子、７２はバイパスコンデンサである。

第４図に他の実施例を示す。

電圧制御発振器７３とプリスケーラ７４は、間欠動作用
のスイッチ８０によって間欠動作が行われる。抵抗８１
はスイッチ８０を駆動するための保護抵抗である。抵抗
７Ｂとコンデンサ７７は、ＰＬＬ周波数シンセサイザー
ＸＣ了６のパワーセイプ端子９０に対するＲ延回路で、
ＰＬＬ周波数シンセサイザーＩＣ７６は、電圧制御発振
器７３、プリスケーラ７４に比べて遅れて立ち上がる。

しかし、立ち下がりは、電圧制御発振器７３及びプリス
ケーラ７４が速く切れてしまうため、タイミング的には
、誤動作となる。誤動作の内容は、φＶ出力端子８４が
間欠の切りのときにタイムラグの分だけローレベルとな
す、ローパスフィルタ７６に電荷が流入してくる。これ
を、止めるためスイッチ８２によってチャージポンプ８
６の電源ヲ切る。これにより、φＶ出力端子８４がロー
レベルになったとしても、ローパスフィルタ７６の電荷
の流出、流入はないものとなる。スイッチ８９は、デュ
アルモジュラスコントロール用のスイッチである。抵抗
８１，８３．８８は、スイッチ８０゜８２．８９用の保
護抵抗である。また、電源端子８６にはバイパスコンデ
ンサ８７が付加されている。

第６図は、本発明の他の実施例で、電圧制御発振器９１
、プリスケーラ９２、ＰＬＬ周波数シンセサイザーＩＣ
９３及びローパスフィルタ９４が具備され、電圧制御発
振器９１及びプリスケーラ９２は、スイッチ９６によっ
てスイッチングされる。抵抗９７は、スイッチ９６の保
護用の抵抗である。プリスケーラ９２と、ＰＬＬ周波数
シンセサイザーＩＣ９３のデュアルモジュラス入出力に
は、スイッチ９８が具備されている。チャージポンプ９
６のφＶ端子１０３には、スイッチ１０４が具備され、
スイッチ９８．９８に同期してスイッチングが行われる
。ＰＬＬ周波数シンセサイザーＩＣ９３のパワーセイプ
端子１０５には、スイッチ９６．９８，１０４よりも少
し遅れて間欠動作信号が入力されるよう、遅延回路が構
成されている。抵抗１００とコンデンサ１０１が、その
遅延回路である。この回路構成ではＰＬＬ周波数シンセ
サイザーＩＣ９３は、電圧制御発振器９１、プリスケー
ラ９２よりも遅く立ち上がるため、立ち上がり時には、
誤動作はない。立ち下がり時にはφＶ端子１０３が誤動
作を起すことが考えられるので、スイッチ１０４によっ
てφＶ端子１０３の信号が伝わらなくしている。以上の
ことからＰＬＬ周波数シンセサイザー全体の系において
誤動作は起らない。なお１０２は間欠動作入力端子であ
る。

第６図は、本発明の他の実施例で、第４図の例と同様に
、電圧制御発振器１０６、プリスケーラ１０７、ＰＬＬ
周波数シンセサイザーＩＣ１０Ｂ及びローパスフィルタ
１０９が具備され、電圧制御発振器１０６及びプリスケ
ーラ１０７は、スイッチ１１０によってスイッチングさ
れている。スイッチ１１０の後には、遅延回路用のコイ
ル１１２及びコンデンサ１１３が具備されている。抵抗
１１１はスイッチ１１０の保護抵抗である。チャージポ
ンプφＲ端子１１７の出力側には、スイッチ１１８が具
備され、ＰＬＬ周波数シンセサイザーＩ　Ｃ１０８の間
欠動作に同期してスイッチングされる。この回路系では
、ＰＬＬ周波数シンセサイザー１０８よりも遅いタイミ
ングで、電圧制御発振器１０６、ブリスケーラ１０７が
切られるので間欠動作立ち下がり時には誤動作はない。

間欠動作立ち上がり時には、ＰＬＬ周波数シンセサイザ
ーＩＣ１０Ｂが、先に立ち上がるため誤動作する。具体
的には、φＲ端子１１７がハイレベルとなるが、スイッ
チ１１Ｂにて、この信号が送られない。このため、ＰＬ
Ｌ周波数シンセサイザー系は、誤動作しなくなる。なお
１１４はスイッチ１１５．１１９は保護抵抗、１１６は
パワーセイプ端子、１２０はチャージポンプである。

発明の効果 上記のように本発明は、誤動作をなくして、低消費電力
化を実現する間欠動作可能なＰＬＬ周波数シンセサイザ
ーを描成することができるものとなる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
同間欠勤作を行った場合のタイミングチャート、第３図
〜第６図はそれぞれ本発明の他の実施例のブロック図、
第７図は従来例のブロック図、第８図は同タイミングチ
ャートである。 ３２・・・・・・水晶発振器、３３，８０，７３，９１
　。 １０６・・・・・・電圧制御発振器、３４，８１，７４
゜９２、ＩＣ７・・・・・・ブリスケーラ、３６，６３
゜７５．９３，１．０８・・・・・・ＰＬＩ、周波数シ
ンセサイザーＩＣ，３６，６５，７６，９４，１０９・
・印・ローパスフィルタ、６４，８５，９５，１２０−
・・・・・チャージポンプ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名３３
−　　電圧Ｉ”ｌｌ’ａ桑模窟、 １図 ２図 二−」− 富 図 弔 図 第 図 出 図 第 図

Claims (1)

1. 【特許請求の範囲】 （１）電圧制御発振器と、ＰＬＬ周波数シンセサイザー
   ＩＣとプリスケーラを接続するとともに、これらの電圧
   制御発振器とプリスケーラとＰＬＬ周波数シンセサイザ
   ーＩＣとを間欠動作させる手段を設け、前記電圧制御発
   振器とプリスケーラとの立ち上がりのタイミングをＰＬ
   Ｌ周波数シンセサイザーＩＣの立ち上がりのタイミング
   より速くかつ、電圧制御発振器とプリスケーラの立ち下
   がりのタイミングをＰＬＬ周波数シンセサイザーＩＣの
   立ち下がりのタイミングより遅くしたＰＬＬ周波数シン
   セサイザー。 （２）ＰＬＬ周波数シンセサイザーＩＣと電圧制御発振
   器との間にチャージポンプを接続し、このチャージポン
   プと電源との間にＰＬＬ周波数シンセサイザーＩＣの間
   欠動作のタイミングに同期したスイッチを介在させた請
   求項１に記載のＰＬＬ周波数シンセサイザー。 （３）ＰＬＬ周波数シンセサイザーＩＣのφＶ出力端子
   に、この制御部ＰＬＬ周波数シンセサイザーＩＣの間欠
   動作と同期したスイッチを接続した請求項１に記載のＰ
   ＬＬ周波数シンセサイザー。 （４）ＰＬＬ周波数シンセサイザーＩＣと電圧制御発振
   器との間に、チャージポンプとローパスフィルタの直列
   体を接続し、これらのチャージポンプとローパスフィル
   タの間に、ＰＬＬ周波数シンセサイザーＩＣの間欠動作
   に同期したスイッチを介在させた請求項１に記載のＰＬ
   Ｌ周波数シンセサイザー。 （５）ＰＬＬ周波数シンセサイザーＩＣのφＲ出力にＰ
   ＬＬ周波数シンセサイザーＩＣの間欠動作と同期したス
   イッチを接続した請求項１に記載のＰＬＬ周波数シンセ
   サイザー。（６）ＰＬＬ周波数シンセサイザーＩＣのデ
   ュアルモジュラス出力とプリスケーラのデュアルモジュ
   ラス入力の間にＰＬＬ周波数シンセサイザーＩＣの間欠
   動作のタイミングに同期したスイッチを介在させた請求
   項１〜５項のいずれか一つに記載のＰＬＬ周波数シンセ
   サイザー。 （７）プリスケーラのアース端子とアース間にＰＬＬ周
   波数シンセサイザーＩＣの間欠動作のタイミングに同期
   したスイッチを介在させた請求項１〜５のいずれか一つ
   に記載のＰＬＬ周波数シンセサイザー。