KR100303703B1 - 자기조정한계를지니는데이타신호비교기 - Google Patents

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KR100303703B1
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클라크 3세 존 엠.
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Abstract

무선 주파수(RF) 송수신기는 시분할 듀플렉스(TDD) 원격 통신 환경에서의 동작을 위해 직접적인 변조 송신기 및 단일 하향 주파수 변환 수신기를 포함한다. 단일의 RF 신호원은 시분할을 기초로해서 위상 동기 루프(PLL)의 형태로 사용되어 상기 송신기용 캐리어 신호 및 상기 수신기용 국부 발진기(LO) 신호를 모두 제공한다. 송신기에서, 직접적인 변조는 상기 PLL 내의 전압 제어 발진기(VCO)를 송신 데이타 버스트로 변조시키면서 상기 루프를 개방시켜 루프 피드백 동조 전압을 일정하게 유지시킴으로써 달성된다. 수신기에서, 자기 조정 비교기 한계는 복조된 수신 신호로부터 데이타 및 데이타 클록을 검색하는데 사용되는 복조된 신호 비교 한계를 자동적으로 세트 및 조정하기 위해 제공된다. 상기 송수신기 및 상기 주 제어기 사이의 인터페이스는 단일의 RF 신호원의 시분할, 서로 다른 송신기 캐리어 및 수신기 LO 주파수에 대한 PLL의 적합한 프로그래밍, 상기 VCO의 직접적인 변조에 대한 PLL 루프 제어, 및 송수신기 전력 소비를 최소화시키기 위한 송신기 및 수신기의 이네이블 또는 전력 차단에 필요한 제어신호를 제공한다.

Description

[발명의 명칭]
자기 조정 한계를 지니는 데이타 신호 비교기
[발명의 배경]
1. 발명의 분야
본 발명은 무선 주파수 송수신기에 관한 것이며, 보다 구체적으로 기술하면, 시분할 듀플렉스/시분할 다중 액세스(TDD/TDMA) 동작 환경에서 동작하는 무선 주파수 원격 통신용 송수신기에 관한 것이다.
2. 관련기술의 설명
무선 통신 기술은 최근에 많은 개발이 전개된 영역이 되었다. 이러한 개발의 일부로서는, 간단하고 신뢰성있는 휴대용 통신을 허용하는 무선 원격 통신용 송수신기를 개발함에 있어서 대단한 관심을 보였다. 최적의 간단성 및 신뢰성을 이룸에 있어서, 송수신기는 최소한의 전자부품 뿐만 아니라, 가장 간단한 송수신 가능 기술을 사용하여야 한다. 더우기, 송수신기는 최소의 오퍼레이터 조종 및 전력을 필요로 한여야 한다. 그 이외에도, 전술한 모든것이 제공됨과 동시에 매우 엄격한 동작 표준을 만족시켜야 한다.
[발명의 개요]
본 발명에 따른 무선 주파수 송수신기는 송신 캐리어 신호를 직접 변조시키는 송신기와 상기 변조된 수신 신호를 그의 복조용 중간 주파수(IF) 신호로 한번에 하향 주파수 변환시키는 수신기를 포함한다. 본 발명의 바람직한 실시예에서, 직접 변조용 송신기는 송신 데이타 신호에 의해 직접 변조되는 주파수 동조가능 발진기를 갖는 위상 동기 루프(PLL)를 포함한다.
본 발명에 따른 무선 주파수 송수신기는 송신 데이타 신호에 의해 직접 변조되지만 기준신호와 실질적으로 위상 동기되는 상태로되는 송신 캐리어 신호를 제공하기 위한 주파수 동조가능 발진기를 갖는 PLL를 부가적으로 포함한다. 본 발명의 바람직한 실시예에서, 상기 PLL은 상기 주파수 동조가능 발진기의 변조시 상기 루프를 개방시키는데 사용되는 루프 스위치를 포함한다.
본 발명에 따른 무선주파수 송수신기는 직렬 데이타을 나타내는 입력 신호와의 비교를 위한 자기 조절 한계 신호를 갖는 비교기를 부가적으로 포함한다. 본 발명의 바람직한 실시예에서, 상기 한계 신호는 상기 비교기로부터의 2진 출력 신호의 듀티 사이클에 의거 조절된다.
또한, 본 발명에 따른 무선 주파수 송수신기는 상기 송신 캐리어 신호 수신 국부 발진기(LO) 신호의 발생 및 신호의 송수신시 송신기 및 수신기 섹션의 선택적인 전원 차단을 포함하는 TDD포맷에 따라 상기 송수신기를 동작시키기 위한 제어 인터페이스를 부가적으로 포함한다. 본 발명의 바람직한 실시예에 의하며, 단일의 무선 주파수 신호 발생기는 송신 캐리어 신호로서 및 수신 LO 신호로서 사용하도록 선택적으로 경로 선택되는 무선 주파수 신호를 프로그램 가능하게 발생시키는데 사용된다.
본 발명의 이들 및 다른 특징 및 이점은 이하 발명의 상세한 설명 및 첨부된 도면을 고려하면 이해될 것이다.
[도면의 간단한 설명]
제1도는 본 발명에 따른 무선 주파수 원격 통신용 송수신기의 기능적인 블록 다이어그램이다.
제2도는 본 발명에 따른 무선 주파수 원격 통신용 송수신기에 대한 예시적인 TDD 송/수신 데이타 프레임 구조를 예시한 도면이다.
제3도는 본 발명에 따른 송수신기의 블록 다이어그램이다.
제4a도, 제4b도 및 제4c도는 제3도의 송수신기에서 사용될 수 있는 여러 신호 경로 선택기를 예시한 도면이다.
제5도는 제3도 송수신기의 하향 주파수 변환기에 대한 블록 다이어그램이다.
제6도는 제3도 송수신기의 판별기에 대한 블록 다이어그램이다.
제7도는 제6도 판별기의 지연 요소에 대한 회로 다이어그램이다.
제8a도는 제3도 송수신기의 PLL에 대한 블록 다이어그램이다.
제8b도는 제3도 송수신기의 변형 PLL에 대한 블록 다이어그램이다.
제9도는 제8B도 PLL의 전압 제어 발진기에 대한 회로 다이어그램이다.
제10도는 본 발명에 따른 송수신기의 변형 실시예에 대한 블록 다이어그램이다.
제11도는 제10도 송수신기의 각각 변조기에 대한 블록 다이어그램이다.
제12도는 제1도 송수신기 인터페이스에 대한 블록 다이어그램이다.
제13a도는 제12도 송수신기 인터페이스의 심벌(symbol) 타이밍 회복 회로에 대한 블록 다이어그램이다.
제13b도는 제12도 송수신기 인터페이스의 변형 심벌 타이밍 회복 회로에 대한 블록 다이어그램이다.
제14a도 및 제14b도는 제12도 송수신기 인터페이스와 함께 사용하기 위한 예시적인 듀티 사이클 감시회로에 대한 블록 다이어그램이다.
제15도는 제14a도 및 제14b도 듀티 사이클 감시회로의 예시적인 신호 및 타이밍 관계를 예시한 도면이다.
제16도는 본 발명에 따른 무선 주파수 원격통신용 송수신기에서 사용되는 여러 데이타 및 제어 신호에 대한 예시적인 신호 타이밍 관계를 예시한 도면이다.
[발명의 상세한 설명]
제1도를 참조하면, 본 발명에 따른 무선 주파수 원격통신용 송수신기(10)는 도시된 바와같이 안테나(12), 송수신기(14), 송수신기 인터페이스(16) 및 주제어기(18)를 포함한다. 상기 안테나(12) 및 송수신기(14) 사이에는 TDD포맷에 따라 상기 송수신기(14)로부터 상기 안테나(12)로 변조된 송신 신호를 그리고 상기 안테나(12)로부터 상기 송수신기(14)로 변조된 수신 신호를 전송하는 무선 주파수 신호 경로(20)가 있다. 하기에 보다 심도있게 기술되겠지만, 다수의 신호(22, 24)는 다수의 신호(26, 28)가 상기 송수신기(16) 및 주 제어기(18) 사이로 통하는 바와같이, 상기 송수신기(14) 및 송수신기 인터페이스(16) 사이로 통한다. 부가적인 신호(30)는 상기 주 제어기(18)로부터 상기 송수신기(14)로 통한다.
제2도를 참조하면, 본 발명에 따른 무선 주파수 원격통신용 송수신기(10)는 TDD 포맷으로 동작함으로써, 충분한 듀플렉스 통신 채널이 설정되는 것을 허용한다. 이러한 듀플렉스 기술은 데이타 신호를 송수신하기 위해 단일 캐리어 신호상에서 개별 신호 슬롯을 사용한다. 데이타 프레임의 구조는 도시된 바와 같다(도시된 특정의 데이타 프레임 포맷은 디지탈 유럽 무선 원격통신(Disgital European Cordless Telecommunications[DECT] 방식에 대한 표준이다).
도시된 바와 같이, 완전한 데이타 프레임(40)은 지속 기간이 10밀리초(10msec)인데, 5밀리초(5msec)는 수신 부속 프레임(42)이고 5밀리초(5msec)는 송신 부속 프레임(44)이다. 각각의 부속 프레임(42, 44)은 지속 기간에서의 480비트 동기의 12시간 슬롯으로 나누어지므로 각각이 416.67마이크로초(μsec)이다. 통신 링크가 형성되는 경우, 수신 및 송신 시간 슬롯은 사용자에게(대개는 동일한 슬롯 번호(예컨대, R3, T3)로) 부여된다. 다수의 수용자는 그리하여 서로 다른 사용자에게 서로 다른 슬롯을 부여함으로써 수용된다.
전술한 내용으로부터 알수있는 바와같이, 이러한 TDD 송수신 구조의 이점은 전화 대화가 단지 하나의 물리적 주파수 채널만을 필요로 한다는 점이다. 부가적인 이점은 송수신기의 부분이 단지 적은 시간주기 동안 전력 공급될 필요가 있으므로 낮은 전력 소모를 초래시킨다는 점이다. 예를들면, 상기 송신기는 데이타를 수신하는 동안 턴오프될 수 있으며, 수신기는 데이타를 송신하는 동안 턴오프될 수 있다.
제3도를 참조하면, 본 발명에 따른 송수신기(14a)의 바람직한 실시예는 도시된 바와 같이 수신기(102), 송신기(104a), 대역통과 필터(106) 및 안테나 신호 경로 선택기(108)를 포함한다. 상기 수신기(102)는 하향 주파수 변환기(110) 및 판별기(112)를 포함한다. 상기 송신기(104a)는 위상 동기 루프(PLL: 114), 송신 신호 경로 선택기(116) 및 전력 증폭기(118)를 포함한다.
신호 수신시, 변조된 수신신호(20a)는 상기 안테나(12)를 거쳐 수신되고, 상기 대역통과 필터(106)에 의해 필터링되며, 상기 안테나 신호 경로 선택기(108)에 전송된다. T/R 제어 신호(30f)에 따라, 상기 안테나 신호 경로 선택기(108)는 필터링되고 변조된 신호(122)를 상기 하향 주파수 변환기(110)에 통과시킨다. 이네이블 신호(30a)에 따라, 상기 하향 주파수 변환기(110)에는 단일의 하향 주파수 변환을 이행하도록 국부 발진(LO) 신호(124)를 사용한다.
상기 하향 주파수 변환 신호(126)는 상기 판별기(112)에 통과되는데, 상기 판별기(112)에서, 상기 하향 주파수 변환 신호(126)는 판별 또는 주파수 복조되어 본래의 직렬 데이타를 나타내는 복조된 수신 신호(22a)를 발생시킨다. 하기에 보다 심도있게 기술되겠지만, 상기 수신신호의 신호 강도를 나타내는 DC 수신 신호 강도 표시기(RSSI) 신호가 또한 발생된다.
상기 수신기(102), 즉 상기 하향 주파수 변환기(110) 및 판별기(112)는 이네이블 신호의 형태로서 작용하는 수신기 전력차단 신호(30a)를 수신한다. 이러한 신호(30a)가 "거짓(false)" 신호인 경우, 상기 수신기(102)는 이네이블, 즉 전력공급되고, 이러한 신호(30a)가 "참(true)" 신호인 경우, 상기 수신기(102)는 디세이블, 즉 전력차단되어서 DC 전력 소비를 최소화시킨다.
마찬가지로, 상기 송신기(104a)는 유사한 전력 강하 또는 이네이블 신호(30b, 30c, 30d)를 수신한다. 상기 PLL(114)은 발진기와는 달리 능동 PLL 구성요소를 전력 차단하기 위한 PLL전력 차단신호(30b)를 수신한다. 상기 PLL(114)은 또한 전압 제어 발진기를 디세이블 및 이네이블시키기 위한 VCO 전력 차단 신호(30c)를 수신한다. 상기 전력 증폭기(118)는 이러한 전력 증폭기(118)를 선택적으로 이네이블 및 디세이블시키기 위한 전력 증폭기 전력 차단신호(30d)를 수신한다. 이러한 최종신호(30d)는 상기 전력 증폭기(118)로부터 의사 출력 신호를 감소시키도록 방형(square)파와는 다른 방식으로, 예컨대 사다리꼴 형상의 신호로서 형성되는 것이 바람직스럽다.
상기 송신기(104a)는, T/R 제어 신호(30f)에 따라 상기 송신 신호 경로 선택기(116)에 의해 선택적으로 경로 선택되는 무선 주파수 송신 신호(130)를 발생시키는 PLL(114)를 지닌다. 상기 송수신기(14a)가 송신 모드로 동작하고 있는 경우, 상기 송신 신호 경로 선택기(116)는 상기 전력 증폭기(118)에 무선 주파수 신호(132)를 전송한다. 증폭된 송신 신호(134)는, T/R 제어 신호(30f)에 따라 상기 필터(106)에 의해 필터링되어 상기 안테나(12)를 거쳐 송신되도록 상기 증폭된 송신 신호(134)를 전송하는 안테나 신호 경로 선택기(108)에 전송된다. 상기 송수신기(14a)가 수신 모드로 동작하고 있는 경우, 상기 PLL(114)로부터의 무선 주파수 신호(130)는 수신기 LO 신호(124)로서 상기 송신 신호 경로 선택기(116)에 의해 상기 수신기(102) 내의 하향 주파수 변환기(110)로 경로 선택된다.
신호 송신기, 상기 PLL(114)는 송수신기 인터페이스(16)로부터 송신 신호(24a)를 수신하다(하기에 보다 심도있게 기술됨). 이러한 송신 신호(24a)는 상기 PLL(114)에 내재하는 VCO에 의해 발생되는 무선 주파수 송신 캐리어를 직접 변조시키는데 사용된다. 그후, 상기 변조된 신호(130)는 초기에 경로선택(상기 송신 신호 경로 선택기(116)), 증폭(상기 전력 증폭기(118)에 의해), 다시 경로선택(상기 안테나 신호 경로 선택기(108)에 의해), 필터링(상기 필터(106)에 의해) 그리고 송신(상기 안테나(12)를 거쳐)된다.
상기 PLL(114)은 또한, 상기 PLL(114)에 내재하는 주파수 분할기를 선택적으로 프로그램하는데 사용하는 PLL프로그램 신호(30e)를 수신한다(이하 보다 심도있게 기술됨). 이로인해 출력신호(130)는, 이러한 출력신호(130)가 송신 캐리어 신호(132)나 수신 LO 신호(124)로서 사용되는지의 여부에 따라 선택적으로 주파수 변화한다.
제4A도를 참조하면, 상기 안테나 신호 경로 선택기(108)는 무선 주파수 스위치(108a)(예컨대, PIN 다이오드 스위치)를 사용하여 실현될 수 있다. T/R(스위치) 제어 신호(30f)에 따라, 무선 주파수 송신 라인(120)을 거쳐 도달하는 착신 신호는 수신 신호(122)로서 상기 하향 주파수 변환기(110)로 절환(스위칭) 될 수 있거나, 송출 신호(134)는 무선 주파수 송신 라인(120)으로 절환될 수 있다.
제4B도를 참조하면, 상기 안테나 신호 경로 선택기(108)는 서큘레이터(108b)로 변형적으로 실현될 수 있다. 서큘레이터(108b)의 이점은 어떠한 제어 신호(30f)도 필요하지 않다는 점이다. 상기 무선 주파수 송시 ㄴ라인(120)상의 착신 신호는 수신 신호(122)로서 출력되도록 상기 서큘레이터(108b) 내에서 전자기적으로 순환된다. 마찬가지로, 송출 신호(134)는 무선 주파수 송신라인(120) 상에 출력되도록 전자기적으로 순환된다.
제4C도를 참조하면, 상기 송신 신호 경로 선택기(116)는 무선 주파수 스위치(예컨대, PIN 다이오드 스위치)로 실현될 수 있다. T/R(스위치) 제어 신호(30f)에 따라, 상기 입력 무선 주파수 신호(130)는 상기 송신 신호(132)로서 상기 전력 증폭기(118)로 절환될 수 있거나, 수신기 LO 신호(124)로서 상기 하향 주파수 변환기(110)로 절환될 수 있다.
제5도를 참조하면, 상기 하향 주파수 변환기(110)는 도시된 바와같이 저잡음 증폭기(LNA)(140), 무선 주파수 대역통과 필터(142), 믹서(144) 및 중간 주파수(IF) 대역통과 필터(146)를 포함한다. 상기 변조된 수신 신호(122)는 상기 LNA(140)에 의해 증폭되고 상기 무선 주파수 대역 통과 필터(142)에 의해 필터링된다. 상기 증폭 및 필터링된 신호(148)는 상기 수신기 LO 신호(124)와 혼합됨으로써 상기 믹서(144)에서 하향 주파수 변조된다. 이는 상기 판별기(112)에 전송되는 중간 주파수 신호(126)를 발생시키도록 상기 중간 주파수 대역통과 필터(146)에 의해 필터링되는 중간 주파수 신호(150)를 발생시킨다.
제6도를 참조하면, 상기 판별기(112)는 도시된 바와같이 제한 증폭기(152), 믹서(154), 90° 지연 요소(156), 저역 통과 필터(158) 및 RSSI 발생기(160)를 포함한다. 상기 믹서(바람직하게는 길버트(Gibert) 셀 믹서)(154) 및 90° 지연요소(156)(예컨대, 직각 탱크 회로)의 이러한 상호 접속은 주파수 판별기를 형성한다. 상기 하향 주파수 변환기(110)로부터의 중간 주파수 신호(126)는 상기 제한 증폭기(152)에 입력된다. 제한된 출력신호(162)는 상기 믹서(154)에 및 상기 90°지연요소(156)에 입력된다. 지연된 신호(164)는 상기 믹서(154)의 LO 포트에 입력된다. 이들 신호(162, 164)는 혼합하여, 복조된 수신 신호(22a)를 발생시키도록 상기 필터(158)에 의해 저역통과 필터링되는 주파수 복조 신호(166)를 발생시킨다. 상기 제한 증폭기(152)는 또한, 상기 제한기(152)의 입력신호(126) 레벨에 로그를 취한 값에 비례하는 RSSI신호(22b)를 발생시키도록 상기 RSSI 발생기(160)에 의해 사용되는 DC 출력 신호(168)를 지닌다.
제7도를 참조하면, 상기 90° 지연요소(156)는 도시된 바와같이 직각 탱크 회로를 구성함으로써 실현될 수 있다. 이러한 회로(156)는 바람직한 주파수의 입력 신호(162) 및 출력신호(164) 사이에서 90° 위상 이동을 도입시킨다.
신호 주파수가 대략 110.592MHz인 본 발명의 바람직한 실시예에 의하면, 상기 직각 탱크 회로(156)의 구성요소에 대한 대략적인 값이 하기 표1에 도시된 바와 같다.
[표 1]
제8A도를 참조하면, 본 발명에 따른 PLL(114a)의 바람직한 실시예는 도시된 바와 같이, 수정 기준 발진기(170), R 제분 기준 프리스케일러(172), 위상 비교기 및 전하 펌프(175), 저역통과 루프 필터(178), 합산기(179), 전압제어 발진기(VCO)(181), 및 N제분 루프 프리스케일러(182)와 같은 요소들을 포함한다. 상기 수정기준 발진기(170)는 상기 기준 프리스케일러(172)에 의해 미리 기준화(prescale) 되는 기준신호(184)를 제공한다. 상기 미리 기준화된 기준 신호(186)(주파수 (fR)에서)는 상기 위상 비교기 및 전하 펌프(175) 내의 미리 기준화된 출력 신호(188)(주파수 (fP)에서)와 비교된다. 결과적인 출력 신호(189)(입력(186, 188)이 상이한 주파수를 지닐경우 AC, 입력(186, 188)이 동일한 주파수를 지닐 경우 DC, 그리고 입력(186, 188)이 동일한 주파수 및 위상을 지닐 경우 대략 0 볼트)는 상기 루프 필터(178)에 입력된다. 필터링된 출력신호(191)는 송신 신호(24a)와 합산된다. 합산신호(193)는 VCO(181)에 대한 제어 신호(위상동기 및 변조)로서 사용된다. 상기 VCO(181)의 무선 주파수 출력 신호(130)는 상기 위상 비교기 및 전하 펌프(175)에 대한 미리 기준화된 출력 신호(188)를 발생시키도록 루프 프리스케일러(182)로 피드백된다.
PLL(114a)의 변조시, PLL 전력 차단 신호(30b)는 상기 위상 비교기 및 전하 펌프(175)(아울러, PLL(114a)에 내재하는 다른 능동요소(170, 172, 182))를 턴오프시킨다. 이로 말미암아 위상 비교기 및 전하펌프 출력(189)은 일정한 상태로 되는데, 그 이유는 이러한 턴오프 주기동안 상기 위상 비교기 및 전하펌프(175)의 출력 임피던스가 높기(합산기(179)의 입력에 대한 입력 임피던스와 같이)때문이다. 이는 저역통과 필터(178)에 내재하는 분로 캐패시턴스 요소의 실제적인 어떠한 방전도 초래시키지 않음으로 말미암아, 루프 필터(178)의 출력(191)에 걸린 DC 캐리어 동조 전압이 VCO(181)의 직접적인 변조(합산기(179)를 거쳐서) 기간동안 실제로 일정하게 된다. 따라서, VCO 출력 신호(130)의 캐리어 주파수는 어떠한 변화도 없다. 즉 상기 VCO 출력 신호(130)의 캐리어 주파수는 미리 기준화된 기준신호(186)와 실질적으로 주파수 및 위상 동기된 상태로 된다.
상기 위상 비교기 및 전하 펌프(175)의 구조 및 동작에 대한 보다 상세한 설명은 본 명세서에 참고가 되며 발명의 명칭이 "전하 펌프 회로(Charge Pump Circuit)"로 1993년 1월 13일자 출원되어 공동으로 양도된 미합중국 특허 출원 제 08/003,928호에서 찾아볼 수 있다.
제8B도를 참조하면. 본 발명에 따른 PLL(114b)의 변형 실시예는, 도시된 바와 같이, 믹서(174), 루프 스위치(176) 및 이중동조 입력 VCO(180)과 같은 요소들을 제외하고는 제8A도의 실시예(114a)와 동일한 요소 대부분을 포함한다. 미리 기준화된 기준신호(186)는 믹서(174)(이는 믹서 그 자체로서라기 보다는 오히려 위상 검출기로서 본 도면에 사용되고 있음)에서 상기 미리 기준화된 출력신호(188)와 믹싱된다. 결과적인 출력 신호(190)(입력(186, 188)이 상이한 주파수를 지닐경우 AC, 입력(186, 188)이 동일한 주파수를 지닐 경우 DC, 그리고 입력(186, 188)이 동일한 주파수 및 위상을 지닐 경우 대략 0 볼트)는 상기 루프 필터(176)에 입력된다. PLL(114b)가 변조되지 않는 기간동안, 상기 스위치(176)는 폐쇄되어 상기 루프 필터(178)에 직접 이러한 신호(190)를 통과시킨다. 필터링된 출력신호(194)는 VCO(180)에 대한 제어, 또는 캐리어 동조 신호로서 사용된다. 상기 VCO(180)의 무선 주파수 출력 신호(130)는 상기 믹서(174)에 대한 미리 기준화된 출력 신호(188)를 발생시키도록 루프 프리스케일러(182)로 피드백된다.
PLL(114b)의 변조시, PLL 프로그램 신호의 한 비트는 상기 루프 스위치(176)를 개방시키는데 사용됨으로써, 캐리어 동조 루프를 개방시킨다. 이러한 시간동안, 상기 루프 스위치(176)의 출력 임피던스는 높다(VCO(180)의 동조 임피던스와 같이). 이는 상기 저역통과 필터(178)에 내재하는 분로 캐패시턴스 요소의 실제적인 어떠한 방전도 초래시키지 않음으로 말미암아, 루프 필터(178)의 입력(192)에 걸린 DC 전압, 결과적으로는 상기 루프 필터(178)의 출력(194)에 걸린 DC 캐리어 동조 전압이 상기 VCO(180)의 직접적인 변조기간동안 실제로 일정한 상태로 된다. 따라서, 상기 VCO 출력 신호(130)의 캐리어 주파수는 상기 미리 기준화된 기준신호(186)와 실질적으로 주파수 및 위상 동기 된다. 송신 신호(24a)는 발진기를 직접 변조시키도록 상기 VCO(180)의 제2 동조 입력에 공급된다.
상기에 기술한 바와같이, 상기 송신 신호(24a)는 짧은 데이타 버스트로 이루어져 있다. 따라서, 상기 루프 스위치(176)는 짧은 시간 주기동안 개방될 필요가 있다. 그러나, 상기 루프는, 주파수/위상 동기된 캐리어 신호가 필요한 시간에 충분히 앞서있는 시간지점으로부터 폐쇄될 필요성이 있다. 따라서, 본 발명에 의하면, 상기 루프는, 상기 PLL(제8A도)을 턴오프시키거나 루프 스위치(176)(제8B도)를 개방시킴으로써 대개 대부분의 시간동안 "개방" 상태로 유지된다.
제9도를 참조하면, 제8B도의 VCO(180)의 바람직한 실시예는 도시된 바와같이 구성된다(대역 스위치 입력(196)은 적절한 DC 전압을 입력시킴으로써 VCO(180)가 2개의 분리, 개별 주파수 대역내에서 동조되게 하는데 사용될 수 있다). 이러한 VCO(180)에 대한 구성요소는 하기 표 2에 도시된 바와 같다.
[표 2]
전술한 설명으로부터 알수있는 바와같이, 캐리어 동조 신호(191) 및 변조신호(24a)의 수신에 대하여, 제8A도의 합산기(179) 및 VCO(181) 결합은 캐리어 동조 신호(194) 및 변조 신호(24a)를 보다 직접적으로 수신하는 제8B도의 이중 동조 입력 VCO(180)와 동일한 기능을 제공한다. 따라서, 제8A도의 합산기(179) 및 VCO(181) 결합은, 개별 동조 입력신호(캐리어 및 변조) 각각에 의해 직접 변조되는 것보다는 오히려 복합 동조 입력신호(캐리어와 변조가 합쳐진)와 동조된 주파수를 지니는 것에도 불구하고, 이중 동조 입력 VCO의 변형으로서 기능상 고려될 수 있다.
제10도를 참조하면, 본 발명에 따른 송수신기(14b)의 변형 실시예는 제3도의 실시예(14a)에 대해 상기에 기술한 바와같이 수신기(102), 대역토과 필터(106) 및 안테난 신호 경로 선택기(108)를 포함한다. 그러나, 송신기(104b)는 직각 변조가 사용된다는 점에서 상이하다.
PLL(114)은 신호 송신시 직접 변조되지 않는다. 그대신, 상기 PLL(114)의 무선 주파수 출력(변조되지 않음)(130)은 송신 신호 경로 선택기(116)를 거쳐 직각 변조기(200)로 경로 선택된다. 직각 입력신호(24a, 24b)(및 하기에 보다 심도있게 기술될 중간 범위 DC 기준신호(24c)를 사용하여, 직각 변조기(200)는 무선 주파수 송신 신호(132a)를 직각으로 변조한다. 그후, 결과적인 직각 변조된 신호(132b)는 상기에 기술한 바와같이 전력 증폭기(118)에 의해 증폭되고, 송신을 위해 안테나(12)로 경로 선택된다.
제11도를 참조하면, 본 발명에 따른 송수신기(14b)에 사용된 직각 변조기(200)는 도시된 바와같이 2개의 믹서(202a, 202b), 위상 이동기(204) 및 출력 신호 합산기(206)를 포함한다. 송신 캐리어 신호(132a)는 2개의 믹서(202a, 202b) 용의 LO 신호로서 사용된다. 동상(in-phase) 캐리어(208)는 동상(Ⅰ) 송신 신호(24a)와 믹싱된다. 직각 캐리어 신호(210)는 직각(Q) 송신 신호(24b)와 믹싱된다(중간 범위는 DC 기준신호(24c)는 믹서(202a, 202b)가 차동 입력신호(24a, 24b, 208, 210)를 사용하는 경우에 사용된다). 결과적인 동상 변조신호(212) 및 직각 변조신호(214)는 직각 변조 송신신호(132b)를 발생시키도록 신호 합산기(206)에서 합산된다.
제12도를 참조하면, 송수신기 인터페이스(16)는 도시된 바와같이 데이타 입/출력(I/O) 회로(300), 수신기부(302) 및 송신기부(304)를 포함한다. 데이타 입/출력(I/O) 회로(300)는 직렬 데이타 입력 신호(28f) 데이타 클록(28g) 및 이네이블 신호(28h)를 수신하며 직렬 데이타 출력신호(26d)를 제공한다. 입력 및 출력 데이타 및 커맨드(command)는 이들 신호라인(26d, 28f, 28g, 28h)을 통해 상기 송수신기 인터페이스(16)의 수신기 및 송신기부(302, 304)와 상기 주 제어기(18) 사이로 경로 선택된다.
상기 수신기부(302)는 도시된 바와같이 전압 비교기(305), 디지탈-아날로그 변환기(DAC)(306), 심벌 타이밍 회복(STR) 회로(308), D형 플립플롭(310), 아날로그-디지탈 변환기(ADC)(312) 및 디지탈 피크(peak) 유지회로(314)를 포함한다. 상기 송신기부(304)는 도시된 바와같이 판독 전용 메모리(ROM)(316), 2개의 DAC(318, 320) 및 DC 기준 발생기(317)를 포함한다. 상기 수신기부(302)에 내재하는 능동 요소는, 상기 송신기부(304)에 내재하는 능동요소가 송신기 전력 차단 신호(28b)에 의해 전력차단될 수 있는 바와같이, 상기 주 제어기(18)로부터의 수신기 전력차단 신호(28a)에 의해 선택적으로 전력 차단될 수 있다.
상기 수신기부(302)에서, 상기 송수신기(14)의 판별기(112)로부터의 수신신호(22a)는 전압 비교기(305)에 의해 수신되도 DAC(306)에 의해 제공된 아날로그 한계 전압(322)에 대하여 비교된다. 이는 2진 비교기 출력신호(26a)를 발생시킨다. 이러한 2진 신호(26a)는 플립플롭(310)의 D-입력에 및 STR 회로(308)에 공급된다. 하기에 보다 심도있게 기술되는 바와같이, 상기 STR 회로(308)에 착신 데이타와 관련된 수신 데이타 클록(26c)을 회복하고, 플립플롭(310)을 거쳐 상기 수신 데이타 클록(26c)을 사용하여 2진 비교기 출력신호를 샘플링한다. 하기에 보다 심도있게 기술되겠지만, 상기 2진 비교기 출력(26a)은 DAC(306)에 의해 출력되는 아날로그 한계 전압(322)(즉, 상기 DAC(306)의 디지탈 입력 신호(324)에 따라)을 조정하는데 사용된다.
RSSI 신호(22b)(또한 송수신기(14)의 판별기(112)로부터)는 ADC(312)에 의해 디지탈 신호(328)로 변환된다. RSSI 이네이블 신호(28c)(주 제어기(18)로부터의) RSSI 이네이블 신호(28c)에 의해 이네이블된 디지탈 유지회로(314)는 상기 디지탈 RSSI 신호(328)의 피크값을 유지한다(데이타 I/O(300)의 출력(26d)을 거쳐 주 제어기(18)에 의해 사용되도록).
송신기부(304)에서, 송신 데이타(28d)는 ROM(316)을 어드레스(시스템 클록(28e)에 따라)하는데 사용된다. 데이타 I/O(300)를 거쳐 주 제어기(18)에 의해 프로그램될 수 있는 내용을 지니는 ROM(316)은 조사 테이블로서 사용된다. 입력 어드레스(28d)를 기초로한 데이타 출력(330, 332)은 가우스 필터 형상에 따른 퍼스 응답을 구성한다. 이들 데이타 신호(330, 332)는 DAC(318, 320)에 입력되고, 상기 DAC(318, 320)는 상기에 기술된바 있는 동상(Ⅰ) 송신 신호(24a) 및 직각(Q) 송신신호(24b)를 발생시킨다. DC 기준 발생기(317)는 상기에 기술한 바와같이, DAC(318, 320) 용 하부 DC 기준전압(319) 및 상부 DC 기준 전압(321), 그리고 직각 변조용에 사용되는 중간 범위(예컨대, 하부 DC기준 전압(319) 및 상부 DC 기준전압(321) 사이의) DC 기준신호(24c)를 제공한다.
제13A도를 참조하면, 본 발명에 따른 STR 회로(308a)는 도시된 바와같이 믹서(340) 및 PLL(342)을 사용한다. 입력신호(26a)가 LO 포트 및 RF 포트에 공급되는 믹서(340)는 주파수 2배기로서 작용하며 비트 비율 주파수로 개별 주파수 성분을 갖는 중간 주파수 신호를 발생시킨다. PLL(342)은 랜덤 데이타 잡음을 필터링하여 제거하고 데이타 클록(26c)을 발생시킨다. 바람직한 실시예에 있어서, STR 회로(308a)는 배타적 -OR 게이트가 믹서(340) 용으로 사용되며 모든 디지탈 PLL(예컨대, 수치적으로 제어되는 발진기, 디지탈 위상 비교기 및 디지탈 루프 필터를 지니는)은 PLL(342) 용으로 사용된다.
제13B도를 참조하면, 본 발명에 따른 STR 회로(308b)의 변형 실시예는 상관기(correlator)를 사용한다. 공지된 데이타 시퀀스(예컨대, 착신 수신 데이타 스트림의 미리 결정된 비트 스트림 또는 프리앰블)를 탐색하기 시작하라고 지시된 경우, 이동 레지스터(344)는 착신 데이타(26a)를 과잉 샘플링하기 시작한다. 상기 이동 레지스터(344)에 내재하는 착신 데이타가 기준 데이타(326)와 정합하는 경우, 비교기(346)는 자유 동작 클록 발생기(350)(예컨대, 수치 제어형 발진기)를 리세트하기 위한 리세트 신호(348)를 출력시킴으로써 회복된 데이타 클록(26c)을 제공한다.
제14A도를 참조하면, 전압 비교기(305) 용 아날로그 한계 신호(322)의 자기 조정이 보다 양호하게 이해될 수 있다. 한 실시예에서, 2진 비교기 출력(26a)은 적분기 회로(360)에 입력된다. 적분된 출력(362)(리세트 스위치를 사용하여 수신 데이타 버스트 사이에서 0으로 리세트되는)은 ADC(364)에 의해, 비교기(368)에서 메모리(372)에 저장된 기준(370)에 대하여 비교되는 디지탈 신호(366)로 변환된다. 그 결과(374)는 동일하거나 새로운 한게 세트값의 형태로, 송수신기 인터페이스(16)에 내재하는 데이타 I/O(300)와의 통신(상기에 기술됨)을 위해 데이타 I/O 회로(376)로 전송된다.
제14B도를 참조하면, 변형 실시예로서, 2진 비교기 출력(26a)은 샘플러(380)에 입력된다. 샘플링된 출력(382)은 비교기(384)에서 메모리(388)로부터의 기준(386)에 대하여 비교된다. 그 결과는 동일하거나 수정된 한계값의 형태로, 상기 송수신기 인터페이스(16)의 데이타 I/O(300)와의 통신(상기에 기술됨)을 위해 데이타 I/O 회로(376)로 전송된다.
샘플러(380)는 여러개의 논리 1 및 논리 0으로 구성되어 있는 샘플링된 출력 신호(382)를 발생시키도록 입력신호(26a)를 샘플링하는데 사용된다. 이러한 샘플링된 신호(382)가 비교기(384)에 의해 기준(386)과 비교되는 것은 상기 샘플링된 신호(382)에 내재하는 1 및 0의 갯수를 계수하고 기준 데이타(386)에 대한 1 및 0의 기준 계수에 대하여 상기 계수를 비교함으로써 달성된다. 상기 계수가 동일한 경우, 비교기(384)의 출력(390)은 이전과 동일하며, 상기 송수신기 인터페이스(16)(제12도)에 내재하는 DAC(306)의 출력(322) 및 입력(324)은 변경되지 않는다. 그러나, 상기 계수가 서로 다른 경우, 비교기(384)의 출력(390)은 그 차를 반영하고, 상기 DAC(306)의 출력(322) 및 입력(324)은 그에 따라 변경된다.
제15도를 참조하면, 샘플 계수를 비교하는 방법이 보다 양호하게 이해될 수 있다. 제15A도에서, 한계(322)는 착신 수신신호(22a)에 대한 정확한 값으로 세트된다. 이는 제15B도에 도시된 2진 출력 신호(26a)를 초래시키고, 상기 2진 출력신호(26a)는 다시 제15C도에 도시된 샘플링된 신호(382)를 초래시킨다. 이러한 예에서의 1 및 0의 계수는 메모리(388)에 저장된 기준(386)과 동일하다. 그러므로, 비교기(384)의 출력(390)으로 말미암아 DAC(306)의 출력(322) 및 입력(324)은 변경되지 않는 상태로 된다.
그러나, 제15D도에 도시된 바와같이, 한계(322)가 착신 수신 신호(22a)에 대하여 너무 낮은 경우, 결과적인 2진 출력신호(26a)는 제15E도에 도시된 바와같이 부적절한 듀티 사이클(duty cycle)을 지닌다. 이는 제15F도에 도시된 샘플링된 출력(382)을 기준(386)과 비교할 경우에 알 수 있다. 따라서, 비교기(384)로부터의 출력(390)으로 말미암아 DAC(306)의 입력(324), 결과적으로는 출력(322)은 변경됨으로써, 선행 신호는 제15A도 내지 제15C도에 도시된 바와같이 나타난다.
제16도를 참조하면, 본 발명의 바람직한 실시예에서, 상기에 기술된 제어신호(28a, 28b, 28c, 30b, 30c, 30d, 30f)는 도시된 바와같이 수신 데이타 시간 슬롯(42)의 수신 및 송신 데이타 시간 슬롯의 송신에 대해 제때 정렬되는 것일 바람직스럽다. 이러한 방식으로 상기 신호들을 정렬시킴으로써, DECT 방식 표준을 만족시키면서 최소한의 전력 소비를 포함하는 여러 이점이 실현된다.
[표 3]
본 발명의 구조 및 방법에 있어서의 기타 수정 및 변형은 당업자라면 본 발명의 범위 및 사상으로부터 이탈하지 않고서도 알 수 있을 것이다. 본 발명이 특정의 바람직한 실시예와 관련하여 기술되었지만, 청구된 발명은 그러한 특정 실시예에 부당하게 제한되어선 안된다. 첨부된 특허청구의 범위는 본 발명의 범위를 한정하며 이들 청구범위 및 그들의 등가범위는 본 발명에 포함되고자 의도한 것이다.

Claims (3)

  1. 직렬데이타를 나타내는 입력 신호를 비교하도록 자기 조정 한계 신호를 지니는 데이타 신호 비교기에 있어서, 한계 제어신호를 수신하고 그에 따라 한계 신호를 발생시키는 한계 발생기 수단, 상기 한계 신호 및 제1의 복수개의 직렬 2진 데이타 비트를 나타내는 입력 신호를 수신하고 이들을 비교하며, 그에 따라 출력 듀티 사이클을 지니고 상기 제1의 복수개의 직렬 2진 데이타 비트에 해당하는 2진 출력 신호를 발생시키도록 상기 한계 발생기 수단에 연결된 입력 비교기 수단, 및 상기 2진 출력 신호를 수신하고 이를 감시하며, 그에 따라 상기 한계 제어 신호를 제공하도록 상기 입력 비교기 수단에 연결된 출력 모니터 수단을 포함하는 데이타 신호 비교기.
  2. 직렬 데이타를 나타내는 입력신호와 비교하도록 자기 조정 한계 신호를 지니는 데이타 신호 비교기에 있어서, 한계 제어신호를 수신하고 그에 따라 한계 신호를 발생시키는 한계 발생기, 상기 한계 신호 및 제1의 복수개의 직렬 2진 데이타 비트를 나타내는 입력 신호를 수신하고 이들을 비교하며, 그에따라 출력 듀티사이클을 지니고 상기 제1의 복수개의 직렬 2진 데이타 비트에 해당하는 2진 출력 신호를 발생시키도록 상기 한계 발생기에 연결된 입력 비교기, 및 상기 2진 출력신호를 수신하고 이를 감시하며, 그에 따라 상기 한계 제어신호를 제공하도록 상기 입력 비교기에 연결된 출력 모니처를 포함하는 데이타 신호 비교기.
  3. 한계 신호를 조정하고 이를, 직렬 데이타를 나타내는 입력신호와 비교하는 데이타 신호 비교방법에 있어서, 한계 신호를 발생시키는 단계, 제1의 복수개의 직렬 데이타 비트를 나타내는 입력 신호를 수신하는 단계, 상기 한계 신호 및 상기 입력 신호를 비교하는 단계, 상기 한계 신호 및 상기 입력 신호의 비교에 따라 2진 출력신호를 발생시키는 단계로서, 상기 2진 출력 신호가 출력 듀티사이클을 지니며 상기 제1의 복수개의 직렬 2진 데이타 비트에 해당하는 단계, 상기 2진 출력신호를 감시하는 단계, 및 상기 2진 출력신호의 감시에 따라 상기 한계 신호를 선택적으로 조정하는 단계를 포함하는 데이타 신호 비교방법.
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