JPH05268080A - Ｐｌｌシンセサイザ回路 - Google Patents
Ｐｌｌシンセサイザ回路Info
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- JPH05268080A JPH05268080A JP4094770A JP9477092A JPH05268080A JP H05268080 A JPH05268080 A JP H05268080A JP 4094770 A JP4094770 A JP 4094770A JP 9477092 A JP9477092 A JP 9477092A JP H05268080 A JPH05268080 A JP H05268080A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】本発明はＰＬＬシンセサイザ回路の基準信号の
周波数を高くしてロックアップ時間を短縮することを目
的とする。 【構成】基準信号ｆｒと比較信号ｆｐが位相比較器３に
入力されて両信号ｆｒ，ｆｐの位相差に基づいてパルス
幅が増減する出力信号ΦＲ，ΦＰが出力され、出力信号
ΦＲ，ΦＰがチャージポンプ５でアナログ電圧信号ＳＣ
Ｐに変換され、出力信号ＳＣＰがローパスフィルタ６を
介して電圧制御発振器７に出力され、電圧制御発振器７
の出力信号ｆvco が比較分周器４に出力されて基準信号
ｆｒと比較信号ｆｐの周波数及び位相が一致するように
動作する。比較分周器４はプリスケーラ１１とスワロウ
カウンタ１０とメインカウンタ９とからなるスワロウカ
ウンタ方式で構成され、前記プリスケーラ１１では分周
比Ｐ−１と分周比Ｐの２モジュラス動作と、分周比Ｐと
分周比Ｐ＋１の２モジュラス動作とが行われる。
周波数を高くしてロックアップ時間を短縮することを目
的とする。 【構成】基準信号ｆｒと比較信号ｆｐが位相比較器３に
入力されて両信号ｆｒ，ｆｐの位相差に基づいてパルス
幅が増減する出力信号ΦＲ，ΦＰが出力され、出力信号
ΦＲ，ΦＰがチャージポンプ５でアナログ電圧信号ＳＣ
Ｐに変換され、出力信号ＳＣＰがローパスフィルタ６を
介して電圧制御発振器７に出力され、電圧制御発振器７
の出力信号ｆvco が比較分周器４に出力されて基準信号
ｆｒと比較信号ｆｐの周波数及び位相が一致するように
動作する。比較分周器４はプリスケーラ１１とスワロウ
カウンタ１０とメインカウンタ９とからなるスワロウカ
ウンタ方式で構成され、前記プリスケーラ１１では分周
比Ｐ−１と分周比Ｐの２モジュラス動作と、分周比Ｐと
分周比Ｐ＋１の２モジュラス動作とが行われる。
Description
【０００１】
【産業上の利用分野】この発明は出力信号周波数を設定
周波数に対し常に一致させるように動作するＰＬＬシン
セサイザ回路に関するものである。
周波数に対し常に一致させるように動作するＰＬＬシン
セサイザ回路に関するものである。
【０００２】ＰＬＬシンセサイザ回路は設定された周波
数と出力信号周波数とを一致させるように動作する負帰
還回路である。近年、自動車電話や携帯電話等にＰＬＬ
シンセサイザ回路が使用され、そのアクセス時間を短縮
するために出力信号周波数が設定周波数に固定されるま
でに要する時間を短縮することが要請されている。
数と出力信号周波数とを一致させるように動作する負帰
還回路である。近年、自動車電話や携帯電話等にＰＬＬ
シンセサイザ回路が使用され、そのアクセス時間を短縮
するために出力信号周波数が設定周波数に固定されるま
でに要する時間を短縮することが要請されている。
【０００３】
【従来の技術】従来のＰＬＬシンセサイザ回路の一例を
図７に従って説明すると、水晶発振器１は水晶振動子の
発振に基づく固有周波数の基準クロック信号ＣＫを基準
分周器２に出力し、基準分周器２は外部から設定される
設定周波数に基づいて基準クロック信号ＣＫを分周して
基準信号ｆｒを位相比較器３に出力する。また、位相比
較器３には後記比較分周器４から比較信号ｆｐが出力さ
れ、位相比較器３は前記基準信号ｆｒと比較信号ｆｐと
の周波数差及び位相差に応じたパルス信号ΦＲ，ΦＰを
チャージポンプ５に出力する。
図７に従って説明すると、水晶発振器１は水晶振動子の
発振に基づく固有周波数の基準クロック信号ＣＫを基準
分周器２に出力し、基準分周器２は外部から設定される
設定周波数に基づいて基準クロック信号ＣＫを分周して
基準信号ｆｒを位相比較器３に出力する。また、位相比
較器３には後記比較分周器４から比較信号ｆｐが出力さ
れ、位相比較器３は前記基準信号ｆｒと比較信号ｆｐと
の周波数差及び位相差に応じたパルス信号ΦＲ，ΦＰを
チャージポンプ５に出力する。
【０００４】チャージポンプ５は位相比較器３から出力
されるパルス信号ΦＲ，ΦＰに基づいて出力信号ＳＣＰ
をローパスフィルタ（以下ＬＰＦとする）６に出力す
る。この出力信号ＳＣＰは直流成分にパルス成分が含ま
れたものであり、その直流成分は前記パルス信号ΦＲ，
ΦＰの周波数変動にともなって昇降し、パルス成分はパ
ルス信号ΦＲ，ΦＰの位相差に基づいて変化する。
されるパルス信号ΦＲ，ΦＰに基づいて出力信号ＳＣＰ
をローパスフィルタ（以下ＬＰＦとする）６に出力す
る。この出力信号ＳＣＰは直流成分にパルス成分が含ま
れたものであり、その直流成分は前記パルス信号ΦＲ，
ΦＰの周波数変動にともなって昇降し、パルス成分はパ
ルス信号ΦＲ，ΦＰの位相差に基づいて変化する。
【０００５】ＬＰＦ６はチャージポンプ５の出力信号Ｓ
ＣＰを平滑して高周波成分を除去した出力信号ＳＬＰＦ
を電圧制御発振器（以下ＶＣＯとする）７に出力し、Ｖ
ＣＯ７はＬＰＦ６の出力信号ＳＬＰＦの電圧値に応じた
周波数の出力信号ｆvco を外部回路に出力するととも
に、前記比較分周器４に出力する。そして、比較分周器
４はＶＣＯ７の出力信号ｆvco を分周して前記位相比較
器３に出力する。
ＣＰを平滑して高周波成分を除去した出力信号ＳＬＰＦ
を電圧制御発振器（以下ＶＣＯとする）７に出力し、Ｖ
ＣＯ７はＬＰＦ６の出力信号ＳＬＰＦの電圧値に応じた
周波数の出力信号ｆvco を外部回路に出力するととも
に、前記比較分周器４に出力する。そして、比較分周器
４はＶＣＯ７の出力信号ｆvco を分周して前記位相比較
器３に出力する。
【０００６】前記位相比較器３から出力されるパルス信
号ΦＲはロック検出回路８にパルス信号ｆΔとして出力
され、そのロック検出回路８は同パルス信号ｆΔのパル
ス幅が一定値以下となった場合あるいは同パルス信号ｆ
Δが全く出力されなくなった場合にロック信号ＬＤを出
力し、ＶＣＯ７の出力信号ｆvco が変動してパルス信号
ｆΔのパルス幅が一定値以上である場合にはＬレベルの
アンロック信号ＬＤを出力する。
号ΦＲはロック検出回路８にパルス信号ｆΔとして出力
され、そのロック検出回路８は同パルス信号ｆΔのパル
ス幅が一定値以下となった場合あるいは同パルス信号ｆ
Δが全く出力されなくなった場合にロック信号ＬＤを出
力し、ＶＣＯ７の出力信号ｆvco が変動してパルス信号
ｆΔのパルス幅が一定値以上である場合にはＬレベルの
アンロック信号ＬＤを出力する。
【０００７】このように構成されたＰＬＬシンセサイザ
回路では基準信号ｆｒと比較信号ｆｐの周波数及び位相
が一致するロック状態から例えば比較信号ｆｐの設定を
変更してその周波数を引き下げると、基準信号ｆｒと比
較信号ｆｐの周波数及び位相にずれが生じ、位相比較器
３からパルス信号ΦＲ，ΦＰが出力されてＬレベルのア
ンロック信号ＬＤが出力される状態となる。
回路では基準信号ｆｒと比較信号ｆｐの周波数及び位相
が一致するロック状態から例えば比較信号ｆｐの設定を
変更してその周波数を引き下げると、基準信号ｆｒと比
較信号ｆｐの周波数及び位相にずれが生じ、位相比較器
３からパルス信号ΦＲ，ΦＰが出力されてＬレベルのア
ンロック信号ＬＤが出力される状態となる。
【０００８】そして、チャージポンプ５の出力信号ＳＣ
Ｐの直流成分が変動するとともにパルス成分が生じ、そ
の出力信号ＳＣＰに基づいてＬＰＦ６の出力信号ＳＬＰ
Ｆの電圧レベルが下降し、やがてＬＰＦ６の出力信号Ｓ
ＬＰＦが新たに設定された比較信号ｆｐに対応した電圧
レベルに収束してロック状態に復帰する。
Ｐの直流成分が変動するとともにパルス成分が生じ、そ
の出力信号ＳＣＰに基づいてＬＰＦ６の出力信号ＳＬＰ
Ｆの電圧レベルが下降し、やがてＬＰＦ６の出力信号Ｓ
ＬＰＦが新たに設定された比較信号ｆｐに対応した電圧
レベルに収束してロック状態に復帰する。
【０００９】上記のようなＰＬＬシンセサイザ回路では
比較信号ｆｐの設定が変更されてからＶＣＯ７の出力信
号ｆvco の周波数が収束するまでのロックアップ時間を
短縮するには基準信号ｆｒの周波数を高くする必要があ
る。また、基準信号ｆｒを高くした状態でチャネルセパ
レーションを向上させる必要がある。
比較信号ｆｐの設定が変更されてからＶＣＯ７の出力信
号ｆvco の周波数が収束するまでのロックアップ時間を
短縮するには基準信号ｆｒの周波数を高くする必要があ
る。また、基準信号ｆｒを高くした状態でチャネルセパ
レーションを向上させる必要がある。
【００１０】このような要求を満足するために、前記比
較分周器４をパルススワロウ方式としたものがある。す
なわち、パルススワロウ方式の比較分周器４を図８に従
って説明すると、前記ＶＣＯ７の出力信号ｆvco はデュ
アルモジュラスプリスケーラ８に入力され、そのプリス
ケーラ８は入力信号ｆvco の周波数をＰ分周若しくはＰ
＋１分周してメインカウンタ９及びスワロウカウンタ１
０に出力する。
較分周器４をパルススワロウ方式としたものがある。す
なわち、パルススワロウ方式の比較分周器４を図８に従
って説明すると、前記ＶＣＯ７の出力信号ｆvco はデュ
アルモジュラスプリスケーラ８に入力され、そのプリス
ケーラ８は入力信号ｆvco の周波数をＰ分周若しくはＰ
＋１分周してメインカウンタ９及びスワロウカウンタ１
０に出力する。
【００１１】スワロウカウンタ１０はプリスケーラ８の
分周比を制御するものであり、同スワロウカウンタ１０
がプリスケーラ８の出力信号のパルスをカウントしてい
る間はプリスケーラ８はＰ＋１分周で動作し、スワロウ
カウンタ１０がＡ個のパルスをカウントするとプリスケ
ーラ８はＰ分周で動作する。
分周比を制御するものであり、同スワロウカウンタ１０
がプリスケーラ８の出力信号のパルスをカウントしてい
る間はプリスケーラ８はＰ＋１分周で動作し、スワロウ
カウンタ１０がＡ個のパルスをカウントするとプリスケ
ーラ８はＰ分周で動作する。
【００１２】前記メインカウンタ９はプリスケーラ８の
出力信号をＮ分周して前記位相比較器３に出力する。従
って、前記比較分周器４の分周比はＡ／Ｎの時間は１／
（Ｐ＋１）・Ｎの分周比で動作し、（Ｎ−Ａ）／Ｎの時
間は１／Ｐ・Ｎの分周比で動作する。
出力信号をＮ分周して前記位相比較器３に出力する。従
って、前記比較分周器４の分周比はＡ／Ｎの時間は１／
（Ｐ＋１）・Ｎの分周比で動作し、（Ｎ−Ａ）／Ｎの時
間は１／Ｐ・Ｎの分周比で動作する。
【００１３】このような動作により、前記比較分周器４
の出力信号ｆｐは
の出力信号ｆｐは
【００１４】
【数１】
【００１５】となり、ＶＣＯ７の出力信号ｆvco は
【００１６】
【数２】
【００１７】となる。但し、上記各式においてはＮ＞
Ａ、Ｎ＞Ｐであることが必要である。また、上記式によ
り
Ａ、Ｎ＞Ｐであることが必要である。また、上記式によ
り
【００１８】
【数３】
【００１９】となる。
【００２０】
【発明が解決しようとする課題】上記のような従来のパ
ルススワロウ方式の比較分周器を使用したＰＬＬシンセ
サイザ回路で実現できる基準信号ｆｒの最大周波数は上
記式より
ルススワロウ方式の比較分周器を使用したＰＬＬシンセ
サイザ回路で実現できる基準信号ｆｒの最大周波数は上
記式より
【００２１】
【数４】
【００２２】となり、この結果、
【００２３】
【数５】
【００２４】となる。従って、基準信号ｆｒの周波数を
ｆvco ／Ｐ2 より大きくした場合には設定できない分周
比が発生するため、基準信号ｆｒの周波数を高くしてロ
ックアップ時間を充分短縮することはできないという問
題点がある。
ｆvco ／Ｐ2 より大きくした場合には設定できない分周
比が発生するため、基準信号ｆｒの周波数を高くしてロ
ックアップ時間を充分短縮することはできないという問
題点がある。
【００２５】この発明の目的は、基準信号ｆｒの周波数
を高くしてロックアップ時間を短縮可能とするＰＬＬシ
ンセサイザ回路を提供することにある。
を高くしてロックアップ時間を短縮可能とするＰＬＬシ
ンセサイザ回路を提供することにある。
【００２６】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、基準分周器２から出力される基準
信号ｆｒと比較分周器４から出力される比較信号ｆｐが
位相比較器３に入力されて該位相比較器３から前記両信
号ｆｒ，ｆｐの位相差に基づいてパルス幅が増減する出
力信号ΦＲ，ΦＰが出力され、前記位相比較器３の出力
信号ΦＲ，ΦＰがチャージポンプ５でアナログ電圧信号
ＳＣＰに変換され、前記チャージポンプ５の出力信号Ｓ
ＣＰがローパスフィルタ６を介して電圧制御発振器７に
出力され、前記電圧制御発振器７の出力信号ｆvco が前
記比較分周器４に出力されて前記基準信号ｆｒと比較信
号ｆｐの周波数及び位相を一致させるように負帰還動作
が行われる。そして、前記比較分周器４はプリスケーラ
１１とスワロウカウンタ１０とメインカウンタ９とから
なるスワロウカウンタ方式で構成され、前記プリスケー
ラ１１では複数の２モジュラス動作を可能とする複数の
分周比が設定可能である。
図である。すなわち、基準分周器２から出力される基準
信号ｆｒと比較分周器４から出力される比較信号ｆｐが
位相比較器３に入力されて該位相比較器３から前記両信
号ｆｒ，ｆｐの位相差に基づいてパルス幅が増減する出
力信号ΦＲ，ΦＰが出力され、前記位相比較器３の出力
信号ΦＲ，ΦＰがチャージポンプ５でアナログ電圧信号
ＳＣＰに変換され、前記チャージポンプ５の出力信号Ｓ
ＣＰがローパスフィルタ６を介して電圧制御発振器７に
出力され、前記電圧制御発振器７の出力信号ｆvco が前
記比較分周器４に出力されて前記基準信号ｆｒと比較信
号ｆｐの周波数及び位相を一致させるように負帰還動作
が行われる。そして、前記比較分周器４はプリスケーラ
１１とスワロウカウンタ１０とメインカウンタ９とから
なるスワロウカウンタ方式で構成され、前記プリスケー
ラ１１では複数の２モジュラス動作を可能とする複数の
分周比が設定可能である。
【００２７】また、前記プリスケーラ１１は分周比Ｐ−
１と分周比Ｐの２モジュラス動作と、分周比Ｐと分周比
Ｐ＋１の２モジュラス動作とを可能としている。
１と分周比Ｐの２モジュラス動作と、分周比Ｐと分周比
Ｐ＋１の２モジュラス動作とを可能としている。
【００２８】
【作用】プリスケーラ１１はスワロウカウンタ１０の出
力信号に基づいて分周比Ｐ−１，Ｐと分周比Ｐ，Ｐ＋１
の動作を行うため、基準信号ｆｒの周波数を倍増させる
ことが可能となる。
力信号に基づいて分周比Ｐ−１，Ｐと分周比Ｐ，Ｐ＋１
の動作を行うため、基準信号ｆｒの周波数を倍増させる
ことが可能となる。
【００２９】
【実施例】以下、この発明を具体化した一実施例を図２
〜図６に従って説明する。この実施例のＰＬＬシンセサ
イザ回路は前記図７に示すＰＬＬシンセサイザ回路の比
較分周器４を新たな構成としたものであり、図２にその
構成を示す。
〜図６に従って説明する。この実施例のＰＬＬシンセサ
イザ回路は前記図７に示すＰＬＬシンセサイザ回路の比
較分周器４を新たな構成としたものであり、図２にその
構成を示す。
【００３０】すなわち、この実施例の比較分周器は前記
ＶＣＯ７の出力信号ｆvco はプリスケーラ１１に入力さ
れ、そのプリスケーラ１１はスワロウカウンタ１０の制
御に基づいて入力信号ｆvco の周波数をＰ分周とＰ＋１
分周若しくはＰ−１分周とＰ分周してメインカウンタ９
及びスワロウカウンタ１０に出力する。また、スワロウ
カウンタ１０及びメインカウンタ９は前記従来例と同様
に動作する。
ＶＣＯ７の出力信号ｆvco はプリスケーラ１１に入力さ
れ、そのプリスケーラ１１はスワロウカウンタ１０の制
御に基づいて入力信号ｆvco の周波数をＰ分周とＰ＋１
分周若しくはＰ−１分周とＰ分周してメインカウンタ９
及びスワロウカウンタ１０に出力する。また、スワロウ
カウンタ１０及びメインカウンタ９は前記従来例と同様
に動作する。
【００３１】前記プリスケーラ１１のカウンタ回路の具
体的構成を図３に従って説明すると、フリップフロップ
回路ＦＦ１はＯＲ回路１２の出力信号が入力信号Ｄとし
て入力され、モジュール信号Ｍ１及びクロック信号ＣＫ
が入力されている。
体的構成を図３に従って説明すると、フリップフロップ
回路ＦＦ１はＯＲ回路１２の出力信号が入力信号Ｄとし
て入力され、モジュール信号Ｍ１及びクロック信号ＣＫ
が入力されている。
【００３２】そして、モジュール信号Ｍ１がＨレベルの
ときには出力信号バーＱ1 と同バーＱ1 Ｒが同一となる
フリップフロップ回路として動作し、モジュール信号Ｍ
１がＬレベルのときには出力信号バーＱ1 ＲがＬレベル
となり出力信号バーＱ1 は通常のＤフリップフロップ回
路の出力信号となる。
ときには出力信号バーＱ1 と同バーＱ1 Ｒが同一となる
フリップフロップ回路として動作し、モジュール信号Ｍ
１がＬレベルのときには出力信号バーＱ1 ＲがＬレベル
となり出力信号バーＱ1 は通常のＤフリップフロップ回
路の出力信号となる。
【００３３】前記出力信号バーＱ1 Ｒは前記ＯＲ回路１
２に入力され、出力信号バーＱ1 は次段のフリップフロ
ップ回路ＦＦ２に入力されるとともに出力信号ＯＵＴと
して前記スワロウカウンタ１０及びメインカウンタ９に
出力される。
２に入力され、出力信号バーＱ1 は次段のフリップフロ
ップ回路ＦＦ２に入力されるとともに出力信号ＯＵＴと
して前記スワロウカウンタ１０及びメインカウンタ９に
出力される。
【００３４】前記フリップフロップ回路ＦＦ２は前記フ
リップフロップ回路ＦＦ１の出力信号バーＱ1 が入力信
号Ｄとして入力されるとともに前記クロック信号ＣＫが
入力され、通常のＤフリップフロップ回路として動作し
てその出力信号Ｑ2 を前記ＯＲ回路１２に出力するとと
もに、フリップフロップ回路ＦＦ３に出力する。
リップフロップ回路ＦＦ１の出力信号バーＱ1 が入力信
号Ｄとして入力されるとともに前記クロック信号ＣＫが
入力され、通常のＤフリップフロップ回路として動作し
てその出力信号Ｑ2 を前記ＯＲ回路１２に出力するとと
もに、フリップフロップ回路ＦＦ３に出力する。
【００３５】前記フリップフロップ回路ＦＦ３は前記フ
リップフロップ回路ＦＦ２の出力信号Ｑ2 が入力信号Ｄ
として入力されるとともに、クロック信号ＣＫとモジュ
ール信号Ｍ３が入力され、出力信号Ｑ3 が前記ＯＲ回路
１２に出力される。
リップフロップ回路ＦＦ２の出力信号Ｑ2 が入力信号Ｄ
として入力されるとともに、クロック信号ＣＫとモジュ
ール信号Ｍ３が入力され、出力信号Ｑ3 が前記ＯＲ回路
１２に出力される。
【００３６】そして、モジュール信号Ｍ３がＬレベルの
ときは出力信号Ｑ3 がＬレベルとなり、モジュール信号
Ｍ３がＨレベルのときは出力信号Ｑ3 は通常のＤフリッ
プフロップの出力信号となる。
ときは出力信号Ｑ3 がＬレベルとなり、モジュール信号
Ｍ３がＨレベルのときは出力信号Ｑ3 は通常のＤフリッ
プフロップの出力信号となる。
【００３７】上記のようなプリスケーラ１１の動作を図
４及び図５に従って説明する。まず、モジュール信号Ｍ
１がＬレベルの場合を図４に従って説明すると、モジュ
ール信号Ｍ３がＬレベルである間は出力信号ＯＵＴはク
ロック信号ＣＫのパルスを３つカウントする毎に１つの
パルス信号を出力する３分周動作を行う。
４及び図５に従って説明する。まず、モジュール信号Ｍ
１がＬレベルの場合を図４に従って説明すると、モジュ
ール信号Ｍ３がＬレベルである間は出力信号ＯＵＴはク
ロック信号ＣＫのパルスを３つカウントする毎に１つの
パルス信号を出力する３分周動作を行う。
【００３８】一方、モジュール信号Ｍ３がＨレベルとな
ると、フリップフロップ回路ＦＦ２の出力信号Ｑ2 の立
ち下がりに基づいてフリップフロップ回路ＦＦ３の出力
信号Ｑ3 が立ち上がる。この結果、プリスケーラ１１は
クロック信号ＣＫのパルスを４つカウントする毎に１つ
のパルス信号を出力する４分周動作を行う。
ると、フリップフロップ回路ＦＦ２の出力信号Ｑ2 の立
ち下がりに基づいてフリップフロップ回路ＦＦ３の出力
信号Ｑ3 が立ち上がる。この結果、プリスケーラ１１は
クロック信号ＣＫのパルスを４つカウントする毎に１つ
のパルス信号を出力する４分周動作を行う。
【００３９】また、モジュール信号Ｍ１がＨレベルの場
合を図５に従って説明すると、モジュール信号Ｍ３がＬ
レベルである間は出力信号ＯＵＴはクロック信号ＣＫの
パルスを４つカウントする毎に１つのパルス信号を出力
する４分周動作を行う。
合を図５に従って説明すると、モジュール信号Ｍ３がＬ
レベルである間は出力信号ＯＵＴはクロック信号ＣＫの
パルスを４つカウントする毎に１つのパルス信号を出力
する４分周動作を行う。
【００４０】一方、モジュール信号Ｍ３がＨレベルとな
ると、フリップフロップ回路ＦＦ２の出力信号Ｑ2 の立
ち上がりに基づいてフリップフロップ回路ＦＦ３の出力
信号Ｑ3 が立ち上がる。この結果、プリスケーラ１１は
クロック信号ＣＫのパルスを５つカウントする毎に１つ
のパルス信号を出力する５分周動作を行う。
ると、フリップフロップ回路ＦＦ２の出力信号Ｑ2 の立
ち上がりに基づいてフリップフロップ回路ＦＦ３の出力
信号Ｑ3 が立ち上がる。この結果、プリスケーラ１１は
クロック信号ＣＫのパルスを５つカウントする毎に１つ
のパルス信号を出力する５分周動作を行う。
【００４１】すなわち、上記プリスケーラ１１はＰ分周
とＰ＋１分周動作に加えてＰ−１分周動作を行うことが
でき、Ｐ分周及びＰ＋１分周動作を行うときは前記従来
例と同様にスワロウカウンタ１０がプリスケーラ８の出
力信号のパルスをカウントしている間はプリスケーラ１
１はＰ＋１分周で動作し、スワロウカウンタ１０がＡ個
のパルスをカウントするとプリスケーラ１１はＰ分周で
動作する。
とＰ＋１分周動作に加えてＰ−１分周動作を行うことが
でき、Ｐ分周及びＰ＋１分周動作を行うときは前記従来
例と同様にスワロウカウンタ１０がプリスケーラ８の出
力信号のパルスをカウントしている間はプリスケーラ１
１はＰ＋１分周で動作し、スワロウカウンタ１０がＡ個
のパルスをカウントするとプリスケーラ１１はＰ分周で
動作する。
【００４２】従って、Ａ／Ｎの時間は１／（Ｐ＋１）・
Ｎの分周比で動作し、（Ｎ−Ａ）／Ｎの時間は１／Ｐ・
Ｎの分周比で動作する。このような動作により、ＶＣＯ
７の出力信号ｆvco は
Ｎの分周比で動作し、（Ｎ−Ａ）／Ｎの時間は１／Ｐ・
Ｎの分周比で動作する。このような動作により、ＶＣＯ
７の出力信号ｆvco は
【００４３】
【数６】
【００４４】となる。また、Ｐ−１分周及びＰ分周動作
を行うとき、ＶＣＯ７の出力信号ｆvco は
を行うとき、ＶＣＯ７の出力信号ｆvco は
【００４５】
【数７】
【００４６】となる。上記のようにＰ分周及びＰ＋１分
周動作と、Ｐ−１分周及びＰ分周動作を可能としたプリ
スケーラ１１を使用すると、前記メインカウンタ９の分
周比とプリスケーラ１１の分周比Ｐとの間の条件は
周動作と、Ｐ−１分周及びＰ分周動作を可能としたプリ
スケーラ１１を使用すると、前記メインカウンタ９の分
周比とプリスケーラ１１の分周比Ｐとの間の条件は
【００４７】
【数８】
【００４８】となる。この条件から
【００４９】
【数９】
【００５０】であるから、前記（７）式の分周比Ｐ・Ｎ
−ＡをＰの関数として表すと、Ｐ・Ｎ−Ａの分周比は
−ＡをＰの関数として表すと、Ｐ・Ｎ−Ａの分周比は
【００５１】
【数１０】
【００５２】から
【００５３】
【数１１】
【００５４】までと、
【００５５】
【数１２】
【００５６】から
【００５７】
【数１３】
【００５８】までと、
【００５９】
【数１４】
【００６０】から
【００６１】
【数１５】
【００６２】までと、
【００６３】
【数１６】
【００６４】から
【００６５】
【数１７】
【００６６】までという範囲となる。また、前記（６）
式の分周比Ｐ・Ｎ＋ＡをＰの関数として表すと、Ｐ・Ｎ
＋Ａの分周比は
式の分周比Ｐ・Ｎ＋ＡをＰの関数として表すと、Ｐ・Ｎ
＋Ａの分周比は
【００６７】
【数１８】
【００６８】から
【００６９】
【数１９】
【００７０】までとなる。従って、図６に示すように分
周比設定可能範囲Ｓは整数値としては連続する。この結
果、Ｎ＞Ｐ／２すなわち基準信号ｆｒの周波数を２倍と
しても整数値として連続した分周比を設定することがで
きるので、基準信号ｆｒの周波数を高めてロックアップ
速度を向上させることができる。
周比設定可能範囲Ｓは整数値としては連続する。この結
果、Ｎ＞Ｐ／２すなわち基準信号ｆｒの周波数を２倍と
しても整数値として連続した分周比を設定することがで
きるので、基準信号ｆｒの周波数を高めてロックアップ
速度を向上させることができる。
【００７１】
【発明の効果】以上詳述したように、この発明は基準信
号ｆｒの周波数を高くしてロックアップ時間を短縮可能
とするＰＬＬシンセサイザ回路を提供することができる
優れた効果を発揮する。
号ｆｒの周波数を高くしてロックアップ時間を短縮可能
とするＰＬＬシンセサイザ回路を提供することができる
優れた効果を発揮する。
【図１】本発明の原理説明図である。
【図２】一実施例の比較分周器を示すブロック図であ
る。
る。
【図３】一実施例のプリスケーラを示すブロック図であ
る。
る。
【図４】一実施例のプリスケーラの動作を示す波形図で
ある。
ある。
【図５】一実施例のプリスケーラの動作を示す波形図で
ある。
ある。
【図６】一実施例の周波数設定範囲を示す説明図であ
る。
る。
【図７】ＰＬＬシンセサイザ回路を示すブロック図であ
る。
る。
【図８】従来例の比較分周器を示すブロック図である。
２ 基準分周器 ３ 位相比較器 ４ 比較分周器 ５ チャージポンプ ６ ローパスフィルタ ７ 電圧制御発振器 ９ メインカウンタ １０ スワロウカウンタ １１ プリスケーラ ｆｒ 基準信号 ｆｐ 比較信号 ΦＲ，ΦＰ 出力信号 ＳＣＰ アナログ電圧信号
Claims (2)
- 【請求項１】 基準分周器（２）から出力される基準信
号（ｆｒ）と比較分周器（４）から出力される比較信号
（ｆｐ）を位相比較器（３）に入力して該位相比較器
（３）から前記両信号（ｆｒ，ｆｐ）の位相差に基づい
てパルス幅が増減する出力信号（ΦＲ，ΦＰ）を出力
し、前記位相比較器３の出力信号（ΦＲ，ΦＰ）をチャ
ージポンプ（５）でアナログ電圧信号（ＳＣＰ）に変換
し、前記チャージポンプ（５）の出力信号（ＳＣＰ）を
ローパスフィルタ（６）を介して電圧制御発振器（７）
に出力し、前記電圧制御発振器（７）の出力信号（ｆvc
o ）を前記比較分周器（４）に出力して前記基準信号
（ｆｒ）と比較信号（ｆｐ）の周波数及び位相を一致さ
せるように負帰還動作するＰＬＬシンセサイザ回路であ
って、前記比較分周器（４）はプリスケーラ（１１）と
スワロウカウンタ（１０）とメインカウンタ（９）とか
らなるスワロウカウンタ方式で構成し、前記プリスケー
ラ（１１）は複数の２モジュラス動作を可能とする複数
の分周比を設定可能としたことを特徴とするＰＬＬシン
セサイザ回路。 - 【請求項２】 前記プリスケーラ（１１）は分周比Ｐ−
１と分周比Ｐの２モジュラス動作と、分周比Ｐと分周比
Ｐ＋１の２モジュラス動作とを可能としたことを特徴と
する請求項１記載のＰＬＬシンセサイザ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4094770A JPH05268080A (ja) | 1992-03-20 | 1992-03-20 | Ｐｌｌシンセサイザ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4094770A JPH05268080A (ja) | 1992-03-20 | 1992-03-20 | Ｐｌｌシンセサイザ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05268080A true JPH05268080A (ja) | 1993-10-15 |
Family
ID=14119335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4094770A Withdrawn JPH05268080A (ja) | 1992-03-20 | 1992-03-20 | Ｐｌｌシンセサイザ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05268080A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100355837B1 (ko) * | 1993-03-10 | 2002-10-12 | 내셔널 세미콘덕터 코포레이션 | 위상 동기 루프 및 신호발생방법 |
-
1992
- 1992-03-20 JP JP4094770A patent/JPH05268080A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100355837B1 (ko) * | 1993-03-10 | 2002-10-12 | 내셔널 세미콘덕터 코포레이션 | 위상 동기 루프 및 신호발생방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |