JP4631120B2 - 周波数シンセサイザ、位相同期ループ周波数シンセサイザ - Google Patents

周波数シンセサイザ、位相同期ループ周波数シンセサイザ Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は周波数シンセサイザの技術分野にかかり、特に、リップル電流を正確に補償できる周波数シンセサイザに関する。
【0002】
【従来の技術】
セルラー電話機は周波数マルチチャネルアクセス方式を採用しており、使用周波数を空きチャネルに移行させるために、高速ロックアップが可能な周波数シンセサイザが必要となる。
【0003】
図7の符号101は、そのような周波数シンセサイザの従来技術のものであり、分数分周方式のPLL(Phase lock loop)回路が用いられている。
この周波数シンセサイザ101は、セルラー電話機の送受信回路を構成する半導体集積回路装置内に設けられており、発振器131、分周器132、基準クロック信号発生器133、位相比較器134、チャージポンプ回路135、ローパスフィルタ136、補償回路137、制御回路138を有している。発振器131は、外部出力信号OUTを出力しており、その外部出力信号OUTは、分周器132と、この周波数シンセサイザ101が設けられた半導体集積回路装置内の他の回路とに入力されている。
【0004】
分周器132は、入力された外部出力信号OUTを分周し、比較信号を生成し、位相比較器134に出力する。該位相比較器134は、分周器132から入力された比較信号の位相と、基準クロック信号発生器133から入力された基準クロック信号の位相とを比較し、チャージポンプ回路135を制御して制御信号を発生させており、その制御信号は、ローパスフィルタ136を介して、発振器131に出力されている。
【0005】
発振器131は、入力された制御信号により、外部出力信号OUTの周波数を変化させ、比較信号の位相が基準クロック信号の位相に一致するように動作する。その結果、外部出力信号OUTの周波数は、基準クロック信号の周波数を分周器132の分周値倍した値となる。
【0006】
上記分周器132は、制御回路138によって制御され、分周値が周期的に変化するように構成されており、例えば、基準クロック信号の周波数が200kHzであり、分周値が、その7周期(35μsec)の期間は5000、また、1周期(5μsec)の期間は5001である場合、8周期を平均した平均分周値は5000.125(=5000+1/8)になり、外部出力信号OUTの周波数は、基準クロック信号の平均分周値倍の、1000025kHzとなる。
【0007】
8周期中、6周期の分周値を4000、2周期の分周値を4001とすれば、平均分周値は4000.25となり、外部出力信号OUTの周波数は800.050MHzとなる。
【0008】
このように、平均分周値が小数点以下の桁まで値を有すれば、25kHzや12.5kHz等の狭いチャネル間隔で、800MHzや1GHz等の高周波を用いることが可能となる。
【0009】
しかし、上記のように分周値を周期的に変化させた場合、外部出力信号OUTが所望周波数にロックされた後でも、比較信号の位相と基準クロック信号の位相とが一致せず、位相差が生じる。そのため、チャージポンプ回路135から出力される制御信号にリップル電流が含まれてしまう。
【0010】
図8の符号aは、分周値をNとN+1とで変化させた場合に、外部出力信号OUTがロックされた後、分周器132から出力された比較信号の波形を示している。符号bは基準クロック信号の波形を示しており、符号cは、比較信号の位相と基準クロック信号の位相とが一致しない結果、チャージポンプ回路135から出力される制御信号に含まれるリップル電流の波形である。
【0011】
制御回路に含まれるリップル電流は、外部出力信号OUTにスプリアスを発生させてしまい、セルラー電話機等の通信機の受信特性を悪化させるばかりでなく、送信の際の妨害成分となってしまうので、大変大きな問題となる。
【0012】
この周波数シンセサイザ101は、DAコンバータ141とコンデンサ142とを有する補償回路137が設けられており、DAコンバータ141がコンデンサ142に印加する電圧を変化させ、リップル電流の電荷量と同じ電荷量で逆極性の補償電流を生成し、チャージポンプ回路135が出力する制御信号に重畳し、リップル電流をキャンセルしており、その結果、スプリアス成分のない外部出力信号OUTが得られる。
【0013】
時間とともに変化するリップル電流の電荷量は、一定の単位電荷量の整数倍になるように変化している。その単位電荷量は、比較信号と基準クロック信号との位相差と、チャージポンプ回路の出力電流との積で示されており、上記のように、外部出力信号OUTの周波数が1000025kHzの場合、チャージポンプ回路135の出力電流が+1mA又は−1mAの定電流であるものとすると、下記Qr
Figure 0004631120
が単位電荷量となる。
【0014】
そして、この単位電荷量Qrの±1倍から最大±7倍(±7Qr)の電荷量で、+7Qr→+5Qr→+3Qr→+1Qr→−1Qr→−3Qr→−5Qr→−7Qrの順序で、基準クロック信号と同じ周期で発生する。
【0015】
そのようなリップル電流を補償するためには、コンデンサ142の容量をCtとした場合、次式を満たす電圧Ve
t・Ve=Qr……(102)
を単位とし、DAコンバータ141が−7Ve、−5Ve、−3Ve、−1Ve、+1Ve、+3Ve、+5Ve、+7Veの大きさで出力電圧を変化させると、リップル電流と同じ電荷量で極性が逆向きの補償電流を発生させることができる。
【0016】
しかし、上記(101)式から分かるように、リップル電流の電流量は、チャージポンプ回路135の出力電流に比例し、その出力電流は、温度変化等の影響により、変動してしまうため、リップル電流を正確に補償できないという問題がある。
【0017】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、リップル電流を正確に補償できる技術を提供することにある。
【0018】
【課題を解決するための手段】
上記課題を解決するために、本発明の周波数シンセサイザは、制御信号に応じて発振信号の周波数を制御する発振器と、上記発振信号を分周して比較信号を生成する分数分周方式の分周器と、基準クロック信号を生成する基準クロック信号発生器と、上記比較信号の位相と上記基準クロック信号の位相とを比較して位相差信号を出力する位相比較器と、上記位相差信号に応じた電流を出力するチャージポンプ回路と、上記チャージポンプ回路から出力される電流の高周波成分を除去して上記制御信号として上記発振器に供給するローパスフィルタと、上記制御信号に含まれるリップル電流を補償するための補償電流を上記チャージポンプ回路の出力端に供給する補償回路と、を有し、上記チャージポンプ回路は電流源を含み、上記チャージポンプ回路から出力される電流は上記電流源の電流に対応しており、上記分周器は、上記発振信号を第1の値又は第2の値で分周するプリスケーラと上記プリスケーラの出力信号を分周して上記比較信号として出力するカウンタとを含み、上記補償電流は、上記チャージポンプ回路の上記電流源の電流と上記プリスケーラの出力信号とに基づいて決定される。
また、請求項2に記載の周波数シンセサイザは、請求項1に記載の周波数シンセサイザであって、上記チャージポンプ回路の上記電流源に選択的に接続される検出用コンデンサを含み、上記検出用コンデンサの電圧から基準電圧を生成する補正回路を更に有し、上記補償回路は、上記基準電圧に応じた電圧を出力する電圧発生器と、上記電圧発生器と上記チャージポンプ回路の出力端との間に接続されている補償用コンデンサとを含み、上記検出用コンデンサと上記補償用コンデンサとの容量比が、上記プリスケーラの一方の分周値と、周期的に変化する上記分数分周の一周期と、上記分数分周の一方の分周値の期間とに基づいて決定され、上記基準電圧を生成するための上記検出用コンデンサの上記電圧は、上記プリスケーラの一方の分周値の一周期に対応する期間上記チャージポンプ回路の上記電流源の電流により上記検出用コンデンサを充放電したものである
更に、請求項3に記載の周波数シンセサイザは、請求項2に記載の周波数シンセサイザであって、上記検出用コンデンサにおける第1の充放電の時間と第2の充放電の時間の差が上記一方の分周値で分周された上記発振信号の一周期の期間になるように設定されており、上記第1の充放電による上記検出用コンデンサの電圧と上記第2の充放電による上記検出用コンデンサの電圧との差から上記基準電圧を生成する。
更に、請求項4記載の周波数シンセサイザは、請求項2又は3に記載の周波数シンセサイザであって、上記電圧発生器は上記基準電圧の整数倍の電圧を上記補償用コンデンサに出力する。
請求項5記載の発明は、VCO出力信号を生成する電圧制御可変周波数発振回路と、上記VCO出力信号を分周して分周出力信号を生成する可変N分周回路と、基準クロック信号生成回路と、分周出力信号と基準クロック信号とを比較して位相差時間信号を出力する位相比較回路と、位相差時間信号に対応するパルス幅を持つ電流パルスを出力するチャージポンプ回路と、上記分周回路における可変N分周によって生じるチャージポンプ出力電流のリップル成分を相殺するスプリアス補償回路と、上記チャージポンプ回路からの出力電流と上記スプリアス補償回路からの出力電荷との和を入力して制御信号を上記発振回路に供給するローパスフィルタと、上記スプリアス補償回路に対する電圧を生成する補償電圧生成回路と、を有し、上記可変N分周回路が、上記VCO出力信号を第1の値又は第2の値で分周するプリスケーラと、上記プリスケーラ出力によって駆動されて上記位相比較回路の入力を駆動するカウンタとを含み、上記補償電圧生成回路が生成する電圧が、プリスケーラ出力クロック周期と上記チャージポンプ回路の出力電流とに基づいている位相同期ループ周波数シンセサイザである。
請求項6記載の発明は、請求項5に記載の位相同期ループ周波数シンセサイザであって、上記スプリアス補償回路が、一方の端子が上記チャージポンプ回路の出力に結合された補償用コンデンサと、上記補償用コンデンサの他方の端子を駆動する電圧発生器とを有し、C×ΔV(Cは補償用コンデンサの静電容量、ΔVは電圧発生器の電圧変化量)の電荷を上記補償用コンデンサに生成する。
【0019】
本発明は以上のように構成されており、発振器が出力する発振信号を分周器内のプリスケーラがその分周値を周期的に変化させながら発振信号を分周し、それに応じてカウンタが動作して比較信号を生成しており、その比較信号と、基準クロック信号とが位相比較器に入力されている。
【0020】
位相比較器は、チャージポンプ回路を動作させており、入力された基準クロック信号の位相と比較信号の位相とを比較し、その位相差に応じてチャージポンプ回路が定電流の電流を出力し、ローパスフィルタでその高周波成分を除去することで制御信号を生成している。
【0021】
発振器には、ローパスフィルタから出力された制御信号が入力されており、発振器はその制御信号に基いて、発振信号の周波数を変化させる。その結果、発振信号の周波数は、基準クロック信号の周波数の平均分周値倍になり、それにより、発振信号を高周波化すると共に、チャネル間隔を短かくしている。
【0022】
この周波数シンセサイザには、補償回路が設けられており、制御信号に含まれるリップル電流とは逆極性の補償電流を発生し、その補償電流を制御信号に重畳するので、制御信号に含まれるリップル電流がキャンセルされ、発振信号のスプリアス成分が除去される。
【0023】
しかし、リップル電流の電荷量が変動し、補償電流と一致しなくなると、リップル電流を正確にキャンセルできなくなってしまう。
そこで、補償電流の電流量をチャージポンプ回路の出力電流量の変化に追随させる周波数シンセサイザが提案されている。リップル電流の電荷量はチャージポンプ回路の出力電流の電流量に比例するため、一度、補償電流の基準となる電荷量をリップル電流の電荷量に一致させると、リップル電流が変化しても補償電流がそれに追随するため、補償電流の電荷量がリップル電流の電荷量と逆極性で正確に等しくなる。
【0024】
その周波数シンセサイザの補償回路は、補償用コンデンサと電圧発生器とを有し、補償用コンデンサの一端がチャージポンプ回路の出力端に接続され、他端が電圧発生器に接続され、電圧発生器が入力された基準電圧に基いて補償用コンデンサに印加する電圧を変化させ、補償電流を生成する。この基準電圧は、補正回路から供給される。この補正回路は、チャージポンプ回路によって充電又は放電される検出用コンデンサを有し、その検出用コンデンサの電圧を基準電圧として出力する。すると、補償電流の電流量がチャージポンプ回路の出力電流の電流量に追随し、その結果、補償電流の電荷量をリップル電流の電荷量に追随させることができる。
【0025】
しかしながら、リップル電流の単位電荷量は、比較信号と基準クロック信号との位相差と、チャージポンプ回路の出力電流との積で現われており、基準クロック信号と同じ周期で、単位電荷量の整数倍で変化しながら発生する。
【0026】
このため、リップル電流の単位電荷量に関係する発振信号と無関係に、検出用コンデンサの充放電時間を設定してしまうと、発振信号の周期が変化したときに、発振信号の変化に追随して充放電時間が変化せず、検出用コンデンサに充放電される電荷も変化しない。
【0027】
従って、検出用コンデンサに充放電される電荷によって規定される補償電流の電流量が、発振信号の変化後の出力電流の電流量に追随できなくなり、補償電流の電荷量をリップル電流の電荷量に追随させてリップル電流をキャンセルすることができなくなる。
【0028】
しかしながら、本発明では、基準電圧を決定する際に、周期的に変化するプリスケーラの分周値の一方の分周値と、周期的に変化する分周値の一周期と、一方の分周値の期間とに基づいて、検出用コンデンサと補償用コンデンサとの容量比を定めており、その容量比を満たす検出用コンデンサをプリスケーラの一周期分の期間だけチャージポンプ回路の出力電流で充放電させ、該充放電の際に検出用コンデンサの両端に現れる電圧から基準電圧を生成している。
【0029】
このため、発振信号の周期が変動すると、その変動に対応して基準電圧も変動する。
補償回路では、電圧発生器が基準電圧に応じた電圧を補償用コンデンサに出力し、補償用コンデンサが充放電されることで補償電流が生成されるので、基準電圧が変動すると補償電流の電流量も変動し、補償電流を発振信号の変化が原因となるチャージポンプ回路の出力電流の電流量の変動に追随させることができる。
【0030】
従って、発振信号が変化した後にも、補償電流の電荷量をリップル電流の電荷量に追随させることができ、リップル電流を正確にキャンセルすることが可能になる。
【0031】
また、検出用コンデンサの充放電時間を異ならせ、各充放電時間の差が一方の分周値で分周された前記発振信号の一周期分の期間になるようにして、検出用コンデンサの充電又は放電を少なくとも二回行い、各充放電において検出用コンデンサに現れた電圧を記憶し、その電圧の差から、基準電圧を得ている。このようにすることで、充放電を制御するスイッチが導通状態から遮断状態に転じる時間と、遮断状態から導通状態に転じる時間の差等に起因する電圧値の誤差を基準電圧から除去することができるので、補償電流の電荷量をリップル電流の電荷量に(逆極性で)正確に等しくすることができる。
【0032】
【発明の実施の形態】
図1を参照し、符号1は本発明の周波数シンセサイザの第一例であり、半導体集積回路装置内に設けられている。
【0033】
この周波数シンセサイザ1は、発振器31(電圧制御発振器)、分周器32、基準クロック信号発生器33、位相比較器34、チャージポンプ回路35、ローパスフィルター36、制御回路38、補正回路10および補償回路37を有しており、発振器31、分周器32、位相比較器34、チャージポンプ回路35、ローパスフィルタ36が、PLLループを構成している。発振器31が出力する外部出力信号OUTは、半導体集積回路装置内の他の回路に供給されると共に、分周器32にも出力されている。
【0034】
分周器32は、制御回路38によって制御され、分周値を周期的に変化させるように構成されており、入力された外部出力信号OUTをその分周値によって分周し、比較信号を生成するようにされている。
【0035】
基準クロック信号発生器33は、所定周波数の基準クロック信号を発生しており、その基準クロック信号と上記比較信号とが位相比較器34に入力されている。
位相比較器34は、両方の信号の位相を比較して位相差を求め、その位相差に基いてチャージポンプ回路35を制御し、チャージポンプ回路35は、入力された位相差信号を電流変換し、制御信号として、ローパスフィルタ36を介して発振器31に出力する。
【0036】
発振器31は、入力された制御信号に従い、比較信号と基準クロック信号との位相差を小さくする方向に外部出力信号OUTの周波数を変化させ、外部出力信号OUTの周波数が基準クロック信号を分周器32の平均分周値倍した値になったところでPLLループがロックするように構成されている。
【0037】
分周器32の分周値が、例えば基準クロック信号の7周期の期間はN、1周期の期間はN+1として、7周期と1周期の合計の8周期を単位として(以下でこの単位を分数分周の一周期と称する)、周期的に分周値を変化させる場合には、平均分周値はN+1/8となる。基準クロック信号が200kHzであり、上記Nが5000である場合、外部出力信号OUTは周波数1000025kHzとなる。
【0038】
チャージポンプ回路35の出力段は、図2に示すように、ソース用の定電流回路41と、シンク用の定電流回路42と、ソース側のスイッチ441と、シンク側のスイッチ442とを有しており、位相比較器34によってそれらのスイッチ441、442が制御され、ソース用の定電流回路41とシンク用の定電流回路42のいずれか一方が、基準クロック信号と比較信号の位相差に応じた時間だけ、出力端子に接続される。その結果、チャージポンプ回路35は、位相差に応じた時間だけ、定電流が流入/流出するように構成されている。
【0039】
そして、チャージポンプ回路35で流入/流出する定電流が、制御信号となり、その制御信号は、ローパスフィルタ36を介して、発振器31に出力される。
発振器31は、入力された制御信号により、外部出力信号OUTの周波数を変化させ、比較信号の位相を基準クロック信号の位相に一致させるように動作する。
【0040】
補正回路10は、図2に示すように、第1のスイッチ21と、第2のスイッチ22と、検出用コンデンサ23とを有しており、検出用コンデンサ23の一端は接地電位に接続されている。検出用コンデンサ23の他端は、第1のスイッチ21と第2のスイッチ22を介して電源電圧Vccのラインとシンク用の定電流回路42にそれぞれ接続されており、第1のスイッチ21が閉状態で、且つ第2のスイッチ22が開状態のときには、検出用コンデンサ23の他端の電圧V23が電源電圧Vccになるまで充電される。
【0041】
他方、第1のスイッチ21が開状態、第2のスイッチ22が閉状態のときには、検出用コンデンサ23の他端の電圧V23はシンク用の定電流回路42の出力電流Ioutで定電流放電され、単位時間当たりIout/Ctの割合でその電圧が降下する。
【0042】
補正回路10内には、ADコンバータ25と、第1、第2のラッチ26、27と、減算回路28と、DAコンバータ29とが設けられており、検出用コンデンサ23の電圧は、ADコンバータ25でディジタル値に変換され、第1のラッチ26又は第2のラッチ27に記憶されるように構成されている。
【0043】
第1のラッチ26の記憶内容と第2のラッチ27の記憶内容とが、減算回路28で減算され、その減算値がDAコンバータ29に出力される。その結果、第1のラッチ26に記憶されたディジタル値と、第2のラッチ27に記憶されたディジタル値の差分が、DAコンバータ29によりアナログ値に再変換され、そのアナログ値が基準電圧として補償回路37に出力される。
【0044】
補償回路37には、補償電流を生成するための電圧を生成する電圧発生器45と、補償電流生成用の補償用コンデンサ46とが設けられており、補正回路10から基準電圧が入力されると、電圧発生器45が基準電圧に基づいて電圧を生成し、補償用コンデンサ46に出力し、補償用コンデンサ46を充放電させることで補償電流を生成する。そして、この補償電流を制御信号に重畳することにより、リップル電流をキャンセルするように構成されている。
【0045】
上記のような構成を有する周波数シンセサイザ1が、リップル電流をキャンセルする動作について、図5のタイミングチャートを用いて、その動作順序を説明すると、予め、補償回路37や補正回路10が動作をしない状態で、周波数シンセサイザ1のPLLループをロックさせて、外部出力信号OUTの周波数がある程度安定した状態にしておく。この状態から、第1のスイッチ21が閉状態、第2のスイッチ22が開状態になり、検出用コンデンサ23の電圧V23が電源電圧Vccに充電される。
【0046】
次に、第1のスイッチ21が開状態(図5符号a)、第2のスイッチ22が閉状態になると(符号b)、検出用コンデンサ23の他端はシンク用の定電流回路42に接続され、シンク用の定電流回路42の出力電流Ioutによって定電流放電される。
【0047】
補正回路10には、分周器32の出力が接続され、該分周器32で分周された外部出力信号OUTが入力されている。第2のスイッチ22が閉状態を維持する期間は、分周された外部出力信号OUTの周期の整数倍になるように、制御回路38で制御されている。
【0048】
このとき、分周器32では外部出力信号OUTがN,N+1の2種類の分周値で分周される。ここで、分周器32は、図3に示すように、1/Np、1/(Np+1)の固定分周が可能なプリスケーラ321と、プリスケーラ321の出力信号に応じて動作するメインカウンタ322及びサブカウンタ323と、加算器(アダー)324とで構成されている。この分周器32の分周値Naは、
【0049】
Na=Np×Nmain+Nsub
で与えられ、Np=2xとすると、
0≦Nsub<2x,2x≦Nmain<2y(y>x)
の関係が成立する。例えば、サブカウンタ323を5ビットカウンタ、メインカウンタ322を11ビットカウンタとすると、Np=32、Np+1=33、2x=25,2y=211となる。サブカウンタ323にはNsubがセットされ、メインカウンタ322にはNmainがセットされる。以下、外部出力信号OUTがプリスケーラ321で1/Npに分周された信号の周期を用いて、検出用コンデンサ23が充放電される場合について説明する。
【0050】
プリスケーラ321で分周された外部出力信号OUTの周波数をfvco/Np、検出用コンデンサ23の容量をCtとし、2周期分の時間{2×(Np/fvco)}だけ閉状態を維持するものとすると、検出用コンデンサ23の電圧V23は、
Figure 0004631120
と表せる。
上記Verrは、第2のスイッチ22が閉状態から開状態に移行する時間と、開状態から閉状態に移行する時間の差や、その他の原因による誤差電圧である。
【0051】
2×(Np/fvco)の時間が経過した後、第2のスイッチ22が開状態になると、ADコンバータ25が動作を開始し、検出用コンデンサ23の電圧V23をディジタル値に変換する(符号d)。そのディジタル値は、第1のラッチ26に記憶される(符号e)。
【0052】
第2のスイッチ22が開状態になった後、第1のスイッチ21が再度閉状態になると(符号f)、検出用コンデンサ23は充電され、その電圧V23は電源電圧Vccとなる。
【0053】
その状態から第1のスイッチ21が開状態、第2のスイッチ22が閉状態になると(符号g、h)、検出用コンデンサ23はシンク用の定電流回路42に接続され、検出用コンデンサ23は定電流放電を開始する(符号i)。
【0054】
このとき、第2のスイッチ22は、プリスケーラ321で分周された外部出力信号OUTの1周期分の時間だけ閉状態を維持すると、検出用コンデンサ23の電圧V23は、
Figure 0004631120
となる。
【0055】
このときにも、外部出力信号OUTは、分周器32のプリスケーラ321でNp,Np+1の2種類の分周値で分周されるが、ここではNpなる分周値で分周される場合について説明する。
【0056】
1×(Np/fvco)の期間が経過し、第2のスイッチ22が開状態に転じた後、ADコンバータ25が動作を開始し、検出用コンデンサ23の電圧V23をディジタル値に変換する(符号j)。そのディジタル値は第2のラッチ27に記憶される(符号k)。
【0057】
このように、第1、第2のラッチ26、27にディジタル値が記憶された後、減算回路28によって、第1、第2のラッチ26、27に記憶されたディジタル値の差が求められる。第1のラッチ26に記憶された電圧値をV1、第2のラッチ27に記憶された電圧値をV2とすると、その差分の電圧Vdは、
Figure 0004631120
となり、誤差電圧Verrが消去される。
【0058】
従って、減算回路28から出力される電圧Vdを示すディジタル値には誤差電圧Verrは含まれていない。そのディジタル値はDAコンバータ29によって実際の電圧に変換され、基準電圧Vdとして補償回路37に出力される。
【0059】
外部出力信号OUTが、分周器32で、基準クロック信号のT1、T2周期の期間にそれぞれN、N+1なる分周値で分周され、平均分周値がN+{T2/(T1+T2)}となる場合、外部出力信号OUTの周波数をfvcoとすると、リップル電流の電荷量は、下記Qr
【0060】
r={ 2 /(T1+T2)}・(1/fvco)・Iout・(1/2)……(4)
を単位電荷量とし、その整数倍の電荷量となる。なお、(4)式で(T1+T2)は、分数分周の一周期に相当する。
【0061】
補償回路37内の補償用コンデンサ46の容量をC0、電圧発生器45の電圧変化量をVADとすると、補償電流の電荷量は、C0・VADになる。ADコンバータ45の電圧変化量VADは、入力された基準電圧Vdの整数倍になるものとすると、電圧変化量VADの最小値は基準電圧Vdに等しく、その場合の補償電流の電荷量Q0は、
0=C0・Vd……(5)
となる。
【0062】
上記電荷量Q0が補償電流の単位電荷量であり、リップル電流を正確にキャンセルするためには、その単位電荷量Q0を、リップル電流の単位電荷量Qrに等しくする必要がある。従って、次式、
0=Qr……(6)
を満たす必要がある。
【0063】
ソース用の定電流回路41の出力電流がシンク用の定電流回路42の出力電流Ioutと等しいものとし、上記(3)〜(6)式を連立させ、整理するとQ0、Qr、Iout、Vd、fvcoが消去され、下記条件式が導かれる。
【0064】
0/Ct 2 /{2×(T1+T2)×Np}……(7)
この条件式(7)を満たすように、すなわち左辺の容量C0、tの比C0/Ctが右辺の値になるように、補償用コンデンサ46、検出用コンデンサ23の容量を設定する。
【0065】
このように、補償用コンデンサ46、検出用コンデンサ23の容量比C0/Ctが(7)式を満たすようにしておけば、補償電流の単位電荷量Q0が、リップル電流の単位電荷量Qrに等しくなるようにすることができる。しかも、上記(7)式の右辺には出力電流Ioutの項が含まれていないので、C0/Ctが(7)式を満たしている場合には、出力電流Ioutの電流量が変動しても、補償電流の電流量がその変化に追随し、リップル電流を正確にキャンセルできるようになっている。
【0066】
補償用コンデンサ46、検出用コンデンサ23を半導体集積回路装置内に形成する場合、その容量C0、Ctを設計値通りにすることは難しいが、補償用コンデンサ46と、検出用コンデンサ23を同じ材質、同じ構造にした場合、容量の比C0/Ctは一定にしやすい。
【0067】
また、温度等の影響によって容量C0、Ctの値が変動する場合でも、補償用コンデンサ46、検出用コンデンサ23が、同じ材質・構造で、同じ半導体集積回路装置内に形成されている場合は、その容量変化の割合は同じであり、容量の比C0/Ctは変化しないので、上記(7)式を逸脱するようなことはない。
【0068】
なお、上記(7)式で、T1=7、T2=1、Np=32とし、平均分周値が32+1/8となった場合には、(7)式は
0/Ct=1/{2×(7+1)×32}……(8)
=1/512
となり、補償用コンデンサ46の容量Ctは、検出用コンデンサ23の容量C0の512倍となり、検出用コンデンサ23の容量C0が0.1pFであれば、補償用コンデンサ46の容量Ctは、51.2pFとなる。
【0069】
従って、補償用コンデンサ46、検出用コンデンサ23を同じ材質、同じ構造の0.1pFのコンデンサで構成する場合には、補償用コンデンサ46と、検出用コンデンサ23とを、それぞれを512個、1個のコンデンサで構成すればよいことになる。
【0070】
このとき、チャージポンプ回路35の出力電流Ioutを1mA、外部出力信号OUTの周波数を1GHzとすると、基準電圧Vdは、上記(3)式より、
d=1(mA)・{1×32/1(GHz)}/51.2(pF)
=0.625(V)
となる。
【0071】
ところで、本発明と同様にリップル電流を正確に補償する目的で、図4に示すような回路が、本発明の発明者等によって既に考案されている。なお、図4は、図1に加えて水晶発振器11が設けられているほかは図1と構成が共通なので、符号も図1と同じものを付し、各構成については説明を省略している。
【0072】
この回路1には、図4に示すように水晶発振器11が設けられており、検出用コンデンサ23の充放電時間を、水晶発振器11が出力する10MHz程度のクロック信号に基づいて決定している。
【0073】
水晶発振器11のクロック信号の周波数をfrとしたときに、検出用コンデンサ23の両端の電圧が電源電圧Vccにある状態から、水晶発振器11のクロック信号の2周期分の時間(2/fr)だけ定電流放電させ、検出用コンデンサ23の両端の電圧V1を求め、その後、検出用コンデンサ23の両端の電圧を電源電圧Vccに復帰させ、水晶発振器11のクロック信号の1周期分の時間(1/fr)だけ定電流放電させて、検出用コンデンサ23の両端の電圧V2を求めたときに、その差分電圧Vdを求めると、
d=V1−V2=Iout・(1/fr)/Ct……(3)′
となる。
【0074】
また、分周器32の平均分周値がN+1/8である場合、外部出力信号OUTの周波数をfvcoとすると、リップル電流の電荷量は、下記Qr
r=(1/8)・(1/fvco)・Iout・(1/2)……(4)′
を単位電荷量とし、その整数倍の電荷量となる。
【0075】
さらに、補償回路37内の補償用コンデンサ46の容量をC0、電圧発生器45の電圧変化量をVADとすると、補償電流の電荷量は、C0・VADになる。ADコンバータ45の電圧変化量VADは、入力された基準電圧Vdの整数倍になるものとすると、電圧変化量VADの最小値は基準電圧Vdに等しく、その場合の補償電流の電荷量Q0は、
0=C0・Vd……(5)′
となる。
【0076】
上記電荷量Q0が補償電流の単位電荷量であり、リップル電流を正確にキャンセルするためには、その単位電荷量Q0を、リップル電流の単位電荷量Qrに等しくする必要がある。従って、次式、
0=Qr……(6)′
を満たす必要がある。
【0077】
こうして、上記(3)′〜(6)′式を連立させ、整理するとQ0、Qr、Iout、Vdが消去され、下記条件式が導かれる。
0/Ct=(fr/fvco)・(1/16)……(7)′
図4に示した回路では、(7)′式を満たすように、補償用コンデンサ、検出用コンデンサ46、23の容量C0、Ctを決定しておけば、出力電流Ioutの影響に関わらず、リップル電流を補償するように補償電流を出力することができる。
【0078】
しかも、検出用コンデンサ23の充放電時間を決定するために水晶発振器11から出力されるクロック信号を用いている。このクロック信号は、常に一定周期(1/fr)を有しているので、PLLループがロックする前の状態であって、発振器31の出力周波数fvcoが定まらない状態においてもリップル電流の補償ができるという利点がある。
【0079】
しかしながら上記(7)′式の右辺には、(fr/fvco)なる項があるので、(fr/fvco)が変化すると、(7)′式を満足させるためには、補償用コンデンサ46と検出用コンデンサ23の容量比を変化させなければならないことになる。
【0080】
このため、水晶発振器11のクロック信号が温度補償されてfrが一定値になっていたとしても、発振器31が数種類の周波数を有する外部出力信号OUTを出力可能な場合には、(7)′式を満たす周波数fvcoの外部出力信号OUTが出力されている状態から、異なる周波数fvco の外部出力信号OUTを出力すると、周波数fvco の変化に対応して、(C0/Ct)を変化させなければ(7)′式を満たすことができないので、異なる周波数の外部出力信号OUTを出力するたびに、(C0/Ct)を調整しなければ、リップル電流を正確にキャンセルすることができなくなってしまうという事情があった。
【0081】
しかしながら、本発明では、上記(7)式にみるように、C0/Ctの右辺には、出力電流Ioutや、発振器31の出力周波数fvcoの項は現れておらず、分周値が一定であれば定数になるので、(7)式を満たした状態から、発振器31が異なる周波数を出力した場合でも、(7)式を逸脱することなく、リップル電流を正確にキャンセルすることができ、外部出力信号OUTの周波数に合わせて、補償用コンデンサ、検出用コンデンサ46、23の容量比C0/Ctを再調整する必要がない。
【0082】
さらに、水晶発振器11を用いた図4の回路の場合、水晶発振器11の出力周波数は10MHz程度なので、その周期は100nsec程度となり、その100nsec程度を単位時間として検出用コンデンサ23を充電していたが、本発明では、外部出力信号OUTの周波数が1GHz程度であって、分周比が32や、16の場合には、分周器33の出力信号の周期は、それぞれ32nsec、16nsecになるので、図4に示した回路に比して、短時間で検出用コンデンサ23を充放電させることができる。
【0083】
このため、短い充放電時間に対応するように、検出用コンデンサ23の容量Ctを小さくすることができ、特に当該周波数シンセサイザ1を半導体集積回路に形成する際には、回路規模を小さくすることができるので、有用である。
【0084】
以上は、補償回路37が、一個のコンデンサ(補償用コンデンサ46)に電圧を印加する場合について説明したが、本発明は、そのような補償回路37を有する周波数シンセサイザ1に限定されるものではない。
【0085】
例えば、上述した補償回路37に替え、図6に示す補償回路37'を用いた周波数シンセサイザ2(本発明の第二例)も本発明に含まれる。
この周波数シンセサイザ2は、補償回路37'以外は第一例の周波数シンセサイザ1と同じ構成であり、全体動作の説明は省略する。
【0086】
該補償回路37'は、複数の検出用コンデンサ53と、複数のスイッチ54と、電圧発生器51とを有している。電圧発生器51は、二個の電源511、512を有しており、各コンデンサ53の一端は、それぞれスイッチ54を介して二個の電源511、512に接続され、他端はチャージポンプ回路35の出力端子に接続されている。
【0087】
補正回路10から入力された基準電圧Vdは、電圧発生器51に入力され、その電圧発生器51は、二個の電源511、512の出力電圧を、基準電圧Vdの大きさだけ異ならせる。
【0088】
スイッチ54は、各コンデンサ53を、二個の電源511、512のうちのいずれか一方に接続するように構成されており、コンデンサ53の容量をC0とすると、1個のコンデンサ53の接続を電源511、512の一方から他方に切り換えることで、±C0・Vd(=Qr)の電荷量の補償電流を発生させることができる。従って、M個のコンデンサ53の接続を切り替えた場合、電荷量±M・Qrの補償電流を発生させることができる。
【0089】
この補償回路37'と補正回路10でも、チャージポンプ回路35の出力電流Ioutの変動や容量C0、Ctの変動の影響を受けず、リップル電流を正確にキャンセルすることができる。
【0090】
また、上記実施形態では、分数分周の一周期内で、分周器32内のプリスケーラ321の分周値をNp、Np+1の二種類で変化させて外部出力信号OUTを分周する場合について説明したが、本発明はこれに限らず、分数分周の一周期内で、分周器32の分周値を例えば3種類や、4種類等の複数種類の分周値にして、外部出力信号OUTを分周するような構成にしても良い。
【0091】
【発明の効果】
チャージポンプ回路の出力電流の変動、補償回路内のコンデンサの容量変動、外部出力信号の周波数等による影響を受けることなく、リップル電流を正確にキャンセルすることができる。
【図面の簡単な説明】
【図1】本発明の周波数シンセサイザの第一例を示すブロック図
【図2】その周波数シンセサイザのチャージポンプ回路と補正回路の内部ブロック図
【図3】分周器32の内部ブロック図
【図4】本発明に関係する別の周波数シンセサイザの構成を示すブロック図
【図5】補正回路の動作を説明するためのタイミングチャート
【図6】本発明の周波数シンセサイザの第二例を示す部分ブロック図
【図7】従来技術の周波数シンセサイザを示すブロック図
【図8】リップル電流を説明するためのタイミングチャート
【符号の説明】
1、2……周波数シンセサイザ 10……補正回路 23……検出用コンデンサ 31……発振器 32……分周器 34……位相比較器 35……チャージポンプ回路 37、37'……補償回路 45、51……電圧発生器 46、53……補償用コンデンサ

Claims (6)

  1. 制御信号に応じて発振信号の周波数を制御する発振器と、
    上記発振信号を分周して比較信号を生成する分数分周方式の分周器と、
    基準クロック信号を生成する基準クロック信号発生器と、
    上記比較信号の位相と上記基準クロック信号の位相とを比較して位相差信号を出力する位相比較器と、
    電流源を含み、上記位相差信号に応じて、上記電流源の電流に対応する電流を出力するチャージポンプ回路と、
    上記チャージポンプ回路の上記電流源に選択的に接続される検出用コンデンサを含み、上記検出用コンデンサの電圧から基準電圧を生成する補正回路と、
    上記チャージポンプ回路から出力される電流の高周波成分を除去して上記制御信号として上記発振器に供給するローパスフィルタと、
    上記制御信号に含まれるリップル電流を補償するための補償電流を上記チャージポンプ回路の出力端に供給する補償回路と、
    を有し、
    上記分周器は、上記発振信号を第1の値又は第2の値で分周するプリスケーラと、上記プリスケーラの出力信号を分周して上記比較信号として出力するカウンタとを含み、
    上記補償回路は、上記基準電圧に応じた電圧を出力する電圧発生器と、上記電圧発生器と上記チャージポンプ回路の出力端との間に接続されている補償用コンデンサとを含み、
    上記検出用コンデンサと上記補償用コンデンサとの容量比が、上記プリスケーラの一方の分周値と、周期的に変化する上記分数分周の一周期と、上記分数分周の一方の分周値の期間とに基づいて決定され、
    上記補償電流は、上記チャージポンプ回路の上記電流源の電流と上記プリスケーラの出力信号とに基づいて決定され
    上記基準電圧を生成するための上記検出用コンデンサの上記電圧は、上記プリスケーラの一方の分周値の一周期に対応する期間に上記チャージポンプ回路の上記電流源の電流により上記検出用コンデンサを充放電したものである、
    周波数シンセサイザ。
  2. 上記検出用コンデンサにおける第1の充放電の時間と第2の充放電の時間の差が上記一方の分周値で分周された上記発振信号の一周期の期間になるように設定されており、上記第1の充放電による上記検出用コンデンサの電圧と上記第2の充放電による上記検出用コンデンサの電圧との差から上記基準電圧を生成する請求項に記載の周波数シンセサイザ。
  3. 上記電圧発生器は上記基準電圧の整数倍の電圧を上記補償用コンデンサに出力する請求項又はに記載の周波数シンセサイザ。
  4. VCO出力信号を生成する電圧制御可変周波数発振回路と、
    上記VCO出力信号を分周して分周出力信号を生成する可変N分周回路と、
    基準クロック信号生成回路と、
    分周出力信号と基準クロック信号とを比較して位相差時間信号を出力する位相比較回路と、
    位相差時間信号に対応するパルス幅を持つ電流パルスを出力するチャージポンプ回路と、
    上記分周回路における可変N分周によって生じるチャージポンプ出力電流のリップル成分を相殺するスプリアス補償回路と、
    上記チャージポンプ回路からの出力電流と上記スプリアス補償回路からの出力電荷との和を入力して制御信号を上記発振回路に供給するローパスフィルタと、
    上記スプリアス補償回路に対する電圧を生成する補償電圧生成回路と、
    を有し、
    上記可変N分周回路が、上記VCO出力信号を第1の値又は第2の値で分周するプリスケーラと、上記プリスケーラ出力によって駆動されて上記位相比較回路の入力を駆動するカウンタとを含み、
    上記補償電圧生成回路により生成される電圧が、プリスケーラ出力クロック周期と上記チャージポンプ回路の出力電流とに基づいている、
    位相同期ループ周波数シンセサイザ。
  5. 上記スプリアス補償回路が、一方の端子が上記チャージポンプ回路の出力に結合された補償用コンデンサと、上記補償用コンデンサの他方の端子を駆動する電圧発生器とを有し、C×ΔV(Cは補償用コンデンサの静電容量、ΔVは電圧発生器の電圧変化量)の電荷を上記補償用コンデンサに生成する請求項に記載の位相同期ループ周波数シンセサイザ。
  6. 上記補償電圧生成回路が、検出用コンデンサと、上記検出用コンデンサをプリチャージする第1のスイッチと、上記検出用コンデンサを上記チャージポンプ回路の出力電流に結合する第2のスイッチとを有し、
    プリスケーラ出力クロック周期の間に上記検出用コンデンサに積分されるチャージポンプ回路の出力電流によって補償電圧が生成され、
    上記補償用コンデンサの容量に対する上記検出用コンデンサの容量の比が、可変N分周の変化の割合に対する上記プリスケーラの分周値の比で決定される、請求項5に記載の位相同期ループ周波数シンセサイザ。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7012984B2 (en) * 1999-07-29 2006-03-14 Tropian, Inc. PLL noise smoothing using dual-modulus interleaving
KR100519482B1 (ko) * 2002-11-30 2005-10-07 인티그런트 테크놀로지즈(주) 전압 제어 발진기의 주파수 이득 변화가 보상된 위상 고정루프 주파수 합성기
US7038507B2 (en) * 2003-11-14 2006-05-02 Teledyne Technologies Incorporated Frequency synthesizer having PLL with an analog phase detector
DE102004041656B4 (de) * 2004-08-27 2007-11-08 Infineon Technologies Ag Phasenregelkreis und Verfahren zum Abgleichen eines Schleifenfilters
JP4251640B2 (ja) * 2004-12-17 2009-04-08 インターナショナル・ビジネス・マシーンズ・コーポレーション クロック生成回路及びその方法
KR100717880B1 (ko) * 2005-05-19 2007-05-14 최중호 Sar 방식을 이용한 연속-시간 아날로그 필터의 주파수 보정 회로
DE102005023909B3 (de) * 2005-05-24 2006-10-12 Infineon Technologies Ag Digitaler Phasenregelkreis und Verfahren zur Korrektur von Störanteilen in einem Phasenregelkreis
US7663415B2 (en) * 2005-12-30 2010-02-16 Stmicroelectronics Pvt. Ltd. Phase locked loop (PLL) method and architecture
US7656236B2 (en) 2007-05-15 2010-02-02 Teledyne Wireless, Llc Noise canceling technique for frequency synthesizer
US8179045B2 (en) 2008-04-22 2012-05-15 Teledyne Wireless, Llc Slow wave structure having offset projections comprised of a metal-dielectric composite stack
US20100073096A1 (en) * 2008-09-22 2010-03-25 Texas Instruments Incorporated Micro electro-mechanical system based programmable frequency synthesizer and method of operation thereof
US8248167B2 (en) * 2010-06-28 2012-08-21 Mstar Semiconductor, Inc. VCO frequency temperature compensation system for PLLs
US9202660B2 (en) 2013-03-13 2015-12-01 Teledyne Wireless, Llc Asymmetrical slow wave structures to eliminate backward wave oscillations in wideband traveling wave tubes
US10401409B2 (en) * 2016-04-22 2019-09-03 Infineon Technologies Austria Ag Capacitance determination circuit and method for determining a capacitance
US11277140B1 (en) 2021-06-07 2022-03-15 Qualcomm Incorporated Sampling phase-locked loop

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5517685A (en) * 1993-04-27 1996-05-14 Matsushita Electric Industrial Co., Ltd. PLL circuit having a multiloop, and FM receiving method and apparatus able to utilize the same
JPH09279970A (ja) 1996-04-17 1997-10-28 Bunka Shutter Co Ltd シャッターの障害物検知装置
JP3923150B2 (ja) 1997-10-16 2007-05-30 日本テキサス・インスツルメンツ株式会社 周波数シンセサイザ
US6236275B1 (en) * 1997-10-24 2001-05-22 Ericsson Inc. Digital frequency synthesis by sequential fraction approximations
US6137372A (en) * 1998-05-29 2000-10-24 Silicon Laboratories Inc. Method and apparatus for providing coarse and fine tuning control for synthesizing high-frequency signals for wireless communications
US6064272A (en) * 1998-07-01 2000-05-16 Conexant Systems, Inc. Phase interpolated fractional-N frequency synthesizer with on-chip tuning
US6249685B1 (en) * 1998-12-21 2001-06-19 Texas Instruments Incorporated Low power fractional pulse generation in frequency tracking multi-band fractional-N phase lock loop

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