TWI654846B - 具有雙相鎖迴路之時脈產生電路 - Google Patents

具有雙相鎖迴路之時脈產生電路

Info

Publication number
TWI654846B
TWI654846B TW104110214A TW104110214A TWI654846B TW I654846 B TWI654846 B TW I654846B TW 104110214 A TW104110214 A TW 104110214A TW 104110214 A TW104110214 A TW 104110214A TW I654846 B TWI654846 B TW I654846B
Authority
TW
Taiwan
Prior art keywords
pll
vco
signal
feedback
output
Prior art date
Application number
TW104110214A
Other languages
English (en)
Other versions
TW201539986A (zh
Inventor
摩茲納 阿伯德拉堤夫 艾爾
派崔克Ｔ 克蘭希
Original Assignee
美商三胞半導體公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商三胞半導體公司 filed Critical 美商三胞半導體公司
Publication of TW201539986A publication Critical patent/TW201539986A/zh
Application granted granted Critical
Publication of TWI654846B publication Critical patent/TWI654846B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
    • H03L7/23—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop with pulse counters or frequency dividers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/12—Indirect frequency synthesis using a mixer in the phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

實施例提出一種時脈產生電路，其具有第一相鎖迴路(PLL)與第二PLL，第一與第二PLL彼此為並聯耦接且接收一個相同的反饋訊號。第一與第二PLL產生個別的輸出訊號，其被組合以產生一個輸出時脈訊號。輸出時脈訊號的一個形式者可作為反饋訊號而通過回到第一與第二PLL。在一些實施例中，第二PLL可包括一個開關以在第一PLL已經鎖定之後而選擇性閉合第二PLL。在一些實施例中，第二PLL可包括一個體聲波(BAW)電壓控制振盪器(VCO)且第一PLL可包括一個不同型式的VCO。

Description

具有雙相鎖迴路之時脈產生電路
本揭露內容的實施例概括關於電路之領域，且尤指時脈產生電路。
相關申請案之交互參照
本申請案主張對於在西元2014年4月15日提出且標題為“具有雙相鎖迴路之時脈產生電路”的美國臨時專利申請案第61/979,964號之優先權，該美國臨時專利申請案的整體揭露內容是以參照方式而整體納入於本文。
在包括有線與無線的基礎建設之網路通訊系統中，愈來愈高的資料速率與更高階的調變是需要有較低的相位雜訊與較低的抖動之時脈訊號，例如：用於資料轉換器與局部振盪器參考。然而，為了符合此等需求，現有的時脈產生器為功率無效率、體積龐大、且成本昂貴。
本發明揭示一種電路，其包含：一個反饋節點；第一相鎖迴路(PLL)，其和該反饋節點為耦接，該第一PLL包括第一電壓控制振盪器(VCO)與第一反饋迴路，以基於在該反饋節點的一個反饋訊號來產生第一輸出訊號；第二PLL，其和該反饋節點為耦接，該第二PLL包括第二VCO與 第二反饋迴路以基於在該反饋節點的該反饋訊號來產生第二輸出訊號，其中該第二輸出訊號具有較該第一輸出訊號為高的一個輸出頻率；一個混頻器，其和該第一與第二PLL為耦接，以分別接收該第一與第二輸出訊號且基於該第一與第二輸出訊號來產生在一個輸出節點的一個時脈訊號。
本發明另揭示一種方法，其包含：操作一個時脈產生電路的第一相鎖迴路(PLL)；偵測該第一PLL已經鎖定；且響應於該偵測而閉合第二PLL，其中該第一PLL與第二PLL接收一個相同的反饋訊號且組合，以基於該反饋訊號來形成一個輸出時脈訊號。
本發明另揭示一種系統，其包含：一個收發器；一個時脈產生器，其和該收發器為耦接，該時脈產生器包含：一個反饋節點；第一相鎖迴路(PLL)，其和該反饋節點為耦接，該第一PLL包括第一電壓控制振盪器(VCO)與第一反饋迴路，以基於在該反饋節點的一個反饋訊號來產生第一輸出訊號；第二PLL，其和該反饋節點為耦接，該第二PLL包括第二VCO與第二反饋迴路，以基於在該反饋節點的該反饋訊號來產生第二輸出訊號；一個混頻器，其和該第一與第二PLL為耦接，以基於該第一與第二輸出訊號來產生在一個輸出節點的一個時脈訊號；及控制電路，其和該第二PLL為耦接，該控制電路是用以：在一段初始期間，打開該第二PLL且將一個預定控制電壓提供到該第二VCO；偵測該第一PLL已經鎖定；且響應於該偵測而閉合該第二PLL。
100‧‧‧時脈產生電路
104‧‧‧第一相鎖迴路(PLL)
106‧‧‧第一電壓控制振盪器(VCO)
108‧‧‧第二PLL
110‧‧‧第二VCO
112‧‧‧反饋節點
116‧‧‧參考產生器
120‧‧‧參考節點
124‧‧‧第一輸出端子
128‧‧‧第二輸出端子
132‧‧‧混頻器
136‧‧‧時脈端子
140‧‧‧分頻器
144‧‧‧相位與頻率偵測器(PFD)
148‧‧‧電荷泵(CP)
152‧‧‧低通濾波器(LPF)
154‧‧‧預定標器
156‧‧‧開關
160‧‧‧控制電壓
164‧‧‧控制電路
168‧‧‧相位與頻率偵測器(PFD)
172‧‧‧電荷泵(CP)
176‧‧‧低通濾波器(LPF)
180‧‧‧預定標器
200‧‧‧方法
204,208,212‧‧‧步驟
300‧‧‧無線通訊裝置
304‧‧‧天線結構
308‧‧‧雙工器
312‧‧‧收發器
316‧‧‧主要處理器
320‧‧‧記憶體
324‧‧‧發射器
328‧‧‧接收器
332‧‧‧數位至類比轉換器(DAC)
336‧‧‧類比至數位轉換器(ADC)
藉由舉例而非作為限制，實施例被說明在伴隨圖式中的諸圖，其中同樣的參考符號指示類似的元件且其中： 圖1示意說明根據種種實施例之一種時脈產生電路的電路圖。
圖2說明根據種種實施例之一種操作時脈產生電路的方法。
圖3是根據種種實施例之一種示範的無線通訊裝置的方塊圖。
說明實施例的種種觀點將使用熟習此技藝人士所通常運用的術語來描述，以將其運作的實質內容傳達給熟習此技藝的其他人士。然而，熟習此技藝人士將明瞭的是，替代實施例可在僅有所述關點的一些者之情況下而實行。為了解說，特定的裝置與組態被陳述以便提供該等說明實施例的徹底瞭解。然而，熟習此技藝人士將明瞭的是，替代實施例可在沒有特定細節之情況下而實行。在其他實例中，眾所周知的特徵是為了不混淆該等說明實施例而被省略或簡化。
再者，種種操作將以最為有助於瞭解本揭露內容之方式而被依序描述為多個離散的操作；然而，描述的順序不應被視為暗指此等操作是必要為順序相依。尤其，此等操作不必要以呈現的順序來實行。
片語“在一個實施例中”被反覆使用。概括而言，該片語並非意指同個實施例；然而，可能如是。術語“包含”、“具有”及“包括”是同義性質，除非是上下文另為指明。
在將一些闡明文章脈絡提供到其可關連於種種實施例所用之語言文字，片語“A/B”以及“A及/或B”意指(A)、(B)、或(A與B)；且片語“A、B、及/或C”意指(A)、(B)、(C)、(A與B)、(A與C)、(B與C)、或(A、B、與C)。
術語“和…耦接”連同其衍生詞可被使用在本文。“耦接” 可意指下列的一者或多者。“耦接”可意指二個或多個元件為直接實體或電氣接觸。然而，“耦接”亦可意指二個或多個元件為間接接觸彼此，但仍為彼此合作或相互作用，且可意指一個或多個其他元件被耦接或連接在其被稱為彼此耦接的該等元件之間。
種種實施例包括一種時脈產生電路，其具有彼此為並聯耦接的第一相鎖迴路(PLL,phase-locked loop)與第二PLL。第一PLL與第二PLL可接收同一個反饋訊號與同一個參考訊號且可基於該反饋訊號與參考訊號而產生個別的第一或第二輸出訊號。第一與第二輸出訊號可被組合(例如：藉由一個混頻器)以產生一個輸出時脈訊號。輸出時脈訊號的一個形式(例如：輸出時脈訊號或該輸出時脈訊號的一個頻率分割形式)可作為反饋訊號而被通過回到該第一與第二PLL。
在種種實施例中，第一PLL可包括第一電壓控制振盪器(VCO,voltage-controlled oscillator)且第二PLL可包括第二VCO。第一VCO可為不同於第二VCO的型式。舉例來說，第二VCO可具有比第一VCO為較高的輸出頻率、較低的雜訊、較高的Q(品質因數)、及/或較窄的調諧範圍。此外，第二輸出訊號可具有比第一輸出訊號為較高的頻率。再者，在一些實施例中，第一PLL可具有比第二PLL為較高的增益。第一PLL之較高的增益可允許第一PLL更快速響應於在輸出時脈訊號中的漂移及/或擾動，因而致使第一PLL補償該輸出時脈訊號的大部分漂移及/或擾動(例如：相對於由第二PLL所提供之補償)。具有低雜訊與低抖動之較高頻率與較高Q的VCO之使用作為第二VCO允許該種時脈產生電路以產生一個具有低雜訊與低抖動的輸出時脈訊號。
在一些實施例中，第二PLL可更包括一個開關以選擇性地打開或閉合該第二PLL。該開關可在該時脈產生電路之電力開啟後的一段初始期間而維持第二PLL為打開，且可在該初始期間而將一個預定的控制電壓提供到第二VCO。該預定的控制電壓可實質對應於第二VCO之一個調諧範圍的中間部分。該開關可在第一PLL已經達成鎖定之後而閉合第二PLL。是以，第二PLL可能以其為接近預定控制電壓(例如：在第二VCO之調諧範圍的中間部分)之一個控制電壓來達成鎖定。
因此，該種時脈產生電路可提供第二VCO之低雜訊與高Q的優點而且使用第一VCO及/或開關來提供初始頻率誤差的修正以補償第二VCO之低調諧範圍。
儘管種種實施例是關於一個時脈訊號之產生，將為顯明的是，已述的實施例可被使用以產生任何型式之低雜訊、低抖動的週期訊號，諸如：用在收發器升/降頻率轉換中的一個局部振盪器。是以，如在本文所使用，術語“時脈訊號”可涵蓋任何適合型式的週期訊號。
圖1說明根據種種實施例之一種時脈產生電路100。時脈產生電路100(亦稱為電路100或時脈產生器100)可包括其和一個相同的反饋節點112為耦接之第一PLL 104與第二PLL 108。時脈產生電路100可產生在反饋節點112的一個反饋訊號，如本文所進一步解說。時脈產生電路100可更包括一個參考產生器116以提供在一個參考節點120的一個參考訊號。在一些實施例中，參考產生器116可包括一個晶體振盪器，諸如：一種電壓受控的晶體振盪器。在一些實施例中，參考產生器116可更包括一個參考分割器以分割由參考產生器116之振盪器所產生的訊號的頻率。
在種種實施例中，第一PLL 104可包括第一VCO 106，且第二PLL 108可包括第二VCO 110。第一PLL 104可接收反饋訊號與參考訊號且可基於反饋訊號與參考訊號而產生在一個第一輸出端子124的第一輸出訊號。第二PLL 108可接收反饋訊號與參考訊號且可基於反饋訊號與參考訊號而產生在一個第二輸出端子128的第二輸出訊號。在一些實施例中，第一及/或第二輸出訊號可為不同的訊號。在其他實施例中，第一及/或第二輸出訊號可為單端的訊號。
在種種實施例中，電路100可更包括一個混頻器132，其和第一PLL 104與第二PLL 108為耦接以接收第一與第二輸出訊號。混頻器132可基於第一與第二輸出訊號而產生在一個時脈端子136的一個時脈訊號。舉例來說，時脈訊號可具有一個頻率，其為大約等於第一輸出訊號的頻率與第二輸出訊號的頻率之總和或差異。在一些實施例中，混頻器132可包括一個頻率總和器，諸如：一種單邊帶的混合器。
在種種實施例中，混頻器132還可將該時脈訊號的一個形式通過回到反饋節點以作為反饋訊號。在一些實施例中，電路100更包括一個分頻器140，其被耦接在混頻器132與反饋節點112之間，基於時脈訊號以產生該反饋訊號。舉例來說，分頻器140可將時脈訊號的頻率降低(例如：經由頻率分割)到大約等於參考訊號的頻率。在一些實施例中，分頻器140可為一個整數或分數的分頻器。分頻器140的一個分割因數可基於相對於參考訊號的頻率之該時脈訊號的一個期望頻率而作選取。
在種種實施例中，第二PLL 108可包括其在反饋節點112與第二VCO 110之間為彼此串聯耦接的一個相位與頻率偵測器(PFD,phase and frequency detector)144、一個電荷泵(CP,charge pump)148、及/或一個低通濾波器(LPF,low-pass filter)152。在一些實施例中，第二PLL 108可更包括其為耦接在第二VCO 110與第二輸出端子128之間的一個預定標器154，其用來定標(例如：相除或相乘)由第二VCO 110所產生的輸出訊號以提供在第二輸出端子128的第二輸出訊號。
在一些實施例中，第二PLL 108可更包括一個開關156以選擇性打開或閉合第二PLL 108。舉例來說，當第二PLL 108被閉合時，開關156可提供從反饋節點112經由第二VCO 110到輸出節點128的一個導電路徑。當第二PLL 108被打開時，開關156可將第二VCO 110和一個預定的控制電壓160耦接。開關156可為由控制電路164所控制。
在種種實施例中，第二PLL 108可在電力開啟該電路100之後而被打開一段時間期間。是以，第二VCO 110可接收預定的控制電壓160。在一些實施例中，預定的控制電壓160可實質為對應於第二VCO 110之一個調諧範圍(例如：第二VCO 110有效操作於其的一個控制電壓範圍)的中間者。在種種實施例中，開關156可在第一PLL 104已經達成鎖定(當反饋訊號是在相位及/或頻率為實質類似於參考訊號)之後而閉合第二PLL 108。舉例來說，控制電路164可控制該開關156以響應於其指出第一PLL 104是否已經鎖定的一個鎖定偵測訊號而閉合第二PLL 108。
在種種實施例中，第一PLL 104可包括其在反饋節點112與第一VCO 106之間為彼此串聯耦接的一個相位與頻率偵測器(PFD)168、一個電荷泵(CP)172、及/或一個低通濾波器(LPF)176。在一些實施例中，第一PLL 104可更包括其為耦接在第一VCO 106與第一輸出端子124之間的一個 預定標器180，其用來定標(例如：相除或相乘)由第一VCO 110所產生的輸出訊號的頻率以提供在第一輸出端子124的第一輸出訊號。
PFD 168可分別比較該反饋訊號的相位及/或頻率和該參考訊號的相位及/或頻率且可基於該比較而產生一個控制訊號。該控制訊號可通過電荷泵172與低通濾波器176且用以控制由第一VCO 106所產生的輸出訊號。該控制訊號可由PFD 168所調整以使得該反饋訊號在相位及/或頻率為大約等於參考訊號。一旦該反饋訊號在相位及/或頻率為大約等於參考訊號，第一PLL 104被視為已經達成鎖定。第一PLL可產生一個鎖定偵測訊號以指出該第一PLL 104何時已經達成鎖定。
如上文所論述，開關156可在第一PLL 104已經鎖定之後而閉合第二PLL 108，例如：響應於該鎖定偵測訊號。PFD 144可分別比較該反饋訊號的相位及/或頻率和該參考訊號的相位及/或頻率且可基於該比較而產生一個控制訊號。該控制訊號可通過電荷泵148與低通濾波器152，且當第二PLL 108為閉合時而用以控制由第二VCO 110所產生的輸出訊號。該控制訊號可由PFD 144所調整以使得該反饋訊號在相位及/或頻率為大約等於參考訊號。
在種種實施例中，第二VCO 110可為不同於第一VCO 106的型式。舉例來說，第二VCO 110可具有比第一VCO 106為較低的雜訊、較高的Q、較窄的調諧頻帶(例如：輸出頻率範圍)、及/或較高的輸出頻率。在一些實施例中，第二VCO 110可為一種體聲波(BAW,bulk acoustic wave)振盪器。第一VCO 106可為例如一種電感-電容(LC,inductance-capacitance)振盪器。附加或替代而言，第一PLL 104可具有比第二PLL 108為高的增益。
在種種實施例中，相對於第二PLL 108之第一PLL 104的較高增益可允許第一PLL 104更快速響應於在輸出時脈訊號中的漂移，因而致使第一PLL 104補償該輸出時脈訊號中的大部分漂移(例如：相對於由第二PLL所提供的補償)。此外，在第一PLL 104已經達成鎖定之後而閉合第二PLL 108可允許第二PLL 104以其接近於預定控制電壓160之第二VCO 110的一個控制電壓來達成鎖定。是以，諸如BAW VCO之一種窄頻帶、高Q的VCO可被使用作為第二VCO 110。第二VCO 110之高Q與低相位雜訊可提供對於第二輸出訊號的低抖動。
此外，因為第二輸出訊號的較高頻率，第二PLL 108可提供該輸出時脈訊號的大部分頻率。由於第一PLL 104產生相對低的頻率，第一PLL 104可具有相較於PLL 108為相對低的雜訊與低抖動。是以，第一輸出訊號亦可呈現低雜訊與低抖動。因此，由該種電路100從第一與第二輸出訊號所產生的輸出時脈訊號可具有低雜訊與低抖動，且該種電路100亦可具有寬的調諧範圍。
在種種實施例中，分頻器140、預定標器154、及/或預定標器180的分割因數可基於若干個因素而被選定，該等因素包括而不限於：輸出時脈訊號的期望頻率、參考訊號的頻率、第一VCO 106的調諧範圍及/或中心頻率、及/或第二VCO 110的調諧範圍及/或中心頻率。舉例來說，在一個非限制的實施例中，參考訊號可具有大約30.72百萬赫茲(MHz)的頻率且輸出時脈訊號的期望頻率可為大約1228.8MHz。是以，該分頻器的分割因數可為大約40(即：1228.8/30.72)=40。此外，第一VCO 106可具有大約230.4MHz的中心頻率，且第二VCO 110可具有大約2400MHz的中心頻率。在 一些實施例中，預定標器180的分割因數可為大約8且預定標器154的分割因數可為大約2，因而產生其具有230.4/8+2400/2=1228.8的一個頻率之輸出時脈訊號。在一些實施例中，輸出時脈訊號可被頻率分割以產生具有不同頻率的一個時脈訊號。
圖2說明根據種種實施例之一種用於操作時脈產生電路(例如：時脈產生電路100)的方法200。在一些實施例中，一種時脈產生電路可包括或被耦接於一個或多個非暫時的電腦可讀媒體，其具有儲存於其上的指令，當該等指令被執行時，致使該種時脈產生電路實行該種方法200。
在204，方法200可包括：操作一個時脈產生電路的第一PLL(例如：第一PLL 104)。操作第一PLL可包括：將電力提供到第一PLL，以致使第一PLL來調整由該第一PLL所產生的一個輸出訊號，直到其為基於輸出訊號的一個反饋訊號是在相位及/或頻率為大約等於一個參考訊號。
在208，方法200可包括：偵測該第一PLL已經鎖定。舉例來說，基於一個鎖定偵測訊號，可偵測出該第一PLL已經被鎖定。
在212，方法200可更包括：響應於在208之該偵測而閉合第二PLL(例如：第二PLL 108)。該第一與第二PLL可接收一個相同的反饋訊號，且可組合以基於反饋訊號與參考訊號來形成一個輸出時脈訊號。在一些實施例中，方法200可更包括：在閉合第二PLL(在212)之前，將實質對應於第二VCO的一個調諧範圍的中間部分之一個控制電壓提供到第二VCO。
時脈產生電路100可被使用在一些裝置，例如：根據一些實施例之如在圖3所示的一種無線通訊裝置300。在種種實施例中，無線通訊 裝置300可為而不限於：行動電話、傳呼裝置、個人數位助理、文字傳訊裝置、可攜式電腦、基地台、雷達、衛星通訊裝置、或其能夠無線發射及/或接收RF訊號之任何其他裝置。
無線通訊裝置300可具有其至少為如圖所示而彼此耦接的一個天線結構304、一個雙工器308、一個收發器312、一個主要處理器316、以及一個記憶體320。
主要處理器316可執行其儲存在記憶體320之中的一個基本作業系統程式，以便控制無線通訊裝置300的整體操作。舉例來說，主要處理器316可控制由收發器312的訊號之接收以及訊號之發射。主要處理器316可為能夠執行存在於記憶體320之中的其他處理與程式且可將資料移動進出記憶體320，如為由一個執行中的處理所期望。
收發器312可包括一個發射器324，其用於透過雙工器308與天線結構304來發射RF訊號，傳遞外出的資料。收發器312可附加/替代包括一個接收器328，其用於從雙工器308與天線結構304來接收RF訊號，傳遞進來的資料。發射器324可包括一個數位至類比轉換器(DAC,digital-to-analog converter)332以處理該外出的訊號。接收器328可包括一個類比至數位轉換器(ADC,analog-to-digital converter)336以處理該進來的訊號。在一些實施例中，DAC 332及/或ADC 336可包括時脈產生電路100及/或實行方法200。替代或附加而言，時脈產生電路100可被包括在無線通訊裝置300的另一個構件中，諸如：在用於諸如串聯器/解串聯器(SerDes,serializer/deserializer)、數位訊號處理(DSP,digital signal processing)電路、及/或特定應用積體電路(ASIC,application-specific integrated circuit)之一種電路中 的一個參考時脈。
在種種實施例中，天線304可包括一個或多個方向性及/或全方向性的天線，其包括例如：雙極天線、單極天線、塊狀天線、迴路天線、微帶天線、或適用於RF訊號的OTA發射/接收之任何其他型式的天線。
熟習此技藝人士將理解的是，無線通訊裝置300是作為舉例而提出，且為了簡單明瞭，僅有如為用於瞭解該等實施例所必要之無線通訊裝置300的結構與操作被顯示及說明。種種實施例思及其根據特定需求而實行關連於無線通訊裝置300的任何適合任務之任何適合的構件或構件組合。甚者，瞭解的是，無線通訊裝置300不應被視為限制該等實施例可經實施在其中的裝置型式。舉例來說，時脈產生電路100可被使用在一種有線通訊裝置之中。
雖然本揭露內容已經就上述的實施例而說明，具有通常知識者將理解的是，預計達成相同目的之種種替代及/或等效實施可在沒有脫離本揭露內容的範疇之情況下而取代已顯示及描述的特定實施例。熟習此技藝人士將易於理解的是，本揭露內容的教旨可實施在種種實施例中。此說明是要被視為說明性質而非限制性質。

Claims (21)

  1. 一種電路，其包含：一個反饋節點；第一相鎖迴路(PLL)，其和該反饋節點為耦接，該第一PLL包括第一電壓控制振盪器(VCO)與第一反饋迴路，以基於在該反饋節點的一個反饋訊號來產生第一輸出訊號；第二PLL，其和該反饋節點為耦接，該第二PLL包括第二VCO與第二反饋迴路以基於在該反饋節點的該反饋訊號來產生第二輸出訊號，其中該第二輸出訊號具有較該第一輸出訊號為高的一個輸出頻率；以及一個混頻器，其和該第一與第二PLL為耦接，以分別接收該第一與第二輸出訊號且基於該第一與第二輸出訊號來產生在一個輸出節點的一個時脈訊號。
  2. 如申請專利範圍第1項之電路，其更包含：一個開關，其在該第一PLL已經達成鎖定之後而閉合該第二PLL。
  3. 如申請專利範圍第2項之電路，其中該開關是響應於該第一PLL的一個鎖定偵測訊號而閉合該第二PLL。
  4. 如申請專利範圍第2項之電路，其中，在該開關被閉合之前，該第二VCO將接收實質對應於該第二VCO的一個調諧範圍的一個中間部分之一個控制電壓。
  5. 如申請專利範圍第1項之電路，其中該第一PLL具有較該第二PLL為高的一個增益。
  6. 如申請專利範圍第1項之電路，其中該第二PLL具有較該第一PLL為窄的一個調諧範圍。
  7. 如申請專利範圍第1項之電路，其中該第一與第二PLL是進而基於一個參考訊號以產生個別的第一或第二輸出訊號，且其中該電路更包含其被耦接在該混頻器與該反饋節點之間的一個分頻器，以將該時脈訊號的一個分頻形式者通過到該反饋節點。
  8. 如申請專利範圍第1項之電路，其中該第二VCO是一個體聲波(BAW)VCO。
  9. 如申請專利範圍第8項之電路，其中該第一VCO是一個電感-電容(LC)VCO。
  10. 一種方法，其包含：操作一個時脈產生電路的第一相鎖迴路(PLL)；偵測該第一PLL已經鎖定；且響應於該偵測而閉合第二PLL，其中該第一PLL與第二PLL接收一個相同的反饋訊號且組合，以基於該反饋訊號來形成一個輸出時脈訊號。
  11. 如申請專利範圍第10項之方法，其中該第一PLL包括第一電壓控制振盪器(VCO)，且該第二PLL包括其為不同於該第一VCO的型式之第二VCO。
  12. 如申請專利範圍第11項之方法，其中該第二VCO是一個體聲波(BAW)VCO。
  13. 如申請專利範圍第11項之方法，其中該第一PLL具有較該第二PLL為高的一個增益。
  14. 如申請專利範圍第11項之方法，其中該第二PLL具有較該第一PLL為窄的一個調諧範圍。
  15. 如申請專利範圍第11項之方法，其更包含：在閉合該第二PLL之前，將實質對應於該第二VCO的一個調諧範圍的一個中間部分之一個控制電壓提供到該第二VCO。
  16. 一種系統，其包含：一個收發器；一個時脈產生器，其和該收發器為耦接，該時脈產生器包含：一個反饋節點；第一相鎖迴路(PLL)，其和該反饋節點為耦接，該第一PLL包括第一電壓控制振盪器(VCO)與第一反饋迴路，以基於在該反饋節點的一個反饋訊號來產生第一輸出訊號；第二PLL，其和該反饋節點為耦接，該第二PLL包括第二VCO與第二反饋迴路，以基於在該反饋節點的該反饋訊號來產生第二輸出訊號；一個混頻器，其和該第一與第二PLL為耦接，以基於該第一與第二輸出訊號來產生在一個輸出節點的一個時脈訊號；以及控制電路，其和該第二PLL為耦接，該控制電路被組態以：在一段初始期間，打開該第二PLL且將一個預定控制電壓提供到該第二VCO；以及偵測該第一PLL已經鎖定；且響應於該偵測而閉合該第二PLL。
  17. 如申請專利範圍第16項之系統，其中該預定控制電壓實質對應於該第二VCO的一個調諧範圍的一個中間部分。
  18. 如申請專利範圍第16項之系統，其中該第一PLL具有較該第二PLL為高的一個增益。
  19. 如申請專利範圍第16項之系統，其中該第二PLL具有較該第一PLL為窄的一個調諧範圍。
  20. 如申請專利範圍第16項之系統，其中該第一與第二PLL是進而基於一個參考訊號以產生個別的第一或第二輸出訊號，且其中該控制電路更包含其被耦接在該混頻器與該反饋節點之間的一個分頻器，以將該時脈訊號的一個分頻形式者通過到該反饋節點。
  21. 如申請專利範圍第16項之系統，其中該第一VCO是一個電感-電容(LC)VCO且該第二VCO是一個體聲波(BAW)VCO。
TW104110214A 2014-04-15 2015-03-30 具有雙相鎖迴路之時脈產生電路 TWI654846B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201461979964P 2014-04-15 2014-04-15
US61/979,964 2014-04-15
US14/303,550 2014-06-12
US14/303,550 US9325491B2 (en) 2014-04-15 2014-06-12 Clock generation circuit with dual phase-locked loops

Publications (2)

Publication Number Publication Date
TW201539986A TW201539986A (zh) 2015-10-16
TWI654846B true TWI654846B (zh) 2019-03-21

Family

ID=54265927

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104110214A TWI654846B (zh) 2014-04-15 2015-03-30 具有雙相鎖迴路之時脈產生電路

Country Status (3)

Country Link
US (1) US9325491B2 (zh)
CN (1) CN105024692B (zh)
TW (1) TWI654846B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10641881B2 (en) * 2015-08-28 2020-05-05 Aptiv Technologies Limited Bi-static radar system
US9735904B2 (en) * 2015-12-15 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. PLL with clock and data recovery function for receiver phase synchronization
US10234895B2 (en) * 2017-05-11 2019-03-19 Microsemi Semiconductor Ulc Clock synthesizer with hitless reference switching and frequency stabilization
US10447283B1 (en) * 2018-05-29 2019-10-15 Speedlink Technology Inc. Broadband phase locked loop for multi-band millimeter-wave 5G communication
DE102019101261A1 (de) 2019-01-18 2020-07-23 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Vorrichtungen und Verfahren zum Erzeugen eines breitbandigen Frequenzsignals

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3588730A (en) * 1969-11-10 1971-06-28 Gordon Eng Co Variable frequency generator combining outputs of two phase locked loops
US4234929A (en) * 1979-09-24 1980-11-18 Harris Corporation Control device for a phase lock loop vernier frequency synthesizer
US4839603A (en) * 1987-09-24 1989-06-13 Unisys Corporation Multiple-loop microwave frequency synthesizer using two phase lockloops
US5175872A (en) * 1991-03-28 1992-12-29 Motorola, Inc. Combined trunked/cellular communication unit
US5105168A (en) * 1991-08-28 1992-04-14 Hewlett-Packard Company Vector locked loop
US5267182A (en) * 1991-12-31 1993-11-30 Wilke William G Diophantine synthesizer
US5374902A (en) * 1993-05-12 1994-12-20 Wiltron Company Ultra low phase noise microwave synthesizer
US5391996A (en) * 1993-11-19 1995-02-21 General Instrument Corporation Of Delaware Techniques for generating two high frequency signals with a constant phase difference over a wide frequency band
US5815016A (en) * 1994-09-02 1998-09-29 Xilinx, Inc. Phase-locked delay loop for clock correction
US5939951A (en) * 1995-05-25 1999-08-17 Btg International Limited Methods and apparatus for modulating, demodulating and amplifying
US5675273A (en) * 1995-09-08 1997-10-07 International Business Machines Corporation Clock regulator with precision midcycle edge timing
US5828257A (en) * 1995-09-08 1998-10-27 International Business Machines Corporation Precision time interval division with digital phase delay lines
US5610558A (en) * 1995-11-03 1997-03-11 Motorola, Inc. Controlled tracking of oscillators in a circuit with multiple frequency sensitive elements
KR100237567B1 (ko) * 1997-05-07 2000-01-15 김영환 지연잠금 회로
KR100290670B1 (ko) * 1997-05-16 2001-07-12 윤종용 위상동기루프를사용한주파수합성기의락-업고속화회로
US6115586A (en) * 1997-05-30 2000-09-05 Integrated Circuit Systems, Inc. Multiple loop radio frequency synthesizer
US5777521A (en) * 1997-08-12 1998-07-07 Motorola Inc. Parallel accumulator fractional-n frequency synthesizer
US6041222A (en) * 1997-09-08 2000-03-21 Ericsson Inc. Systems and methods for sharing reference frequency signals within a wireless mobile terminal between a wireless transceiver and a global positioning system receiver
US6208875B1 (en) * 1998-04-08 2001-03-27 Conexant Systems, Inc. RF architecture for cellular dual-band telephones
US6469550B1 (en) * 1999-12-30 2002-10-22 Intel Corporation Parallel phase locked loops skew measure and dynamic skew and jitter error compensation method and apparatus
KR100366618B1 (ko) * 2000-03-31 2003-01-09 삼성전자 주식회사 클럭 신호의 듀티 사이클을 보정하는 지연 동기 루프 회로및 지연 동기 방법
US6373344B1 (en) * 2000-12-08 2002-04-16 Agilent Technologies, Inc. High performance dual-YTO microwave synthesizer
US6522206B1 (en) * 2001-07-23 2003-02-18 Analog Devices, Inc. Adaptive feedback-loop controllers and methods for rapid switching of oscillator frequencies
US7050777B2 (en) * 2001-10-22 2006-05-23 Broadcom Corporation Methods and circuitry for reducing intermodulation in integrated transceivers
US6429734B1 (en) * 2001-12-19 2002-08-06 Neoaxiom Corporation Differential active loop filter for phase locked loop circuits
US6920622B1 (en) * 2002-02-28 2005-07-19 Silicon Laboratories Inc. Method and apparatus for adjusting the phase of an output of a phase-locked loop
US6741109B1 (en) * 2002-02-28 2004-05-25 Silicon Laboratories, Inc. Method and apparatus for switching between input clocks in a phase-locked loop
US6720810B1 (en) * 2002-06-14 2004-04-13 Xilinx, Inc. Dual-edge-correcting clock synchronization circuit
US6842082B2 (en) * 2003-05-30 2005-01-11 Agere Systems Inc. Programmable voltage-controlled oscillator with self-calibration feature
US6937107B2 (en) * 2003-06-30 2005-08-30 Intel Corporation Device and method of quadrature oscillation
JP2005109619A (ja) * 2003-09-29 2005-04-21 Fujitsu Ltd 原子発振装置
US7091763B1 (en) * 2003-11-03 2006-08-15 Lattice Semiconductor Corporation Clock generation
JP4323968B2 (ja) * 2004-01-14 2009-09-02 株式会社日立コミュニケーションテクノロジー 無線通信装置のタイミング調整方法
FR2865328B1 (fr) * 2004-01-16 2006-04-21 St Microelectronics Sa Circuit integre rf comprenant un synthetiseur de frequence peu sensible a l'effet d'accrochage en frequence
JP4437699B2 (ja) * 2004-05-14 2010-03-24 富士通マイクロエレクトロニクス株式会社 センサ
JP2007124508A (ja) * 2005-10-31 2007-05-17 Matsushita Electric Ind Co Ltd Ｐｌｌ過渡応答制御システム及び通信システム
KR100701704B1 (ko) * 2006-01-12 2007-03-29 주식회사 하이닉스반도체 듀티 교정 회로
TWI330945B (en) * 2006-07-06 2010-09-21 Sunplus Technology Co Ltd Delay control circuit
TWI332318B (en) * 2006-09-07 2010-10-21 Realtek Semiconductor Corp Multiloop phase locked loop circuit
US20080063129A1 (en) * 2006-09-11 2008-03-13 Nokia Corporation System and method for pre-defined wake-up of high speed serial link
JP5448324B2 (ja) * 2007-10-23 2014-03-19 ピーエスフォー ルクスコ エスエイアールエル Ｄｌｌ回路及びこれを備える半導体装置、並びに、データ処理システム
CN201230306Y (zh) * 2008-06-20 2009-04-29 鞍山吉兆电子有限公司 双锁相环频率合成器
DE602008004158D1 (de) * 2008-10-03 2011-02-03 Swatch Group Res & Dev Ltd Selbstkalibrierverfahren eines Frequenzgenerators mit Zweipunkt-FSK-Modulation
KR100962026B1 (ko) * 2008-11-12 2010-06-08 주식회사 하이닉스반도체 듀티 사이클 보정 장치 및 이를 포함하는 반도체 집적 회로
DE102009029051A1 (de) * 2009-09-01 2011-03-03 Robert Bosch Gmbh Verfahren und Vorrichtung zum Bereitstellen eines Reflexionssignals
US8509372B1 (en) * 2009-11-25 2013-08-13 Integrated Device Technology, Inc. Multi-band clock generator with adaptive frequency calibration and enhanced frequency locking
US8638144B1 (en) * 2009-12-30 2014-01-28 Gsi Technology, Inc. Systems and methods involving phase detection with adaptive locking/detection features
US20110248755A1 (en) * 2010-04-08 2011-10-13 Hasenplaugh William C Cross-feedback phase-locked loop for distributed clocking systems
US8415999B2 (en) * 2010-07-28 2013-04-09 International Business Machines Corporation High frequency quadrature PLL circuit and method
WO2012127770A1 (ja) * 2011-03-24 2012-09-27 パナソニック株式会社 発振周波数調整装置、発振周波数調整方法及び無線通信装置
US8816777B2 (en) * 2011-09-20 2014-08-26 Tomany Szilagyi Microwave synthesizer
US8588721B2 (en) * 2012-02-08 2013-11-19 King Fahd University Of Petroleum And Minerals Dual mode receiver channel select filter
KR102020991B1 (ko) * 2013-03-15 2019-09-11 삼성전자주식회사 듀얼 지연동기회로를 가지는 동기 반도체 메모리 장치 및 듀얼 지연동기회로의 운영방법
US9692428B2 (en) * 2013-12-20 2017-06-27 Texas Instruments Incorporated Self-calibrating shared-component dual synthesizer

Also Published As

Publication number Publication date
US9325491B2 (en) 2016-04-26
US20150295582A1 (en) 2015-10-15
CN105024692B (zh) 2020-03-31
TW201539986A (zh) 2015-10-16
CN105024692A (zh) 2015-11-04

Similar Documents

Publication Publication Date Title
US10008980B2 (en) Wideband digitally controlled injection-locked oscillator
TWI654846B (zh) 具有雙相鎖迴路之時脈產生電路
TWI487301B (zh) 使用數位控制石英振盪器與射頻相位鎖定迴圈之混和自動頻率控制設備及其方法
US8669816B2 (en) Integrated circuit device, electronic device and method therefor
US7170965B2 (en) Low noise divider module for use in a phase locked loop and other applications
EP3138201A1 (en) Low noise phase locked loops
US8860513B1 (en) Injection-locked oscillator apparatus and method
US10056912B1 (en) Simultaneous cancellation of multiple spurs from different sources
US20190028092A1 (en) Feed-forward phase noise/spur cancellation
TW201238255A (en) Transceiver, voltage control oscillator thereof and control method thereof
TWI650948B (zh) 使用鎖相迴路之頻率合成
KR101208041B1 (ko) 광대역 주파수 합성을 위한 소형 주파수 합성기
US20130243113A1 (en) Generating and routing a sub-harmonic of a local oscillator signal
US20130328638A1 (en) Voltage-controlled-oscillator (vco) architecture for reducing disturbance
US9614713B1 (en) Transmit amplitude and phase modulation based on two constant-amplitude phasors
US10418942B2 (en) Reference signal path for clock generation with an injection locked multiplier (ILM)
US11990913B2 (en) Systems and methods for providing a delay-locked loop with coarse tuning technique
US11101771B2 (en) Crystal oscillator and electronic device using the crystal oscillator
US10958279B1 (en) Partitioned digital-to-analog converter system
US20240097689A1 (en) Synchronizing multiple phase-locked loop circuits
TW201539993A (zh) 訊號調變方法及應用其之訊號調變電路與收發機
US9391562B2 (en) Local oscillation generator, associated communication system and method for local oscillation generation
US20160344398A1 (en) Methods and systems for cascaded phase-locked loops (plls)
JP2018191133A (ja) 無線受信回路、受信用ｒｆフロントエンド回路及び携帯型無線通信端末装置
JP2011135381A (ja) Ｐｌｌ回路および通信装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees