JP7305680B2 - 多重帯域ミリメートル波５ｇ通信のための広帯域位相ロックループ - Google Patents

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Description

本発明の実施形態は、一般的には、無線通信デバイスに関する。より詳細には、本発明の実施形態は、通信デバイスの広帯域位相ロックループ（ＰＬＬ）に関する。
５Ｇ通信は、約１８．５ＧＨｚから４１．５ＧＨｚまでの多重帯域周波数範囲で動作する。多重帯域周波数動作は、無線送受信通信デバイスにおいて２又は３以上の周波数帯域（例えば、１８．５ＧＨｚから２６．５ＧＨｚ、３１．５ＧＨｚから４１．５ＧＨｚ、その他）で動作することができるＰＬＬを必要とする。従来の５Ｇ通信ＰＬＬは、単一の集積回路（ＩＣ）チップ又は複数チップモジュール（ＭＣＭ）上に複数の狭帯域ＰＬＬを直接組み付けて複数の周波数帯域で動作することができる。しかしながら、この手法は、過剰なチップ／モジュールエリアに起因して高コストになる。
代替の手法は、出力信号として高次高調波周波数（例えば、第２、第３、第４高調波周波数）を用いることである。この手法は、広帯域幅５Ｇ通信システムにおけるＰＬＬの数を低減するが、後続の回路段を駆動する望ましいパワー出力を提供するために高次高調波を選択してこの高次高調波信号を増幅するための追加のフィルタ及び増幅器を必要とする。更に、高次高調波信号は、一次高調波周波数の何らかの倍数に制限された周波数を有する。
同じ参照が類似した要素を示す添付の図面の図において、本発明の実施形態について限定ではなく一例として例証する。
１つの実施形態による無線通信デバイスの実施例を示すブロック図である。 １つの実施形態によるＲＦフロントエンド集積回路の実施例を示すブロック図である。 １つの実施形態によるＲＦフロントエンド集積回路を示すブロック図である。 １つの実施形態による位相ロックループ回路の実施例を示すブロック図である。 １つの実施形態による２２ＧＨｚでの二重帯域ＰＬＬ回路の位相雑音の例示的なシミュレーションを示すブロック図である。 １つの実施形態による３６ＧＨｚでの二重帯域ＰＬＬ回路の位相雑音の例示的なシミュレーションを示すブロック図である。 １つの実施形態による二重電圧制御発振器（ＶＣＯ）回路の実施例を示すブロック図である。 図７の二重ＶＣＯ回路の二重インダクタンス回路のインダクタンス値についての例示的なシミュレーションチャートである。 図７の二重ＶＣＯ回路のＱについての例示的なシミュレーションチャートである。 １つの実施形態による１８．５ＧＨｚから２６．５ＧＨｚの周波数帯域のＶＣＯバッファ出力ネットワーク回路の実施例を示すブロック図である。 図１０ＡのＶＣＯバッファ出力ネットワーク回路用の変成器回路の３Ｄ ＥＭモデルの透視図を示すブロック図である。 図１０Ａの二重ＶＣＯ回路用のＶＣＯバッファ出力回路の出力インピーダンス値を示す例示的なシミュレーションチャートである。 図１０ＡのＶＣＯバッファ出力ネットワーク回路のパワー損失値についての例示的なシミュレーションチャートである。 １つの実施形態による３１．５ＧＨｚから４１．５ＧＨｚの周波数帯域のＶＣＯバッファ出力ネットワーク回路の実施例を示すブロック図である。 図１２ＡのＶＣＯバッファ出力ネットワーク回路用の変成器回路の３Ｄ ＥＭモデルの透視図を示すブロック図である。 図１２Ａの二重ＶＣＯ回路用のＶＣＯバッファ出力ネットワーク回路の出力インピーダンス値についての例示的なシミュレーションチャートである。 図１２ＡのＶＣＯバッファ出力ネットワーク回路用のパワー損失値についていの例示的なシミュレーションチャートである。 １つの実施形態による位相周波数検出器（ＰＦＤ）回路の実施例を示すブロック図である。 １つの実施形態によるチャージポンプ回路の実施例を示すブロック図である。
以下に示す詳細事項を参照して本発明の様々な実施形態及び態様ついて説明し、添付図面は、様々な実施形態を例示する。以下の説明及び図面は、本発明の例証であり、本発明の限定と解釈すべきではない。多くの特定の詳細事項は、本発明の様々な実施形態の完全な理解を提供するために記載されている。しかしながら、特定の事例において、周知又は従来の詳細事項は、本発明の実施形態の簡潔な論議を提供するために記載されていない。
本明細書における「１つの実施形態」又は「ある実施形態」の記載は、実施形態に関して記述される特定の特徴、構造、又は特性が本発明の少なくとも１つの実施形態に含まれ得ることを意味する。本明細書における様々な箇所での表現「１つの実施形態では」は、必ずしも全て同じ実施形態を指すとは限らない。
実施形態の対応する図面では信号が線で表されている点に留意されたい。一部の線は、多くの構成信号経路を示すために太くすることができ、及び／又は主な情報の流れの方向を示すために１又は２以上の端部に矢印を有することができる。このような表示は、限定を意図するものではない。逆に、線は、１又は２以上の例示的な実施形態に関連して回路又は論理ユニットを理解し易くするために用いられる。設計要求又は選好によって決定付けられるあらゆる表現信号は、実際には、何れかの方向に進むことができる１又は２以上の信号を含むことができ、信号方式の何れの適切なタイプによって実施することができる。
本明細書全体を通して、及び請求項において、「接続された」という用語は、何れの仲介デバイスもなしに接続される物の間の直流的な接続を意味する。「結合された」という用語は、接続される物の間の直接的な電気的接続、又は１又は２以上のパッシブもしくはアクティブ仲介デバイスを介した間接的接続の何れかを意味する。「回路」という用語は、互いに協働して所望の機能を提供するよう配列された又は１又は２以上のパッシブ及び／又はアクティブ構成要素を意味する。「信号」という用語は、少なくとも１つの電流信号、電圧信号又はデータ／クロック信号を意味する。不定冠詞「ａ」、「ａｎ」、及び定冠詞「ｔｈｅ」の意味は、複数形の照応を含む。「ｉｎ」の意味は、「ｉｎ」及び「ｏｎ」を含む。
本明細書で用いられる場合、他に特に定めのない限り、共通の対象を記述するための序数形容詞「第１」、「第２」、及び「第３」などの使用は、単に同じ対象の異なる事例が参照されていることを示し、このように記述された対象が、時間的、空間的、格付け、又は他の方式で所与の順序である必要があることを意味するものではない。本明細書における「実質的に」という用語は、目標の１０％以内であることを示す。
本明細書で説明する実施形態において、他に特に定めのない限り、トランジスタは、ドレイン、ソース、ゲート、及びバルク端子を含む金属酸化膜半導体（ＭＯＳ）トランジスタである。ソース及びドレイン端子は同一端子とすることができ、本明細書では同義的に用いられる。当業者であれば、他のトランジスタ、例えばバイポーラ接合トランジスタ－ＢＪＴ ＰＮＰ／ＮＰＮ、ＢｉＣＭＯＳ、ＣＭＯＳ、その他を本開示の範囲から逸脱することなく使用できることは理解されるであろう。
一部の実施形態では、ＰＬＬ回路は、１又は２以上の（例えば、二重）ＶＣＯを含むことができる。１又は２以上のＶＣＯは、位相周波数検出器（ＰＦＤ）、チャージポンプ（ＩＣＰ）及び三次ＬＰＦを共有することができる。１又は２以上のＶＣＯの各々は、５Ｇ通信のための多重帯域送受信機用に別個のＬＯ信号を（例えば、１又は２以上のＬＯ周波数で）生成することができる。複数のＶＣＯベースのＰＬＬは、小さなエリアを占有し、追加のフィルタ及び／又は増幅器なしに後続の回路段に十分なパワーを提供することができる。
第１の態様によれば、位相ロックループ（ＰＬＬ）回路は、第１周波数帯域内の第１周波数を有する第１信号を生成する第１電圧制御発振器（ＶＣＯ）と、第２周波数帯域内の第２周波数を有する第２信号を生成する第２ＶＣＯと、を含み、第２周波数帯域は、第１周波数帯域とは異なる周波数帯域である。ＰＬＬ回路は、第１ＶＣＯ、第２ＶＣＯ、及びフィードバックループに結合されたマルチプレクサを含む。ＰＬＬ回路は、マルチプレクサを用いて第１ＶＣＯ又は第２ＶＣＯの何れかを選択し、フィードバックループを用いて第１ＶＣＯ又は第２ＶＣＯに関連付けられる信号をフィードバックする制御論理と、第１ＶＣＯ、第２ＶＣＯ、及びフィードバックループに結合された位相周波数検出器とを含み、位相周波数検出器は、基準信号及びフィードバック信号を受信して、基準信号及びフィードバック信号を用いて第１又は第２生成信号の周波数及び／又は位相を追跡するよう構成される。
１つの実施形態では、ＰＬＬ回路は、第１周波数を有する第１ＬＯ又は第２周波数を有する第２ＬＯを生成し、第１周波数及び第２周波数は共に第１高調波である。第１高調波（又は基本／固有周波数／高調波）は、高周波数の高調波とは対照的に、物体の周期波形又は発振によって生成される最低周波数である点に留意されたい。１つの実施形態では、第１周波数範囲が約１８．５ＧＨｚから２６．５ＧＨｚであり、第２周波数範囲が約３１．５ＧＨｚから４１．５ＧＨｚである。
１つの実施形態では、ＰＬＬ回路は更に、第１ＶＣＯとマルチプレクサの間に結合された第１電流モデル論理（ＣＭＬ）周波数分割回路と、第２ＶＣＯとマルチプレクサの間に結合された第２ＣＭＬ周波数分割回路と、を含む。別の実施形態では、第１又は第２ＣＭＬ周波数分割回路は、１／１６周波数分配器である。別の実施形態では、ＰＬＬ回路は更に、第１ＣＭＬとマルチプレクサの間に結合された第１デジタル周波数分割回路と、第２ＣＭＬとマルチプレクサの間に結合された第２デジタル周波数分割回路と、を含む。１つの実施形態では、第１又は第２デジタル周波数分割回路は１／１６から１／６３周波数分割までの間で選択可能である。
１つの実施形態では、ＰＬＬ回路は更に、位相周波数検出器と第１及び第２ＶＣＯの間に結合されたローパスフィルタを含み、ここでローパスフィルタは三次ローパスフィルタである。別の実施形態では、三次ローパスフィルタが、３つの別個の共振周波数を有するパッシブ抵抗－コンデンサネットワークを含む。別の実施形態では、制御論理は更に、第１ＶＣＯ又は第２ＶＣＯのうちの選択されないものをディスエーブルにする。
第２の態様によれば、無線周波数（ＲＦ）フロントエンド回路は、ＬＯ信号を生成する位相ロックループ回路を含み、位相ロックループ回路は、第１周波数帯域内の第１周波数を有する第１信号を生成する第１電圧制御発振器（ＶＣＯ）と、第２周波数帯域内の第２周波数を有する第２信号を生成する第２ＶＣＯと、を含み、第２周波数帯域は第１周波数帯域とは異なる周波数帯域である。ＰＬＬ回路は、第１ＶＣＯ、第２ＶＣＯ、及びフィードバックループに結合されたマルチプレクサを含む。ＰＬＬ回路は、マルチプレクサを用いて第１ＶＣＯ又は第２ＶＣＯの何れかを選択して、フィードバックループを用いて第１ＶＣＯ又は第２ＶＣＯに関連付けられる信号をフィードバックする制御論理と、第１ＶＣＯ、第２ＶＣＯ、及びフィードバックループに結合された位相周波数検出器とを含み、位相周波数検出器は、基準信号及びフィードバック信号を受信して、基準信号及びフィードバック信号を用いて第１又は第２生成信号の周波数及び／又は位相を追跡するよう構成される。
第３の態様によれば、二重電圧制御発振器（ＶＣＯ）回路は、第１周波数帯域内の第１周波数を有する第１信号を生成する第１ＶＣＯ回路を含み、第１ＶＣＯ回路は、入力ノード、第１出力ノード、及び第２出力ノードを有する第１可変コンデンサと、第１可変コンデンサに並列に結合された第２可変コンデンサと、第１ドレイン端子、第１ゲート端子、及び第１ソース端子を有し、第１ドレイン端子が第１出力ノードに結合され、第１ゲート端子が第２出力ノードに結合され、第１ソース端子が接地ノードに結合される第１トランジスタと、第２ドレイン端子、第２ゲート端子、及び第２ソース端子を有し、第２ドレイン端子が第２出力ノードに結合され、第２ゲート端子が第１出力ノードに結合され、第２ソース端子が接地ノードに結合される第２トランジスタと、を含む。二重ＶＣＯ回路は、第２周波数帯域内の第２周波数を有する第２信号を生成する第２ＶＣＯ回路を含み、第２ＶＣＯ回路は、第３出力ノード及び第４出力ノードを有する第３可変コンデンサと、第３可変コンデンサに並列に結合された第４可変コンデンサと、第３ドレイン端子、第３ゲート端子、及び第３ソース端子を有し、第３ドレイン端子が第３出力ノードに結合され、第３ゲート端子が第４出力ノードに結合され、第３ソース端子が接地ノードに結合される第３トランジスタと、第４ドレイン端子、第４ゲート端子、及び第４ソース端子を有し、第４ドレイン端子が第４出力ノードに結合され、第４ゲート端子が第３出力ノードに結合され、第４ソース端子が接地ノードに結合される第４トランジスタと、を含む。二重ＶＣＯ回路は、第１出力ノードと第２出力ノードの間に結合されて第１周波数で第１及び第２可変コンデンサに共振する第１インダクタと、第３出力ノードと第４出力ノードの間に結合されて第２周波数で第３及び第４可変コンデンサに共振する第２インダクタと、を含む。
１つの実施形態では、第１インダクタ及び第２インダクタが共にループインダクタであり、第１インダクタは第１インダクタと第２インダクタが共に単一のインダクタフットプリントを有するように第２インダクタのエリアにオーバーラップする。１つの実施形態では、第１周波数範囲が約１８．５ＧＨｚから２６．５ＧＨｚであり、第２周波数範囲が約３１．５ＧＨｚから４１．５ＧＨｚである。
１つの実施形態では、二重ＶＣＯ回路は更に、第１出力ノードと第２出力ノードの間に結合された第１バッファ出力ネットワーク回路と、第３出力ノードと第４出力ノードの間に結合された第２バッファ出力ネットワーク回路とを含む。別の実施形態では、第１バッファ出力ネットワーク及び第２バッファ出力ネットワークは、二次出力ネットワークである。別の実施形態では、第１バッファ出力ネットワーク及び第２バッファ出力ネットワークは、第１変成器及び第２変成器をそれぞれに含む。
別の実施形態では、第１変成器は、漏れインダクタンス及び磁気インダクタンスを有すると共に、第１変成器から見た寄生キャパシタンス及び第１変成器の二次巻線のキャパシタンスが、第３周波数及び第４周波数で共振する。別の実施形態では、第２変成器は、漏れインダクタンス及び磁気インダクタンスを有すると共に、第２変成器から見た寄生キャパシタンス及び第２変成器の二次巻線のキャパシタンスが、第５周波数及び第６周波数で共振する。
１つの実施形態では、第１変成器及び第２変成器が各々、約１から１．５の変圧比を有する。別の実施形態では、第１、第２、第３、及び第４トランジスタは、二重ＶＣＯ回路を含む位相ロックループ回路の他のトランジスタよりも大きなゲート長を有するトランジスタを含む。別の実施形態では、第１ＶＣＯがイネーブルであり、第２ＶＣＯがディスエーブルであるか、又は第１ＶＣＯがディスエーブルであり、第２ＶＣＯがイネーブルである。
第４の態様によれば、ＰＬＬ回路は、固有／基本又は第１高調波周波数の２つの別個の信号を両方生成する二重電圧制御発振器（ＶＣＯ）回路を含む。二重電圧制御発振器（ＶＣＯ）回路は、第１周波数の第１信号を生成する第１ＶＣＯ回路と、第２周波数の第２信号を生成する第２ＶＣＯ回路とを含む。第１ＶＣＯ回路は、第１出力ノード及び第２出力ノードを有する第１可変コンデンサと、第１可変コンデンサに並列に結合された第２可変コンデンサと、第１ドレイン端子、第１ゲート端子、及び第１ソース端子を有し、第１ドレイン端子が、第１出力ノードに結合され、第１ゲート端子が、第２出力ノードに結合され、第１ソース端子が、接地ノードに結合される第１トランジスタと、第２ドレイン端子、第２ゲート端子、及び第２ソース端子を有し、第２ドレイン端子が第２出力ノードに結合され、第２ゲート端子が第１出力ノードに結合され、第２ソース端子が接地ノードに結合される第２トランジスタと、を含む。第２ＶＣＯ回路は、第３出力ノード及び第４出力ノードを有する第３可変コンデンサと、第３可変コンデンサに並列に結合された第４可変コンデンサと、第３ドレイン端子、第３ゲート端子、及び第３ソース端子を有し、第３ドレイン端子が、第３出力ノードに結合され、第３ゲート端子が第４出力ノードに結合され、第３ソース端子が接地ノードに結合される第３トランジスタと、第４ドレイン端子、第４ゲート端子、及び第４ソース端子を有し、第４ドレイン端子が第４出力ノードに結合され、第４ゲート端子が第３出力ノードに結合され、第４ソース端子が接地ノードに結合される第４トランジスタと、を含む。ＰＬＬ回路は、第１出力ノードと第２出力ノードの間に結合されて第１周波数の第１及び第２可変コンデンサに共振する第１インダクタと、第３出力ノードと第４出力ノードの間に結合されて第２周波数の第３及び第４可変コンデンサに共振する第２インダクタと、を含む。ＰＬＬ回路は、第１ＶＣＯ回路と、第２ＶＣＯ回路と、フィードバックループに結合されたマルチプレクサ、及びマルチプレクサを用いて第１ＶＣＯ回路又は第２ＶＣＯ回路の何れかを選択してフィードバックループを用いて第１ＶＣＯ回路又は第２ＶＣＯ回路に関連付けられる信号をフィードバックする制御論理と、を含む。ＰＬＬ回路は、第１ＶＣＯ回路及び第２ＶＣＯ回路及びフィードバックループに結合された位相周波数検出器を含み、位相周波数検出器は、基準信号及びフィードバック信号を受信して、基準信号及びフィードバック信号を用いて第１又は第２生成信号の周波数及び／又は位相を追跡するよう構成される。
第５の態様によれば、ＲＦフロントエンド回路は、ローカル発振器（ＬＯ）信号を生成するＰＬＬ回路を含む。ＰＬＬ回路は、固有／基本又は第１高調波周波数双方の２つの別個の信号を生成する二重電圧制御発振器（ＶＣＯ）回路を含む。二重電圧制御発振器（ＶＣＯ）回路は、第１周波数の第１信号を生成する第１ＶＣＯ回路と、第２周波数の第２信号を生成する第２ＶＣＯ回路と、を含む。第１ＶＣＯ回路は、第１出力ノード及び第２出力ノードを有する第１可変コンデンサと、第１可変コンデンサに並列に結合された第２可変コンデンサと、第１ドレイン端子、第１ゲート端子、及び第１ソース端子を有し、第１ドレイン端子が第１出力ノードに結合され、第１ゲート端子が第２出力ノードに結合され、第１ソース端子が接地ノードに結合される第１トランジスタと、第２ドレイン端子、第２ゲート端子、及び第２ソース端子を有し、第２ドレイン端子が第２出力ノードに結合され第２ゲート端子が第１出力ノードに結合され、第２ソース端子が接地ノードに結合される第２トランジスタと、を含む。第２ＶＣＯ回路は、第３出力ノード及び第４出力ノードを有する第３可変コンデンサと、第３可変コンデンサに並列に結合された第４可変コンデンサと、第３ドレイン端子、第３ゲート端子、及び第３ソース端子を有し、第３ドレイン端子が第３出力ノードに結合され、第３ゲート端子が第４出力ノードに結合され、第３ソース端子が接地ノートに結合される第３トランジスタと、第４ドレイン端子、第４ゲート端子、及び第４ソース端子を有し、第４ドレイン端子が第４出力ノードに結合され、第４ゲート端子が第３出力ノードに結合され、第４ソース端子が接地ノードに結合される第４トランジスタと、を含む。ＰＬＬ回路は、第１出力ノードと第２出力ノードの間に結合されて、第１周波数の第１及び第２可変コンデンサに共振する第１インダクタと、第３出力ノードと第４出力ノードの間に結合されて、第２周波数の第３及び第４可変コンデンサに共振する第２インダクタと、を含む。ＰＬＬ回路は、第１ＶＣＯ回路、第２ＶＣＯ回路、及びフィードバックループに結合されたマルチプレクサと、マルチプレクサを用いて第１ＶＣＯ回路又は第２ＶＣＯ回路の何れかを選択してフィードバックループを用いて第１ＶＣＯ回路又は第２ＶＣＯ回路に関連付けられる信号をフィードバックする制御論理と、を含む。ＰＬＬ回路は、第１ＶＣＯ回路及び第２ＶＣＯ回路及びフィードバックループに結合された位相周波数検出器を含み、位相周波数検出器は、基準信号及びフィードバック信号を受信して基準信号及びフィードバック信号を用いて第１又は第２生成信号の周波数及び／又は位相を追跡するよう構成される。
図１は、本発明の１つの実施形態による無線通信デバイスの実施例を示すブロック図である。図１を参照すると、無線通信デバイス１００（単に無線デバイスとも呼ばれる）は、とりわけ、ＲＦフロントエンドモジュール１０１及びベースバンドプロセッサ１０２を含む。無線デバイス１００は、例えば、移動電話、ラップトップ、タブレット、ネットワークアプライアンスデバイス（例えば、モノのインターネット又はＩＯＴアプライアンスデバイス）などの何れかの種類の無線通信デバイスとすることができる。
無線受信回路では、ＲＦフロントエンドは、ミキサステージを含むそれ以下のアンテナ間の回路の全ての総称である。ＲＦフロントエンドは、信号が低中間周波数（ＩＦ）に変換される前に元の着信無線周波数の信号を処理する受信機の構成要素の全てを含む。マイクロ波及び衛星受信機では、これは低雑音ブロック（ＬＮＢ）又は低雑音ダウンコンバータ（ＬＮＤ）と呼ばれることが多く、多くの場合はアンテナに位置付けられ、これによってアンテナからの信号を扱い易い中間周波数で残りの受信機に転送することができる。ベースバンドプロセッサは、無線機能の全て（アンテナを必要とする全ての機能）を管理するネットワークインタフェースのデバイス（チップ又はチップの一部）である。
１つの実施形態では、ＲＦフロントエンドモジュール１０１が１又は２以上のＲＦ送受信機を含み、ＲＦ送受信機の各々が幾つかのＲＦアンテナの１つを介して特定の周波数帯域（例えば、非オーバーラップ周波数範囲などの特定の周波数の範囲）内でＲＦ信号を送信及び受信する。ＲＦフロントエンドＩＣチップは更に、ＲＦ送受信機に結合された周波数シンセサイザを含む。この周波数シンセサイザは、ローカル発振器（ＬＯ）信号を生成してＲＦ送受信機の各々に提供し、ＲＦ送受信機が対応する周波数帯域内でＲＦ信号を混合、変調、及び／又は復調するのを可能にする。ＲＦ送受信機及び周波数シンセサイザは、単一のＲＦフロントエンドＩＣチップ又はパッケージとして単一のＩＣチップ内に統合することができる。
図２は、本発明の１つの実施形態によるＲＦフロントエンド集積回路の実施例を示すブロック図である。図２を参照すると、ＲＦフロントエンド１０１は、とりわけ、多重帯域ＲＦ送受信機２１１に結合された周波数シンセサイザ２００を含む。送受信機２１１は、ＲＦアンテナ２２１を介して１又は２以上の周波数帯域又は広範囲のＲＦ周波数内でＲＦ信号を送信及び受信するよう構成される。１つの実施形態では、送受信機２１１は、周波数シンセサイザ２００から１又は２以上のＬＯ信号を受信するよう構成される。ＬＯ信号は、１又は２以上の対応する周波数帯域に対して生成される。ＬＯ信号は、対応する周波数帯域内でＲＦ波信号を送信及び受信する目的で送受信機によって混合、変調、復調するのに用いられる。
図３は、本発明の別の実施形態によるＲＦフロントエンド集積回路を示すブロック図である。図３を参照すると、周波数シンセサイザ３００は、上述した周波数シンセサイザ２００を表すことができる。１つの実施形態では、周波数シンセサイザ３００が送受信機のアレイに通信可能に結合され、各送受信機は幾つかの周波数帯域の１つに対応する。この実施例では、周波数シンセサイザ３００が、送信機３０１Ａ、受信機３０２Ａ、送信機３０１Ｂ、及び受信機３０２Ｂに結合される。送信機３０１Ａ及び受信機３０２Ａは、低帯域（ＬＢ）送信機及びＬＢ受信機と呼ばれる低周波数帯域で動作する第１送受信機の一部とすることができる。送信機３０１Ｂ及び受信機３０２Ｂは、高帯域（ＨＢ）送信機及びＨＢ受信機と呼ばれる高周波数帯域で動作する第２送受信機の一部とすることができる。例えば、ＬＢは約１８．５ＧＨｚから２６．５ＧＨｚとすることができ、ＨＢは、約３１．５ＧＨｚから４１．５ＧＨｚとすることができる。図３に示すように２つの送受信機だけが存在するが、より多くの又はより少ない送受信機を図２に示すように周波数シンセサイザに結合してもよいことに留意されたい。
１つの実施形態では、周波数シンセサイザ３００は、限定ではないが、位相ロックループ（ＰＬＬ）回路又はブロック３１１と、ＬＯバッファ３１２と、ＬＢ同相／直交（ＩＱ）生成器３１３と、ＬＢ位相回転器３１４とを含む。ＰＬＬは、位相が入力信号の位相に関係付けられる出力信号を生成する制御システムである。ＰＬＬは、可変周波数発振器及び位相検出器を含む。発振器は周期信号を生成し、位相検出器が、この信号の位相と入力周期信号の位相を比較して位相を一致させるように発振器を調節する。比較のため入力信号に出力信号を近付けることは、出力が入力に向けて「フィードバック」されループを形成するので、フィードバックループと呼ばれる。
入力と出力位相をロックステップの状態にしておくステップはまた、入力及び出力周波数を同じに維持することを意味する。結果的に、同期信号に加えて、位相ロックループが入力周波数を追跡することができ、又は位相ロックループが入力周波数の倍数である周波数を生成することができる。これらの特性は、クロック同期、復調、及び周波数合成に用いられる。位相ロックループは、ラジオ、テレコミュニケーション、コンピュータ及び他の電子応用に広く用いられる。これらを用いて、信号を復調し、雑音の多いチャネルから信号を回復し、入力周波数の倍数で安定した周波数を生成する（周波数合成）、又はマイクロプロセッサなどのデジタル論理回路において正確に時間クロックパルスを分配することができる。
図３を再度参照すると、１つの実施形態では、ＰＬＬブロック３１１は、クロック基準信号及び制御選択信号を受信する。ＰＬＬブロック３１１は、クロック基準信号の周波数にロックオンし、制御選択信号に基づいて第１ＬＯ信号又は第２ＬＯ信号を生成する。例えば、制御選択信号がデアサートされた場合、ＰＬＬブロック３１１は、第１ＬＯ信号、すなわち低帯域ＬＯ信号又はＬＢＬＯ信号を生成することができる。第１ＬＯ信号は、任意選択的にＬＯバッファ３１２によってバッファすることができる。ＬＢＬＯ信号に基づいて、ＬＢＩＱ生成器３１３は、ＲＦ信号の同相及び直交成分を混合、変調、及び復調するのに適したＩＱ ＬＯ信号を生成する。ＩＱ信号は、予め設定された角度によって回転すること、又はＬＢ位相回転器３１４によって遅延させることができる。回転されたＩＱ信号は次に、ＬＢ送信機３０１Ａ及び受信機３０２Ａに提供される。詳細には、ＩＱ信号は、ＬＢ送信機３０１Ａに提供されるべき送信側ＩＱ（ＴＸＩＱ）信号３２１Ａ及びＬＢ受信機３０２Ａに提供されることになる同相及び直交受信側ＩＱ（ＲＸＩＱ）信号３２２Ａを含むことができる。
別の実施形態では、制御選択がアサートされた場合、ＰＬＬブロック３１１は、クロック基準信号の周波数にロックオンし、第２ＬＯ信号、すなわち高帯域ＬＯ信号又はＨＢＬＯ信号を生成するためのものである。第２ＬＯ信号は、任意選択的にＬＯバッファ３１５によってバッファすることができる。ＨＢＬＯ信号に基づいて、ＨＢＩＱ生成器３１７は、ＲＦ信号の同相及び直交成分を混合、変調、及び復調するのに適したＩＱ ＬＯ信号を生成する。予め設定された角度だけ回転させるか、又はＨＢ位相回転器３１８によって遅延させることができる。回転されたＩＱ信号は次に、ＨＢ送信機３０１Ｂ及び受信機３０２Ｂに提供される。詳細には、ＩＱ信号は、ＨＢ送信機３０１Ｂに提供されることになるＩ／Ｑ信号３２１Ｂ及びＨＢ受信機３０２Ｂに提供されることになるＩ／Ｑ信号３２２Ｂを含むことができる。関係するより多くの周波数帯域のより多くの送信機及び受信機が存在する場合、追加の周波数帯域に対する必要なＴＸＩＱ及びＲＸＩＱ信号を生成するため、成分３１２－３１４及び／又は成分３１５－３１８のより多くのセットを周波数シンセサイザ３００によって維持することができる点に留意されたい。ＰＬＬの制御選択は次に、所望の出力ＬＯ信号に対する対応するＶＣＯをイネーブルにすることができる。
１つの実施形態では、ＬＢ送信機３０１Ａは、フィルタ３０３Ａと、ミキサ３０４Ａと、増幅器３０５Ａとを含む。フィルタ３０３Ａは、宛先に送信されることになるＬＢ送信側（ＬＢＴＸ）信号を受信するローパス（ＬＰ）フィルタとすることができ、ＬＢＴＸ信号は、ベースバンドプロセッサ１０２などのベースバンドプロセッサから提供することができる。ミキサ３０１Ａ（アップコンバートミキサ又はＬＢアップコンバートミキサとも呼ばれる）は、ＬＢ位相回転器３１４によって提供されたＴＸＩＱ信号に基づいてキャリア周波数信号にＬＢＴＸ信号を混合及び変調するよう構成される。変調された信号（例えば、低帯域ＲＦ又はＬＢＲＦ信号）は次に、増幅器３０５Ａによって増幅され、次いで増幅された信号がアンテナ３０１Ａを介してリモート受信機に送信される。
１つの実施形態では、ＬＢ受信機３０２Ａは、増幅器３０６Ａと、ミキサ３０７Ａと、フィルタ３０８Ａとを含む。増幅器３０６Ａは、アンテナ３１０Ａを介してリモート送信機からＬＢＲＦ信号を受信して受信したＲＦ信号を増幅するためのものである。増幅したＲＦ信号は次にＬＢ位相回転器３１４から受信されたＩＱＬＯ信号に基づいてミキサ３０７Ａ（ダウンコンバートミキサ又はＬＢダウンコンバートミキサとも呼ばれる）によって復調される。復調された信号は次いで、低パスフィルタとすることができるフィルタ３０８Ａによって処理される。１つの実施形態では、ＬＢ送信機３０１Ａ及びＬＢ受信機３０２Ａは、送信側及び受信側（Ｔ／Ｒ）スイッチ３０９Ａを介してアンテナ３１０Ａを共有する。Ｔ／Ｒスイッチ３０９Ａは、特定の時点にてＬＢ送信機３０１Ａと受信機３０２Ａを切り替えて、アンテナ３１０ＡをＬＢ送信機３０１Ａ又はＬＢ受信機３０２Ａの何れかに結合するよう構成される。
同様に、ＨＢ送信機３０１Ｂは、高帯域送信側（ＨＢＴＸ）信号を処理するため、ＬＢ送信機３０１Ａのフィルタ３０３Ａ、ミキサ３０４Ａ、及び増幅器３０５Ａに類似した機能を有するフィルタ３０３Ｂ、ミキサ３０４Ｂ（ＨＢアップコンバートミキサとも呼ばれる）、及び増幅器３０５Ｂそれぞれを含む。ＨＢ受信機３０２Ｂは、高帯域受信側（ＨＢＲＸ）信号を処理するため、ＬＢ受信機３０２Ａの増幅器３０６Ａ、ミキサ３０７Ａ、及びフィルタ３０８Ａに類似した機能を有するフィルタ３０６Ｂ、ミキサ３０７Ｂ（ＨＢダウンコンバートミキサとも呼ばれる）、及びフィルタ３０８Ｂそれぞれを含む。ＨＢ送信機３０１Ｂ及びＨＢ受信機３０２Ｂは、ＬＢ送信機３０１Ａ及び受信機３０２Ａの構成と同様にＴ／Ｒスイッチ３０９Ｂを介してアンテナ３１０Ｂに結合される。
図４は、１つの実施形態による位相ロックループ回路の実施例を示すブロック図である。図４を参照すると、１つの実施形態では、ＰＬＬ回路３１１は、位相検出器（ＰＦＤ）、チャージポンプ（ｌｃｐ）、及びループフィルタ（ＬＰＦ）をこの順序で含む位相検出器チェーンを含む。ループフィルタは、２つの別個のＶＣＯチェーン（例えば、第１ＶＣＯチェーン及び第２ＶＣＯチェーン）に結合される。この第１及び第２ＶＣＯチェーンは、マルチプレクサ４１１に結合され、マルチプレクサ４１１は、フィードバックループ４１３に結合される。１つの実施形態では、第１及び第２ＶＣＯチェーンは、第１ＶＣＯ４０５（例えばＶＣＯ１）及び第２ＶＣＯ４０７（例えばＶＣＯ２）をそれぞれ含む。ＶＣＯ１及びＶＣＯ２は各々、対応する第１及び第２ＶＣＯチェーン用の電流モード論理（ＣＭＬ）（例えば、アナログ周波数分配器）及びモジュラー分配器（例えば、デジタル周波数分配器）に結合される。第１及び第２ＶＣＯチェーンのモジュラー分配器は、マルチプレクサ４１１がＶＣＯチェーンの１つを選択するためにマルチプレクサ４１１の入力ポートに結合される。１つの実施形態では、ＰＦＤは、ＶＣＯ１及びＶＣＯ２（例えば、マルチプレクサ４１１を介して）、並びにフィードバックループ４１３に結合される。１つの実施形態では、ＰＬＬ回路３１１は更に、第１ＶＣＯ又は第２ＶＣＯの何れかを選択的にイネーブルにする制御論理４０９を含む。例えば、制御論理４０９はまた、第１ＶＣＯ又は第２ＶＣＯの何れかをディスエーブルにする（又はパワーオフする）こともできる。１つの実施形態では、制御論理４０９がマルチプレクサ４１１に結合され、マルチプレクサ４１１が第１又は第２ＶＣＯの両方ではない何れかから入力を選択する選択信号を提供する。選択されたＶＣＯは次に、ＰＦＤに戻るフィードバック経路を（例えば、フィードバックループ４１３を介して）完成する。
例えば、１つの実施形態では、ＰＦＤが基準クロック信号４０３を受信し、制御論理４０９が制御選択信号４０１を受信する。制御選択信号４０１は、ＶＣＯ１ ４０５又はＶＣＯ２ ４０７の何れかを選択的にイネーブルして、マルチプレクサ４１１を介してイネーブルにされたＶＣＯからの出力信号を選択し、出力信号をフィードバックループ４１３を介してＰＦＤにフィードバックする。ＰＦＤは次に、基準クロック信号４０３及びフィードバック信号を用いて、対応するＶＣＯに対するフィードバック信号（例えば、ＶＣＯ１又はＶＣＰ２に対して生成された出力信号）の周波数及び／又は位相を追跡及び／又は補正することができる。
ＶＣＯチェーンを参照すると、ＣＭＬ及びモジュラー分配器は、周波数分割を実行することができる。１つの実施形態では、ＣＭＬ周波数分配器は、アナログドメインにおいてＶＣＯ出力信号を１６の因数で分割する。別の実施形態では、モジュラー分配器周波数は、ＣＭＬ及びモジュラー分配器に対して２５６から１００８の組合せ因数に対しデジタルドメインにて１６から６３の因数によってＣＭＬからの出力信号を選択的に分割する。１つの実施形態では、ＶＣＯ１ ４０５及びＶＣＯ２ ４０７の出力信号の各々は、異なる周波数を有し、これは基準クロック信号とは異なる周波数とすることができる。別の実施形態では、ＶＣＯ１ ４０５及びＶＣＯ２ ４０７の出力信号は、ＶＣＯ１及びＶＣＯ２それぞれの第１高調波又は固有高調波／周波数である。別の実施形態では、ＶＣＯ１及びＶＣＯ２は同一の構造（例えばキャパシタンス）を有するが、ＶＣＯ１は、第１インダクタを用いて第１周波数で共振するようチューニングされ、ＶＣＯ２は第２インダクタを用いて第２周波数で共振するようチューニングされる。１つの実施形態では、第１周波数が約１８．５ＧＨｚから２６．５ＧＨｚの第１周波数範囲にあり、第２周波数が約３１．５ＧＨｚから４１．５ＧＨｚの第２周波数範囲にある。
１つの実施形態では、ループフィルタ又は三次ローパスフィルタ（ＬＰＦ）は、３つの別個の共振周波数を有するパッシブ抵抗－コンデンサ（ＲＣ）ネットワークを含む。別の実施形態では、このパッシブＲＣネットワークは、π型ＲＣネットワークを含む。表１は、３つの別個の（例えば、Ｒ１－Ｃ１、Ｒ２－Ｃ２、Ｒ３－Ｃ３）共振周波数の三次ＬＰＦを有する二重帯域ＰＬＬ回路の例示的な実施形態を示す。二重帯域ＰＬＬ回路の位相マージンは、表１のそれぞれの帯域に対して約６３．９度及び約６２．３度にチューニングできる点に留意されたい。
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図５は、１つの実施形態による２２ＧＨｚでの二重帯域ＰＬＬ回路の位相雑音の例示的なシミュレーションを示すブロック図である。図６は、１つの実施形態による３６ＧＨｚでの二重帯域ＰＬＬ回路の位相雑音の例示的なシミュレーションを示すブロック図である。図５－６を参照すると、検出器、ＶＣＯ及び合計ＰＬＬ位相の雑音が、２２ＧＨｚのＶＣＯ１及び３６ＧＨｚのＶＣＯ２それぞれに対して示されている。１つの実施形態では、２２ＧＨｚ及び３６ＧＨｚ出力に対するシミュレートされたＲＭＳ位相ジッタは、それぞれ約２８７ｆｓ及び１７５．８ｆｓである。
図７は、１つの実施形態による二重電圧制御発振器（ＶＣＯ）回路の実施例を示すブロック図である。図７を参照すると、二重ＶＣＯ回路７００は、図４のＰＬＬ回路３１１のＶＣＯ４０５及びＶＣＯ４０７に対する二重ＶＣＯ回路とすることができる。１つの実施形態では、二重ＶＣＯ回路７００は、ＶＣＯ７０１－７０３を含み、ＶＣＯ７０１－７０３によって共有される二重インダクタ回路７０５が２つの別個の周波数でＶＣＯ７０１－７０３のキャパシタンスと共振する。ＶＣＯ回路７００はまた、ＬＯ信号をＲＦ送受信機のミキサに伝達するため、ＶＣＯ７０１－７０３それぞれに対する出力バッファネットワーク７０５－７０７を含む。
図７を参照すると、１つの実施形態では、ＶＣＯ７０１は、第１周波数帯域（例えば、１８．５ＧＨｚ－２６．５ＧＨｚ）にある第１周波数（例えば、約２２ＧＨｚ）のＬＯ信号を生成することができる。ＶＣＯ７０１は、入力（ノード４０４）、第１出力ノード（ｏｕｔｐ１）、及び第２出力ノード（ｏｕｔｎ１）を有する第１可変コンデンサ（例えば、バラクター又は可変コンデンサ）を含む。ＶＣＯ７０１は、第１可変コンデンサに並列に結合された第２可変コンデンサ（例えば、離散的なステップにおける５ビット可変キャパシタンス）を含む。ＶＣＯ７０１は、第１ドレイン端子、第１ゲート端子、及び第１ソース端子を有する第１トランジスタを含み、第１ドレイン端子が第１（ｏｕｔｐ１）ノードに結合され、第１ゲート端子が第２（ｏｕｔｎ１）ノードに結合され、第１ソース端子が接地ノードに結合される。ＶＣＯ７０１は、第２ドレイン端子、第２ゲート端子、及び第２ソース端子を有する第２トランジスタを含み、第２ドレイン端子が、（ｏｕｔｎ１）第２出力ノードに結合され、第２ゲート端子が第１（ｏｕｔｐ１）ノードに結合され、第２ソース端子が接地ノードに結合される。
１つの実施形態では、ＶＣＯ７０２は、第１周波数帯域（例えば、３１．５ＧＨｚ－４１．５ＧＨｚ）にある第２周波数（例えば、約３６ＧＨｚ）のＬＯ信号を生成することができる。ＶＣＯ７０２は、入力（ノード４０４）、第３出力ノード（ｏｕｔｐ２）、及び第４出力ノード（ｏｕｔｎ２）を有する第３可変コンデンサ（例えば、バラクター又は可変コンデンサ）を含む。ＶＣＯ７０２は、第３可変コンデンサに並列に結合された第４可変コンデンサ（例えば、離散的なステップの５ビット可変キャパシタンス）を含む。ＶＣＯ７０２は、第３ドレイン端子、第３ゲート端子、及び第３ソース端子を有する第３トランジスタを含み、第３ドレイン端子が第３（ｏｕｔｐ２）ノードに結合され、第３ゲート端子が第４（ｏｕｔｎ２）ノードに結合され、第３ソース端子が接地ノードに結合される。ＶＣＯ７０２は、第４ドレイン端子、第４ゲート端子、及び第４ソース端子を有する第４トランジスタを含み、第４ドレイン端子が第４出力ノード（ｏｕｔｎ２）に結合され第４ゲート端子が第３出力ノード（ｏｕｔｐ２）に結合され、第４ソース端子が接地ノードに結合される。１つの実施形態では、ＶＣＯ７０１－７０３のトランジスタは、残りのＰＬＬ回路（例えば、ＰＬＬ３１１）のトランジスタのチャネル長を上回る（例えば、厚い）チャネル長を含む。例えば、第１、第２、第３、及び第４トランジスタは、ＰＬＬ回路の残りのトランジスタの４０ｎｍチャネル長に対して、１０２ｎｍ厚みのトランジスタチャネル長を有することができる。
１つの実施形態では、二重インダクタ７０５は、単一のインダクタフットプリントを共有する２ループインダクタ（例えば、第１インダクタ７１５及び第２インダクタ７１６）を含む。この２つのインダクタは各々、ＶＣＯ７０１又はＶＣＯ７０３のそれぞれのキャパシタンスと共振することができる。１つの実施形態では、第１及び第２インダクタの両方がループインダクタである。例えば、ＶＣＯ７０１に対応するインダクタ７１５は、ＶＣＯ７０１のｏｕｔｐ１とｏｕｔｎ１ノードの間に結合されＶＣＯ７０１の第１及び第２可変コンデンサと共振する。ＶＣＯ７０３に対応するインダクタ７１６は、ＶＣＯ７０３のｏｕｔｐ２とｏｕｔｎ２ノードの間に結合されて、ＶＣＯ７０３の第３及び第４可変コンデンサと共振する。１つの実施形態では、ループインダクタ７１５は、約１３９μｍの直径を有する。別の実施形態では、ループインダクタ７１６は、ループインダクタ７１５にオーバーラップする約６１μｍの直径を有する。別の実施形態では、インダクタ７１５及びインダクタ７１６は、制御論理（図４の制御論理４０９など）に結合されて、制御論理がＶＣＯ７０１又はＶＣＯ７０３の何れかをイネーブルにする。
図７を参照すると、１つの実施形態では、出力バッファネットワーク回路７０７－７０９は、ＶＣＯ７０１－７０３の出力ノードそれぞれに結合される。出力バッファネットワーク回路７０７－７０９は、それぞれのＶＣＯチェーンに対するそれぞれのＣＭＬ周波数分配器又はＬＯバッファ（例えば、図３のＬＯバッファ３１２又はＬＯバッファ３１５）を駆動して、ＬＯ信号をＲＦ送受信回路のミキサに伝達することができる。
図８は、図７の二重インダクタンス回路（例えば、二重インダクタンス７０５）のインダクタンス値の例示的なシミュレーションチャートである。図８を参照すると、低帯域（ＬＢ）インダクタンス８０１は、１８．５ＧＨｚから２６．５ＧＨｚの周波数範囲に対して約３ｅ－１０から３．１ｅ－１０ヘンリーを有する。高帯域（ＨＢ）インダクタンス８０３は、３１．５から４１．５ＧＨｚの周波数範囲に対して約１．６ｅ－１０ヘンリーを有する。
図９は、図７の二重ＶＣＯ回路のＱについての例示的なシミュレーションチャートである。図９を参照すると、ＬＢ Ｑ９０１及びＨＢ Ｑ９０３は両方とも、ＶＣＯ１（又はＬＢ）及びＶＣＯ２（又はＨＢ）の両方に対して＞２０である。
図１０Ａは、１つの実施形態による１８．５ＧＨｚから２６．５ＧＨｚの周波数帯域に対するＶＣＯバッファ出力ネットワーク回路の実施例を示すブロック図である。図１０Ｂは、図１０ＡのＶＣＯバッファ出力ネットワーク回路用の変成器回路の３Ｄ ＥＭモデルの透視図を示すブロック図である。図１０Ａを参照すると、１つの実施形態では、ネットワーク１０００は二次出力ネットワークである。二次出力ネットワーク１０００は、一次巻線１００３及び二次巻線１００５を有する変成器１００１を含む。二次巻線１００５は、１又は２以上のＬＯ信号をＲＦ送受信機のミキサに伝達することができるパワー分配器（次の段階の入力インピーダンスをモデル化する抵抗）に結合される。１つの実施形態では、一次巻線１００３は、ＶＣＯ（例えば、図７のＶＣＯ７０１）の出力ポートに結合される。例えば、一次巻線１００３は、差動増幅回路の第１及び第２ドレイン端子にそれぞれ結合される第１及び第２終端を含む。差動増幅回路のゲート端子は、ＶＣＯ（例えば、図７のＶＣＯ７０１）の出力ポート（例えば、ｏｕｔｐ１及びｏｕｔｎ１）に結合することができる。変成器１００１は、２つの別個の周波数で共振する漏れインダクタンス及び磁気インダクタンスを含み、二次巻線１００５から見た寄生デバイスキャパシタンス及び二次巻線１００５のコイルキャパシタンスを有する。１つの実施形態では、変成器１００１は、約１から１．５の変成器巻数比を有する。
図１１Ａは、図１０Ａの二重ＶＣＯ回路用のＶＣＯバッファ出力ネットワーク回路の出力インピーダンス値についての例示的なシミュレーションチャートである。図１１Ｂは、図１０ＡのＶＣＯバッファ出力ネットワーク回路のパワー損失値についての例示的なシミュレーションチャートである。図１１Ａを参照すると、ＶＣＯバッファ出力ネットワーク回路１０００の出力インピーダンスは、１８．５ＧＨｚから２６．５ＧＨｚの周波数範囲に対して約２５ｏｈｍ（ほぼ全て実インピーダンス）である。図１１Ｂを参照すると、ＶＣＯバッファ出力ネットワーク回路１０００のパッシブパワー損失は、１８．５ＧＨｚから２６．５ＧＨｚの周波数範囲に対して＜－３ｄＢである。
図１２Ａは、１つの実施形態による３１．５ＧＨｚから４１．５ＧＨｚの周波数帯域に対するＶＣＯバッファ出力ネットワーク回路の実施例を示すブロック図である。図１２Ｂは、図１２ＡのＶＣＯバッファ出力ネットワーク回路の変成器回路の３Ｄ ＥＭモデルの透視図を示すブロック図である。図１２Ａを参照すると、バッファ出力ネットワーク１２００は、図１０Ａのバッファ出力ネットワーク１０００に構造的に類似している。変成器１２０１は、約１８１μｍの直径を有する変成器１００１と比較して異なる寸法、例えば、約１０６μｍの直径を有する。ここで、バッファ出力ネットワーク１２００は、変成器１２０１のフットプリントが異なるので、バッファ出力ネットワーク１０００とは異なる周波数で共振する。例えば、変成器１２０１は、２つの他の別個の周波数で共振する漏れインダクタンス及び磁気インダクタンス（変成器１００１とは異なる）を含み、二次巻線１２０５から見た寄生デバイスキャパシタンス及び二次巻線１２０５のコイルキャパシタンスを伴う。異なる変成器サイズ又はフットプリントは、バッファ出力ネットワークに異なる周波数で共振させる。１つの実施形態では、変成器１００１と同様に、変成器１２０１が約１から１．５の変成器巻数比を有する。
図１３Ａは、図１２Ａの二重ＶＣＯ回路用のＶＣＯバッファ出力ネットワーク回路の出力インピーダンス値についての例示的なシミュレーションチャートである。図１３Ｂは、図１２ＡのＶＣＯバッファ出力ネットワーク回路のパワー損失値についての例示的なシミュレーションチャートである。図１３Ａを参照すると、ＶＣＯバッファ出力ネットワーク回路１２００の出力インピーダンスは、３１．５ＧＨｚから４１．５ＧＨｚの周波数範囲に対して約２５ｏｈｍであり、ほぼ全て実インピーダンスである。図１３Ｂを参照すると、ＶＣＯバッファ出力ネットワーク回路１２００のパッシブパワー損失は、３１．５ＧＨｚから４１．５ＧＨｚの周波数範囲に対して＜－３ｄＢである。
図１４は、１つの実施形態による位相周波数検出器（ＰＦＤ）回路の実施例を示すブロック図である。ＰＦＤ１４００は、図４のＰＦＤブロックとすることができる。図１４を参照すると、１つの実施形態では、ＰＦＤ１４００が２つのＤフリップ－フロップ回路を含む。第１Ｄフリップ－フロップ回路は、Ｄ入力ポートにて基準クロック信号（例えば、図４の４０１）に結合され、Ｑ出力ポートにて第１フィードバック経路（例えば、信号ＵＰ）に結合され、及びＱＢ出力ポートにて信号ＵＰＢに結合される。第２Ｄフリップ－フロップ回路は、Ｄ入力ポートにてＶＣＯフィードバックループ（例えば、図４のフィードバックループ４１３）に結合され、Ｑ出力ポートにて第２フィードバック経路（例えば、信号ＤＮ）に結合され、及びＱＢ出力ポートにて信号ＤＮＢに結合される。第１及び第２フィードバック経路は、「アンドゲート」の第１及び第２入力ポートに結合される。「アンドゲート」の出力ポートは、遅延ラインに結合される。遅延ラインは、第１及び第２Ｄフリップ－フロップ回路のリセットポートに結合され、ＰＬＬジッタを引き起こす位相エラーが検出されないデッドゾーンを排除する。ＰＦＤ回路は、後続のチャージポンプ回路に結合される。
図１５は、１つの実施形態によるチャージポンプ回路の実施例を示すブロック図である。チャージポンプ回路１５００は、図４のチャージポンプ又は「Ｉｃｐ」ブロックとすることができる。チャージポンプは、出力電圧を上昇又は低下させるために電荷蓄積としてコンデンサを用いるＤＣ－ＤＣコンバータとすることができる。図１５を参照すると、１つの実施形態では、チャージポンプ１５００は、ＰＦＤ（図１４のＰＦＤ１４００など）から信号ＵＰＢに結合されたゲート端子を有する第１ｐｎｐトランジスタを含む。第１ｐｎｐトランジスタは、ＰＦＤから信号ＤＮに結合されたゲート端子、及び第１ｎｐｎトランジスタのドレイン端子及び負フィードバックを有するｏｐ－ａｍｐの入力ポートに結合されたソース端子を有する。チャージポンプ回路１５００は、ＰＦＤから信号ＵＰに結合されたゲート端子、及び第２ｎｐｎトランジスタのドレイン端子及びｏｐ－ａｍｐの出力ポートに結合されたソース端子を有する第２ｐｎｐトランジスタを含む。この第２ｎｐｎトランジスタは、ＰＦＤから信号ＤＮＢに結合されたゲート端子を含む。チャージポンプ回路は、ＰＬＬ回路の次のループフィルタ（ＬＰＦ）及びＶＣＯ回路に結合される。チャージポンプは、ＶＣＯの発振の周波数を制御するために電圧を上昇又は低下させることができる。
上述の明細書において、本発明の実施形態について、本発明の特定の例示的な実施形態を参照して説明してきた。添付の請求項に記載される本発明の広範な精神及び範囲から逸脱することなく、様々な修正を行い得ることは明らかであろう。明細書及び図面は、従って、限定の意味ではなく例証の意味と見なされるものとする。
３１１ ＰＬＬ回路
４０１ 制御選択信号
４０３ 基準クロック
４０４ ノード
４０５ 第１ＶＣＯ
４０７ 第２ＶＣＯ
４０９ 制御論理
４１１ マルチプレクサ
４１３ フィードバックループ
３ｎｄ－ｏｒｄｅｒ ＬＰＦ 三次ＬＰＦ
Ｍｏｄｕｌａｒ Ｄｉｖ モジュラー分配器
Ｍｏｄｕｌａｒ Ｄｉｖ モジュラー分配器

Claims (10)

  1. 位相ロックループ（ＰＬＬ）回路であって、
    第１周波数帯域内の第１周波数を有する第１信号を生成する第１電圧制御発振器（ＶＣＯ）と、
    第２周波数帯域内の第２周波数を有する第２信号を生成する第２ＶＣＯであって、前記第２周波数帯域は前記第１周波数帯域とは異なる周波数帯域である、第２ＶＣＯと、
    前記第１ＶＣＯ、前記第２ＶＣＯ、及びフィードバックループに結合されたマルチプレクサと、
    前記マルチプレクサを用いて前記第１ＶＣＯ又は前記第２ＶＣＯの何れかを選択して、前記フィードバックループを用いて前記第１ＶＣＯ又は前記第２ＶＣＯに関連付けられる信号をフィードバックする制御論理と、
    前記第１ＶＣＯ、前記第２ＶＣＯ、及び前記フィードバックループに結合された位相周波数検出器であって、基準信号及び前記フィードバック信号を受信して前記基準信号及び前記フィードバック信号を用いて前記生成された第１又は第２信号の周波数及び位相を追跡するよう構成される、位相周波数検出器と、
    を備え、
    前記第１周波数範囲は約１８．５ＧＨｚから２６．５ＧＨｚであり、前記第２周波数範囲は約３１．５ＧＨｚから４１．５ＧＨｚであり、
    前記第１ＶＣＯと前記マルチプレクサの間に結合された第１電流モデル論理（ＣＭＬ）周波数分配器回路と、
    前記第２ＶＣＯと前記マルチプレクサの間に結合された第２ＣＭＬ周波数分配器回路と、
    を更に備える、位相ロックループ（ＰＬＬ）回路。
  2. 前記位相ロックループ回路は、前記第１周波数を有する第１ＬＯ又は前記第２周波数を有する第２ＬＯを生成し、前記第１周波数及び前記第２周波数が両方とも第１高調波である、請求項１に記載のＰＬＬ回路。
  3. 前記第１又は前記第２ＣＭＬ周波数分配器回路が、１／１６周波数分配器である、請求項１に記載のＰＬＬ回路。
  4. 前記第１ＣＭＬと前記マルチプレクサの間に結合された第１デジタル周波数分配器回路と、
    前記第２ＣＭＬと前記マルチプレクサの間に結合された第２デジタル周波数分配器回路と、
    を更に備える、請求項１に記載のＰＬＬ回路。
  5. 前記第１又は前記第２デジタル周波数分配器回路は、１／１６から１／６３周波数分割で選択可能である、請求項４に記載のＰＬＬ回路。
  6. 前記位相周波数検出器と前記第１及び前記第２ＶＣＯの間に結合されたローパスフィルタを更に備え、前記ローパスフィルタが三次ローパスフィルタである、請求項１に記載のＰＬＬ回路。
  7. 前記三次ローパスフィルタは、３つの別個の共振周波数を有するパッシブ抵抗－コンデンサネットワークを含む、請求項６に記載のＰＬＬ回路。
  8. 前記制御論理は更に、前記第１ＶＣＯ又は前記第２ＶＣＯのうちの選択されないものをディスエーブルにする、請求項１に記載のＰＬＬ回路。
  9. ローカルオシレータ（ＬＯ）信号を生成する、請求項１～８のいずれか１項に記載の位相ロックループ（ＰＬＬ）回路を備えた無線周波数（ＲＦ）フロントエンド回路。
  10. アンテナと、
    請求項１～８のいずれか１項に記載の位相ロックループ（ＰＬＬ）回路を備える無線周波数（ＲＦ）フロントエンド回路であって、前記アンテナに接続されたＲＦフロントエンド回路と、
    前記ＲＦフロントエンド回路に接続されたベースバンドプロセッサと、
    を備える移動デバイス。
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