JP7305680B2 - 多重帯域ミリメートル波5g通信のための広帯域位相ロックループ - Google Patents

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Description

本発明の実施形態は、一般的には、無線通信デバイスに関する。より詳細には、本発明の実施形態は、通信デバイスの広帯域位相ロックループ(PLL)に関する。
5G通信は、約18.5GHzから41.5GHzまでの多重帯域周波数範囲で動作する。多重帯域周波数動作は、無線送受信通信デバイスにおいて2又は3以上の周波数帯域(例えば、18.5GHzから26.5GHz、31.5GHzから41.5GHz、その他)で動作することができるPLLを必要とする。従来の5G通信PLLは、単一の集積回路(IC)チップ又は複数チップモジュール(MCM)上に複数の狭帯域PLLを直接組み付けて複数の周波数帯域で動作することができる。しかしながら、この手法は、過剰なチップ/モジュールエリアに起因して高コストになる。
代替の手法は、出力信号として高次高調波周波数(例えば、第2、第3、第4高調波周波数)を用いることである。この手法は、広帯域幅5G通信システムにおけるPLLの数を低減するが、後続の回路段を駆動する望ましいパワー出力を提供するために高次高調波を選択してこの高次高調波信号を増幅するための追加のフィルタ及び増幅器を必要とする。更に、高次高調波信号は、一次高調波周波数の何らかの倍数に制限された周波数を有する。
同じ参照が類似した要素を示す添付の図面の図において、本発明の実施形態について限定ではなく一例として例証する。
1つの実施形態による無線通信デバイスの実施例を示すブロック図である。 1つの実施形態によるRFフロントエンド集積回路の実施例を示すブロック図である。 1つの実施形態によるRFフロントエンド集積回路を示すブロック図である。 1つの実施形態による位相ロックループ回路の実施例を示すブロック図である。 1つの実施形態による22GHzでの二重帯域PLL回路の位相雑音の例示的なシミュレーションを示すブロック図である。 1つの実施形態による36GHzでの二重帯域PLL回路の位相雑音の例示的なシミュレーションを示すブロック図である。 1つの実施形態による二重電圧制御発振器(VCO)回路の実施例を示すブロック図である。 図7の二重VCO回路の二重インダクタンス回路のインダクタンス値についての例示的なシミュレーションチャートである。 図7の二重VCO回路のQについての例示的なシミュレーションチャートである。 1つの実施形態による18.5GHzから26.5GHzの周波数帯域のVCOバッファ出力ネットワーク回路の実施例を示すブロック図である。 図10AのVCOバッファ出力ネットワーク回路用の変成器回路の3D EMモデルの透視図を示すブロック図である。 図10Aの二重VCO回路用のVCOバッファ出力回路の出力インピーダンス値を示す例示的なシミュレーションチャートである。 図10AのVCOバッファ出力ネットワーク回路のパワー損失値についての例示的なシミュレーションチャートである。 1つの実施形態による31.5GHzから41.5GHzの周波数帯域のVCOバッファ出力ネットワーク回路の実施例を示すブロック図である。 図12AのVCOバッファ出力ネットワーク回路用の変成器回路の3D EMモデルの透視図を示すブロック図である。 図12Aの二重VCO回路用のVCOバッファ出力ネットワーク回路の出力インピーダンス値についての例示的なシミュレーションチャートである。 図12AのVCOバッファ出力ネットワーク回路用のパワー損失値についていの例示的なシミュレーションチャートである。 1つの実施形態による位相周波数検出器(PFD)回路の実施例を示すブロック図である。 1つの実施形態によるチャージポンプ回路の実施例を示すブロック図である。
以下に示す詳細事項を参照して本発明の様々な実施形態及び態様ついて説明し、添付図面は、様々な実施形態を例示する。以下の説明及び図面は、本発明の例証であり、本発明の限定と解釈すべきではない。多くの特定の詳細事項は、本発明の様々な実施形態の完全な理解を提供するために記載されている。しかしながら、特定の事例において、周知又は従来の詳細事項は、本発明の実施形態の簡潔な論議を提供するために記載されていない。
本明細書における「1つの実施形態」又は「ある実施形態」の記載は、実施形態に関して記述される特定の特徴、構造、又は特性が本発明の少なくとも1つの実施形態に含まれ得ることを意味する。本明細書における様々な箇所での表現「1つの実施形態では」は、必ずしも全て同じ実施形態を指すとは限らない。
実施形態の対応する図面では信号が線で表されている点に留意されたい。一部の線は、多くの構成信号経路を示すために太くすることができ、及び/又は主な情報の流れの方向を示すために1又は2以上の端部に矢印を有することができる。このような表示は、限定を意図するものではない。逆に、線は、1又は2以上の例示的な実施形態に関連して回路又は論理ユニットを理解し易くするために用いられる。設計要求又は選好によって決定付けられるあらゆる表現信号は、実際には、何れかの方向に進むことができる1又は2以上の信号を含むことができ、信号方式の何れの適切なタイプによって実施することができる。
本明細書全体を通して、及び請求項において、「接続された」という用語は、何れの仲介デバイスもなしに接続される物の間の直流的な接続を意味する。「結合された」という用語は、接続される物の間の直接的な電気的接続、又は1又は2以上のパッシブもしくはアクティブ仲介デバイスを介した間接的接続の何れかを意味する。「回路」という用語は、互いに協働して所望の機能を提供するよう配列された又は1又は2以上のパッシブ及び/又はアクティブ構成要素を意味する。「信号」という用語は、少なくとも1つの電流信号、電圧信号又はデータ/クロック信号を意味する。不定冠詞「a」、「an」、及び定冠詞「the」の意味は、複数形の照応を含む。「in」の意味は、「in」及び「on」を含む。
本明細書で用いられる場合、他に特に定めのない限り、共通の対象を記述するための序数形容詞「第1」、「第2」、及び「第3」などの使用は、単に同じ対象の異なる事例が参照されていることを示し、このように記述された対象が、時間的、空間的、格付け、又は他の方式で所与の順序である必要があることを意味するものではない。本明細書における「実質的に」という用語は、目標の10%以内であることを示す。
本明細書で説明する実施形態において、他に特に定めのない限り、トランジスタは、ドレイン、ソース、ゲート、及びバルク端子を含む金属酸化膜半導体(MOS)トランジスタである。ソース及びドレイン端子は同一端子とすることができ、本明細書では同義的に用いられる。当業者であれば、他のトランジスタ、例えばバイポーラ接合トランジスタ-BJT PNP/NPN、BiCMOS、CMOS、その他を本開示の範囲から逸脱することなく使用できることは理解されるであろう。
一部の実施形態では、PLL回路は、1又は2以上の(例えば、二重)VCOを含むことができる。1又は2以上のVCOは、位相周波数検出器(PFD)、チャージポンプ(ICP)及び三次LPFを共有することができる。1又は2以上のVCOの各々は、5G通信のための多重帯域送受信機用に別個のLO信号を(例えば、1又は2以上のLO周波数で)生成することができる。複数のVCOベースのPLLは、小さなエリアを占有し、追加のフィルタ及び/又は増幅器なしに後続の回路段に十分なパワーを提供することができる。
第1の態様によれば、位相ロックループ(PLL)回路は、第1周波数帯域内の第1周波数を有する第1信号を生成する第1電圧制御発振器(VCO)と、第2周波数帯域内の第2周波数を有する第2信号を生成する第2VCOと、を含み、第2周波数帯域は、第1周波数帯域とは異なる周波数帯域である。PLL回路は、第1VCO、第2VCO、及びフィードバックループに結合されたマルチプレクサを含む。PLL回路は、マルチプレクサを用いて第1VCO又は第2VCOの何れかを選択し、フィードバックループを用いて第1VCO又は第2VCOに関連付けられる信号をフィードバックする制御論理と、第1VCO、第2VCO、及びフィードバックループに結合された位相周波数検出器とを含み、位相周波数検出器は、基準信号及びフィードバック信号を受信して、基準信号及びフィードバック信号を用いて第1又は第2生成信号の周波数及び/又は位相を追跡するよう構成される。
1つの実施形態では、PLL回路は、第1周波数を有する第1LO又は第2周波数を有する第2LOを生成し、第1周波数及び第2周波数は共に第1高調波である。第1高調波(又は基本/固有周波数/高調波)は、高周波数の高調波とは対照的に、物体の周期波形又は発振によって生成される最低周波数である点に留意されたい。1つの実施形態では、第1周波数範囲が約18.5GHzから26.5GHzであり、第2周波数範囲が約31.5GHzから41.5GHzである。
1つの実施形態では、PLL回路は更に、第1VCOとマルチプレクサの間に結合された第1電流モデル論理(CML)周波数分割回路と、第2VCOとマルチプレクサの間に結合された第2CML周波数分割回路と、を含む。別の実施形態では、第1又は第2CML周波数分割回路は、1/16周波数分配器である。別の実施形態では、PLL回路は更に、第1CMLとマルチプレクサの間に結合された第1デジタル周波数分割回路と、第2CMLとマルチプレクサの間に結合された第2デジタル周波数分割回路と、を含む。1つの実施形態では、第1又は第2デジタル周波数分割回路は1/16から1/63周波数分割までの間で選択可能である。
1つの実施形態では、PLL回路は更に、位相周波数検出器と第1及び第2VCOの間に結合されたローパスフィルタを含み、ここでローパスフィルタは三次ローパスフィルタである。別の実施形態では、三次ローパスフィルタが、3つの別個の共振周波数を有するパッシブ抵抗-コンデンサネットワークを含む。別の実施形態では、制御論理は更に、第1VCO又は第2VCOのうちの選択されないものをディスエーブルにする。
第2の態様によれば、無線周波数(RF)フロントエンド回路は、LO信号を生成する位相ロックループ回路を含み、位相ロックループ回路は、第1周波数帯域内の第1周波数を有する第1信号を生成する第1電圧制御発振器(VCO)と、第2周波数帯域内の第2周波数を有する第2信号を生成する第2VCOと、を含み、第2周波数帯域は第1周波数帯域とは異なる周波数帯域である。PLL回路は、第1VCO、第2VCO、及びフィードバックループに結合されたマルチプレクサを含む。PLL回路は、マルチプレクサを用いて第1VCO又は第2VCOの何れかを選択して、フィードバックループを用いて第1VCO又は第2VCOに関連付けられる信号をフィードバックする制御論理と、第1VCO、第2VCO、及びフィードバックループに結合された位相周波数検出器とを含み、位相周波数検出器は、基準信号及びフィードバック信号を受信して、基準信号及びフィードバック信号を用いて第1又は第2生成信号の周波数及び/又は位相を追跡するよう構成される。
第3の態様によれば、二重電圧制御発振器(VCO)回路は、第1周波数帯域内の第1周波数を有する第1信号を生成する第1VCO回路を含み、第1VCO回路は、入力ノード、第1出力ノード、及び第2出力ノードを有する第1可変コンデンサと、第1可変コンデンサに並列に結合された第2可変コンデンサと、第1ドレイン端子、第1ゲート端子、及び第1ソース端子を有し、第1ドレイン端子が第1出力ノードに結合され、第1ゲート端子が第2出力ノードに結合され、第1ソース端子が接地ノードに結合される第1トランジスタと、第2ドレイン端子、第2ゲート端子、及び第2ソース端子を有し、第2ドレイン端子が第2出力ノードに結合され、第2ゲート端子が第1出力ノードに結合され、第2ソース端子が接地ノードに結合される第2トランジスタと、を含む。二重VCO回路は、第2周波数帯域内の第2周波数を有する第2信号を生成する第2VCO回路を含み、第2VCO回路は、第3出力ノード及び第4出力ノードを有する第3可変コンデンサと、第3可変コンデンサに並列に結合された第4可変コンデンサと、第3ドレイン端子、第3ゲート端子、及び第3ソース端子を有し、第3ドレイン端子が第3出力ノードに結合され、第3ゲート端子が第4出力ノードに結合され、第3ソース端子が接地ノードに結合される第3トランジスタと、第4ドレイン端子、第4ゲート端子、及び第4ソース端子を有し、第4ドレイン端子が第4出力ノードに結合され、第4ゲート端子が第3出力ノードに結合され、第4ソース端子が接地ノードに結合される第4トランジスタと、を含む。二重VCO回路は、第1出力ノードと第2出力ノードの間に結合されて第1周波数で第1及び第2可変コンデンサに共振する第1インダクタと、第3出力ノードと第4出力ノードの間に結合されて第2周波数で第3及び第4可変コンデンサに共振する第2インダクタと、を含む。
1つの実施形態では、第1インダクタ及び第2インダクタが共にループインダクタであり、第1インダクタは第1インダクタと第2インダクタが共に単一のインダクタフットプリントを有するように第2インダクタのエリアにオーバーラップする。1つの実施形態では、第1周波数範囲が約18.5GHzから26.5GHzであり、第2周波数範囲が約31.5GHzから41.5GHzである。
1つの実施形態では、二重VCO回路は更に、第1出力ノードと第2出力ノードの間に結合された第1バッファ出力ネットワーク回路と、第3出力ノードと第4出力ノードの間に結合された第2バッファ出力ネットワーク回路とを含む。別の実施形態では、第1バッファ出力ネットワーク及び第2バッファ出力ネットワークは、二次出力ネットワークである。別の実施形態では、第1バッファ出力ネットワーク及び第2バッファ出力ネットワークは、第1変成器及び第2変成器をそれぞれに含む。
別の実施形態では、第1変成器は、漏れインダクタンス及び磁気インダクタンスを有すると共に、第1変成器から見た寄生キャパシタンス及び第1変成器の二次巻線のキャパシタンスが、第3周波数及び第4周波数で共振する。別の実施形態では、第2変成器は、漏れインダクタンス及び磁気インダクタンスを有すると共に、第2変成器から見た寄生キャパシタンス及び第2変成器の二次巻線のキャパシタンスが、第5周波数及び第6周波数で共振する。
1つの実施形態では、第1変成器及び第2変成器が各々、約1から1.5の変圧比を有する。別の実施形態では、第1、第2、第3、及び第4トランジスタは、二重VCO回路を含む位相ロックループ回路の他のトランジスタよりも大きなゲート長を有するトランジスタを含む。別の実施形態では、第1VCOがイネーブルであり、第2VCOがディスエーブルであるか、又は第1VCOがディスエーブルであり、第2VCOがイネーブルである。
第4の態様によれば、PLL回路は、固有/基本又は第1高調波周波数の2つの別個の信号を両方生成する二重電圧制御発振器(VCO)回路を含む。二重電圧制御発振器(VCO)回路は、第1周波数の第1信号を生成する第1VCO回路と、第2周波数の第2信号を生成する第2VCO回路とを含む。第1VCO回路は、第1出力ノード及び第2出力ノードを有する第1可変コンデンサと、第1可変コンデンサに並列に結合された第2可変コンデンサと、第1ドレイン端子、第1ゲート端子、及び第1ソース端子を有し、第1ドレイン端子が、第1出力ノードに結合され、第1ゲート端子が、第2出力ノードに結合され、第1ソース端子が、接地ノードに結合される第1トランジスタと、第2ドレイン端子、第2ゲート端子、及び第2ソース端子を有し、第2ドレイン端子が第2出力ノードに結合され、第2ゲート端子が第1出力ノードに結合され、第2ソース端子が接地ノードに結合される第2トランジスタと、を含む。第2VCO回路は、第3出力ノード及び第4出力ノードを有する第3可変コンデンサと、第3可変コンデンサに並列に結合された第4可変コンデンサと、第3ドレイン端子、第3ゲート端子、及び第3ソース端子を有し、第3ドレイン端子が、第3出力ノードに結合され、第3ゲート端子が第4出力ノードに結合され、第3ソース端子が接地ノードに結合される第3トランジスタと、第4ドレイン端子、第4ゲート端子、及び第4ソース端子を有し、第4ドレイン端子が第4出力ノードに結合され、第4ゲート端子が第3出力ノードに結合され、第4ソース端子が接地ノードに結合される第4トランジスタと、を含む。PLL回路は、第1出力ノードと第2出力ノードの間に結合されて第1周波数の第1及び第2可変コンデンサに共振する第1インダクタと、第3出力ノードと第4出力ノードの間に結合されて第2周波数の第3及び第4可変コンデンサに共振する第2インダクタと、を含む。PLL回路は、第1VCO回路と、第2VCO回路と、フィードバックループに結合されたマルチプレクサ、及びマルチプレクサを用いて第1VCO回路又は第2VCO回路の何れかを選択してフィードバックループを用いて第1VCO回路又は第2VCO回路に関連付けられる信号をフィードバックする制御論理と、を含む。PLL回路は、第1VCO回路及び第2VCO回路及びフィードバックループに結合された位相周波数検出器を含み、位相周波数検出器は、基準信号及びフィードバック信号を受信して、基準信号及びフィードバック信号を用いて第1又は第2生成信号の周波数及び/又は位相を追跡するよう構成される。
第5の態様によれば、RFフロントエンド回路は、ローカル発振器(LO)信号を生成するPLL回路を含む。PLL回路は、固有/基本又は第1高調波周波数双方の2つの別個の信号を生成する二重電圧制御発振器(VCO)回路を含む。二重電圧制御発振器(VCO)回路は、第1周波数の第1信号を生成する第1VCO回路と、第2周波数の第2信号を生成する第2VCO回路と、を含む。第1VCO回路は、第1出力ノード及び第2出力ノードを有する第1可変コンデンサと、第1可変コンデンサに並列に結合された第2可変コンデンサと、第1ドレイン端子、第1ゲート端子、及び第1ソース端子を有し、第1ドレイン端子が第1出力ノードに結合され、第1ゲート端子が第2出力ノードに結合され、第1ソース端子が接地ノードに結合される第1トランジスタと、第2ドレイン端子、第2ゲート端子、及び第2ソース端子を有し、第2ドレイン端子が第2出力ノードに結合され第2ゲート端子が第1出力ノードに結合され、第2ソース端子が接地ノードに結合される第2トランジスタと、を含む。第2VCO回路は、第3出力ノード及び第4出力ノードを有する第3可変コンデンサと、第3可変コンデンサに並列に結合された第4可変コンデンサと、第3ドレイン端子、第3ゲート端子、及び第3ソース端子を有し、第3ドレイン端子が第3出力ノードに結合され、第3ゲート端子が第4出力ノードに結合され、第3ソース端子が接地ノートに結合される第3トランジスタと、第4ドレイン端子、第4ゲート端子、及び第4ソース端子を有し、第4ドレイン端子が第4出力ノードに結合され、第4ゲート端子が第3出力ノードに結合され、第4ソース端子が接地ノードに結合される第4トランジスタと、を含む。PLL回路は、第1出力ノードと第2出力ノードの間に結合されて、第1周波数の第1及び第2可変コンデンサに共振する第1インダクタと、第3出力ノードと第4出力ノードの間に結合されて、第2周波数の第3及び第4可変コンデンサに共振する第2インダクタと、を含む。PLL回路は、第1VCO回路、第2VCO回路、及びフィードバックループに結合されたマルチプレクサと、マルチプレクサを用いて第1VCO回路又は第2VCO回路の何れかを選択してフィードバックループを用いて第1VCO回路又は第2VCO回路に関連付けられる信号をフィードバックする制御論理と、を含む。PLL回路は、第1VCO回路及び第2VCO回路及びフィードバックループに結合された位相周波数検出器を含み、位相周波数検出器は、基準信号及びフィードバック信号を受信して基準信号及びフィードバック信号を用いて第1又は第2生成信号の周波数及び/又は位相を追跡するよう構成される。
図1は、本発明の1つの実施形態による無線通信デバイスの実施例を示すブロック図である。図1を参照すると、無線通信デバイス100(単に無線デバイスとも呼ばれる)は、とりわけ、RFフロントエンドモジュール101及びベースバンドプロセッサ102を含む。無線デバイス100は、例えば、移動電話、ラップトップ、タブレット、ネットワークアプライアンスデバイス(例えば、モノのインターネット又はIOTアプライアンスデバイス)などの何れかの種類の無線通信デバイスとすることができる。
無線受信回路では、RFフロントエンドは、ミキサステージを含むそれ以下のアンテナ間の回路の全ての総称である。RFフロントエンドは、信号が低中間周波数(IF)に変換される前に元の着信無線周波数の信号を処理する受信機の構成要素の全てを含む。マイクロ波及び衛星受信機では、これは低雑音ブロック(LNB)又は低雑音ダウンコンバータ(LND)と呼ばれることが多く、多くの場合はアンテナに位置付けられ、これによってアンテナからの信号を扱い易い中間周波数で残りの受信機に転送することができる。ベースバンドプロセッサは、無線機能の全て(アンテナを必要とする全ての機能)を管理するネットワークインタフェースのデバイス(チップ又はチップの一部)である。
1つの実施形態では、RFフロントエンドモジュール101が1又は2以上のRF送受信機を含み、RF送受信機の各々が幾つかのRFアンテナの1つを介して特定の周波数帯域(例えば、非オーバーラップ周波数範囲などの特定の周波数の範囲)内でRF信号を送信及び受信する。RFフロントエンドICチップは更に、RF送受信機に結合された周波数シンセサイザを含む。この周波数シンセサイザは、ローカル発振器(LO)信号を生成してRF送受信機の各々に提供し、RF送受信機が対応する周波数帯域内でRF信号を混合、変調、及び/又は復調するのを可能にする。RF送受信機及び周波数シンセサイザは、単一のRFフロントエンドICチップ又はパッケージとして単一のICチップ内に統合することができる。
図2は、本発明の1つの実施形態によるRFフロントエンド集積回路の実施例を示すブロック図である。図2を参照すると、RFフロントエンド101は、とりわけ、多重帯域RF送受信機211に結合された周波数シンセサイザ200を含む。送受信機211は、RFアンテナ221を介して1又は2以上の周波数帯域又は広範囲のRF周波数内でRF信号を送信及び受信するよう構成される。1つの実施形態では、送受信機211は、周波数シンセサイザ200から1又は2以上のLO信号を受信するよう構成される。LO信号は、1又は2以上の対応する周波数帯域に対して生成される。LO信号は、対応する周波数帯域内でRF波信号を送信及び受信する目的で送受信機によって混合、変調、復調するのに用いられる。
図3は、本発明の別の実施形態によるRFフロントエンド集積回路を示すブロック図である。図3を参照すると、周波数シンセサイザ300は、上述した周波数シンセサイザ200を表すことができる。1つの実施形態では、周波数シンセサイザ300が送受信機のアレイに通信可能に結合され、各送受信機は幾つかの周波数帯域の1つに対応する。この実施例では、周波数シンセサイザ300が、送信機301A、受信機302A、送信機301B、及び受信機302Bに結合される。送信機301A及び受信機302Aは、低帯域(LB)送信機及びLB受信機と呼ばれる低周波数帯域で動作する第1送受信機の一部とすることができる。送信機301B及び受信機302Bは、高帯域(HB)送信機及びHB受信機と呼ばれる高周波数帯域で動作する第2送受信機の一部とすることができる。例えば、LBは約18.5GHzから26.5GHzとすることができ、HBは、約31.5GHzから41.5GHzとすることができる。図3に示すように2つの送受信機だけが存在するが、より多くの又はより少ない送受信機を図2に示すように周波数シンセサイザに結合してもよいことに留意されたい。
1つの実施形態では、周波数シンセサイザ300は、限定ではないが、位相ロックループ(PLL)回路又はブロック311と、LOバッファ312と、LB同相/直交(IQ)生成器313と、LB位相回転器314とを含む。PLLは、位相が入力信号の位相に関係付けられる出力信号を生成する制御システムである。PLLは、可変周波数発振器及び位相検出器を含む。発振器は周期信号を生成し、位相検出器が、この信号の位相と入力周期信号の位相を比較して位相を一致させるように発振器を調節する。比較のため入力信号に出力信号を近付けることは、出力が入力に向けて「フィードバック」されループを形成するので、フィードバックループと呼ばれる。
入力と出力位相をロックステップの状態にしておくステップはまた、入力及び出力周波数を同じに維持することを意味する。結果的に、同期信号に加えて、位相ロックループが入力周波数を追跡することができ、又は位相ロックループが入力周波数の倍数である周波数を生成することができる。これらの特性は、クロック同期、復調、及び周波数合成に用いられる。位相ロックループは、ラジオ、テレコミュニケーション、コンピュータ及び他の電子応用に広く用いられる。これらを用いて、信号を復調し、雑音の多いチャネルから信号を回復し、入力周波数の倍数で安定した周波数を生成する(周波数合成)、又はマイクロプロセッサなどのデジタル論理回路において正確に時間クロックパルスを分配することができる。
図3を再度参照すると、1つの実施形態では、PLLブロック311は、クロック基準信号及び制御選択信号を受信する。PLLブロック311は、クロック基準信号の周波数にロックオンし、制御選択信号に基づいて第1LO信号又は第2LO信号を生成する。例えば、制御選択信号がデアサートされた場合、PLLブロック311は、第1LO信号、すなわち低帯域LO信号又はLBLO信号を生成することができる。第1LO信号は、任意選択的にLOバッファ312によってバッファすることができる。LBLO信号に基づいて、LBIQ生成器313は、RF信号の同相及び直交成分を混合、変調、及び復調するのに適したIQ LO信号を生成する。IQ信号は、予め設定された角度によって回転すること、又はLB位相回転器314によって遅延させることができる。回転されたIQ信号は次に、LB送信機301A及び受信機302Aに提供される。詳細には、IQ信号は、LB送信機301Aに提供されるべき送信側IQ(TXIQ)信号321A及びLB受信機302Aに提供されることになる同相及び直交受信側IQ(RXIQ)信号322Aを含むことができる。
別の実施形態では、制御選択がアサートされた場合、PLLブロック311は、クロック基準信号の周波数にロックオンし、第2LO信号、すなわち高帯域LO信号又はHBLO信号を生成するためのものである。第2LO信号は、任意選択的にLOバッファ315によってバッファすることができる。HBLO信号に基づいて、HBIQ生成器317は、RF信号の同相及び直交成分を混合、変調、及び復調するのに適したIQ LO信号を生成する。予め設定された角度だけ回転させるか、又はHB位相回転器318によって遅延させることができる。回転されたIQ信号は次に、HB送信機301B及び受信機302Bに提供される。詳細には、IQ信号は、HB送信機301Bに提供されることになるI/Q信号321B及びHB受信機302Bに提供されることになるI/Q信号322Bを含むことができる。関係するより多くの周波数帯域のより多くの送信機及び受信機が存在する場合、追加の周波数帯域に対する必要なTXIQ及びRXIQ信号を生成するため、成分312-314及び/又は成分315-318のより多くのセットを周波数シンセサイザ300によって維持することができる点に留意されたい。PLLの制御選択は次に、所望の出力LO信号に対する対応するVCOをイネーブルにすることができる。
1つの実施形態では、LB送信機301Aは、フィルタ303Aと、ミキサ304Aと、増幅器305Aとを含む。フィルタ303Aは、宛先に送信されることになるLB送信側(LBTX)信号を受信するローパス(LP)フィルタとすることができ、LBTX信号は、ベースバンドプロセッサ102などのベースバンドプロセッサから提供することができる。ミキサ301A(アップコンバートミキサ又はLBアップコンバートミキサとも呼ばれる)は、LB位相回転器314によって提供されたTXIQ信号に基づいてキャリア周波数信号にLBTX信号を混合及び変調するよう構成される。変調された信号(例えば、低帯域RF又はLBRF信号)は次に、増幅器305Aによって増幅され、次いで増幅された信号がアンテナ301Aを介してリモート受信機に送信される。
1つの実施形態では、LB受信機302Aは、増幅器306Aと、ミキサ307Aと、フィルタ308Aとを含む。増幅器306Aは、アンテナ310Aを介してリモート送信機からLBRF信号を受信して受信したRF信号を増幅するためのものである。増幅したRF信号は次にLB位相回転器314から受信されたIQLO信号に基づいてミキサ307A(ダウンコンバートミキサ又はLBダウンコンバートミキサとも呼ばれる)によって復調される。復調された信号は次いで、低パスフィルタとすることができるフィルタ308Aによって処理される。1つの実施形態では、LB送信機301A及びLB受信機302Aは、送信側及び受信側(T/R)スイッチ309Aを介してアンテナ310Aを共有する。T/Rスイッチ309Aは、特定の時点にてLB送信機301Aと受信機302Aを切り替えて、アンテナ310AをLB送信機301A又はLB受信機302Aの何れかに結合するよう構成される。
同様に、HB送信機301Bは、高帯域送信側(HBTX)信号を処理するため、LB送信機301Aのフィルタ303A、ミキサ304A、及び増幅器305Aに類似した機能を有するフィルタ303B、ミキサ304B(HBアップコンバートミキサとも呼ばれる)、及び増幅器305Bそれぞれを含む。HB受信機302Bは、高帯域受信側(HBRX)信号を処理するため、LB受信機302Aの増幅器306A、ミキサ307A、及びフィルタ308Aに類似した機能を有するフィルタ306B、ミキサ307B(HBダウンコンバートミキサとも呼ばれる)、及びフィルタ308Bそれぞれを含む。HB送信機301B及びHB受信機302Bは、LB送信機301A及び受信機302Aの構成と同様にT/Rスイッチ309Bを介してアンテナ310Bに結合される。
図4は、1つの実施形態による位相ロックループ回路の実施例を示すブロック図である。図4を参照すると、1つの実施形態では、PLL回路311は、位相検出器(PFD)、チャージポンプ(lcp)、及びループフィルタ(LPF)をこの順序で含む位相検出器チェーンを含む。ループフィルタは、2つの別個のVCOチェーン(例えば、第1VCOチェーン及び第2VCOチェーン)に結合される。この第1及び第2VCOチェーンは、マルチプレクサ411に結合され、マルチプレクサ411は、フィードバックループ413に結合される。1つの実施形態では、第1及び第2VCOチェーンは、第1VCO405(例えばVCO1)及び第2VCO407(例えばVCO2)をそれぞれ含む。VCO1及びVCO2は各々、対応する第1及び第2VCOチェーン用の電流モード論理(CML)(例えば、アナログ周波数分配器)及びモジュラー分配器(例えば、デジタル周波数分配器)に結合される。第1及び第2VCOチェーンのモジュラー分配器は、マルチプレクサ411がVCOチェーンの1つを選択するためにマルチプレクサ411の入力ポートに結合される。1つの実施形態では、PFDは、VCO1及びVCO2(例えば、マルチプレクサ411を介して)、並びにフィードバックループ413に結合される。1つの実施形態では、PLL回路311は更に、第1VCO又は第2VCOの何れかを選択的にイネーブルにする制御論理409を含む。例えば、制御論理409はまた、第1VCO又は第2VCOの何れかをディスエーブルにする(又はパワーオフする)こともできる。1つの実施形態では、制御論理409がマルチプレクサ411に結合され、マルチプレクサ411が第1又は第2VCOの両方ではない何れかから入力を選択する選択信号を提供する。選択されたVCOは次に、PFDに戻るフィードバック経路を(例えば、フィードバックループ413を介して)完成する。
例えば、1つの実施形態では、PFDが基準クロック信号403を受信し、制御論理409が制御選択信号401を受信する。制御選択信号401は、VCO1 405又はVCO2 407の何れかを選択的にイネーブルして、マルチプレクサ411を介してイネーブルにされたVCOからの出力信号を選択し、出力信号をフィードバックループ413を介してPFDにフィードバックする。PFDは次に、基準クロック信号403及びフィードバック信号を用いて、対応するVCOに対するフィードバック信号(例えば、VCO1又はVCP2に対して生成された出力信号)の周波数及び/又は位相を追跡及び/又は補正することができる。
VCOチェーンを参照すると、CML及びモジュラー分配器は、周波数分割を実行することができる。1つの実施形態では、CML周波数分配器は、アナログドメインにおいてVCO出力信号を16の因数で分割する。別の実施形態では、モジュラー分配器周波数は、CML及びモジュラー分配器に対して256から1008の組合せ因数に対しデジタルドメインにて16から63の因数によってCMLからの出力信号を選択的に分割する。1つの実施形態では、VCO1 405及びVCO2 407の出力信号の各々は、異なる周波数を有し、これは基準クロック信号とは異なる周波数とすることができる。別の実施形態では、VCO1 405及びVCO2 407の出力信号は、VCO1及びVCO2それぞれの第1高調波又は固有高調波/周波数である。別の実施形態では、VCO1及びVCO2は同一の構造(例えばキャパシタンス)を有するが、VCO1は、第1インダクタを用いて第1周波数で共振するようチューニングされ、VCO2は第2インダクタを用いて第2周波数で共振するようチューニングされる。1つの実施形態では、第1周波数が約18.5GHzから26.5GHzの第1周波数範囲にあり、第2周波数が約31.5GHzから41.5GHzの第2周波数範囲にある。
1つの実施形態では、ループフィルタ又は三次ローパスフィルタ(LPF)は、3つの別個の共振周波数を有するパッシブ抵抗-コンデンサ(RC)ネットワークを含む。別の実施形態では、このパッシブRCネットワークは、π型RCネットワークを含む。表1は、3つの別個の(例えば、R1-C1、R2-C2、R3-C3)共振周波数の三次LPFを有する二重帯域PLL回路の例示的な実施形態を示す。二重帯域PLL回路の位相マージンは、表1のそれぞれの帯域に対して約63.9度及び約62.3度にチューニングできる点に留意されたい。
Figure 0007305680000001
図5は、1つの実施形態による22GHzでの二重帯域PLL回路の位相雑音の例示的なシミュレーションを示すブロック図である。図6は、1つの実施形態による36GHzでの二重帯域PLL回路の位相雑音の例示的なシミュレーションを示すブロック図である。図5-6を参照すると、検出器、VCO及び合計PLL位相の雑音が、22GHzのVCO1及び36GHzのVCO2それぞれに対して示されている。1つの実施形態では、22GHz及び36GHz出力に対するシミュレートされたRMS位相ジッタは、それぞれ約287fs及び175.8fsである。
図7は、1つの実施形態による二重電圧制御発振器(VCO)回路の実施例を示すブロック図である。図7を参照すると、二重VCO回路700は、図4のPLL回路311のVCO405及びVCO407に対する二重VCO回路とすることができる。1つの実施形態では、二重VCO回路700は、VCO701-703を含み、VCO701-703によって共有される二重インダクタ回路705が2つの別個の周波数でVCO701-703のキャパシタンスと共振する。VCO回路700はまた、LO信号をRF送受信機のミキサに伝達するため、VCO701-703それぞれに対する出力バッファネットワーク705-707を含む。
図7を参照すると、1つの実施形態では、VCO701は、第1周波数帯域(例えば、18.5GHz-26.5GHz)にある第1周波数(例えば、約22GHz)のLO信号を生成することができる。VCO701は、入力(ノード404)、第1出力ノード(outp1)、及び第2出力ノード(outn1)を有する第1可変コンデンサ(例えば、バラクター又は可変コンデンサ)を含む。VCO701は、第1可変コンデンサに並列に結合された第2可変コンデンサ(例えば、離散的なステップにおける5ビット可変キャパシタンス)を含む。VCO701は、第1ドレイン端子、第1ゲート端子、及び第1ソース端子を有する第1トランジスタを含み、第1ドレイン端子が第1(outp1)ノードに結合され、第1ゲート端子が第2(outn1)ノードに結合され、第1ソース端子が接地ノードに結合される。VCO701は、第2ドレイン端子、第2ゲート端子、及び第2ソース端子を有する第2トランジスタを含み、第2ドレイン端子が、(outn1)第2出力ノードに結合され、第2ゲート端子が第1(outp1)ノードに結合され、第2ソース端子が接地ノードに結合される。
1つの実施形態では、VCO702は、第1周波数帯域(例えば、31.5GHz-41.5GHz)にある第2周波数(例えば、約36GHz)のLO信号を生成することができる。VCO702は、入力(ノード404)、第3出力ノード(outp2)、及び第4出力ノード(outn2)を有する第3可変コンデンサ(例えば、バラクター又は可変コンデンサ)を含む。VCO702は、第3可変コンデンサに並列に結合された第4可変コンデンサ(例えば、離散的なステップの5ビット可変キャパシタンス)を含む。VCO702は、第3ドレイン端子、第3ゲート端子、及び第3ソース端子を有する第3トランジスタを含み、第3ドレイン端子が第3(outp2)ノードに結合され、第3ゲート端子が第4(outn2)ノードに結合され、第3ソース端子が接地ノードに結合される。VCO702は、第4ドレイン端子、第4ゲート端子、及び第4ソース端子を有する第4トランジスタを含み、第4ドレイン端子が第4出力ノード(outn2)に結合され第4ゲート端子が第3出力ノード(outp2)に結合され、第4ソース端子が接地ノードに結合される。1つの実施形態では、VCO701-703のトランジスタは、残りのPLL回路(例えば、PLL311)のトランジスタのチャネル長を上回る(例えば、厚い)チャネル長を含む。例えば、第1、第2、第3、及び第4トランジスタは、PLL回路の残りのトランジスタの40nmチャネル長に対して、102nm厚みのトランジスタチャネル長を有することができる。
1つの実施形態では、二重インダクタ705は、単一のインダクタフットプリントを共有する2ループインダクタ(例えば、第1インダクタ715及び第2インダクタ716)を含む。この2つのインダクタは各々、VCO701又はVCO703のそれぞれのキャパシタンスと共振することができる。1つの実施形態では、第1及び第2インダクタの両方がループインダクタである。例えば、VCO701に対応するインダクタ715は、VCO701のoutp1とoutn1ノードの間に結合されVCO701の第1及び第2可変コンデンサと共振する。VCO703に対応するインダクタ716は、VCO703のoutp2とoutn2ノードの間に結合されて、VCO703の第3及び第4可変コンデンサと共振する。1つの実施形態では、ループインダクタ715は、約139μmの直径を有する。別の実施形態では、ループインダクタ716は、ループインダクタ715にオーバーラップする約61μmの直径を有する。別の実施形態では、インダクタ715及びインダクタ716は、制御論理(図4の制御論理409など)に結合されて、制御論理がVCO701又はVCO703の何れかをイネーブルにする。
図7を参照すると、1つの実施形態では、出力バッファネットワーク回路707-709は、VCO701-703の出力ノードそれぞれに結合される。出力バッファネットワーク回路707-709は、それぞれのVCOチェーンに対するそれぞれのCML周波数分配器又はLOバッファ(例えば、図3のLOバッファ312又はLOバッファ315)を駆動して、LO信号をRF送受信回路のミキサに伝達することができる。
図8は、図7の二重インダクタンス回路(例えば、二重インダクタンス705)のインダクタンス値の例示的なシミュレーションチャートである。図8を参照すると、低帯域(LB)インダクタンス801は、18.5GHzから26.5GHzの周波数範囲に対して約3e-10から3.1e-10ヘンリーを有する。高帯域(HB)インダクタンス803は、31.5から41.5GHzの周波数範囲に対して約1.6e-10ヘンリーを有する。
図9は、図7の二重VCO回路のQについての例示的なシミュレーションチャートである。図9を参照すると、LB Q901及びHB Q903は両方とも、VCO1(又はLB)及びVCO2(又はHB)の両方に対して>20である。
図10Aは、1つの実施形態による18.5GHzから26.5GHzの周波数帯域に対するVCOバッファ出力ネットワーク回路の実施例を示すブロック図である。図10Bは、図10AのVCOバッファ出力ネットワーク回路用の変成器回路の3D EMモデルの透視図を示すブロック図である。図10Aを参照すると、1つの実施形態では、ネットワーク1000は二次出力ネットワークである。二次出力ネットワーク1000は、一次巻線1003及び二次巻線1005を有する変成器1001を含む。二次巻線1005は、1又は2以上のLO信号をRF送受信機のミキサに伝達することができるパワー分配器(次の段階の入力インピーダンスをモデル化する抵抗)に結合される。1つの実施形態では、一次巻線1003は、VCO(例えば、図7のVCO701)の出力ポートに結合される。例えば、一次巻線1003は、差動増幅回路の第1及び第2ドレイン端子にそれぞれ結合される第1及び第2終端を含む。差動増幅回路のゲート端子は、VCO(例えば、図7のVCO701)の出力ポート(例えば、outp1及びoutn1)に結合することができる。変成器1001は、2つの別個の周波数で共振する漏れインダクタンス及び磁気インダクタンスを含み、二次巻線1005から見た寄生デバイスキャパシタンス及び二次巻線1005のコイルキャパシタンスを有する。1つの実施形態では、変成器1001は、約1から1.5の変成器巻数比を有する。
図11Aは、図10Aの二重VCO回路用のVCOバッファ出力ネットワーク回路の出力インピーダンス値についての例示的なシミュレーションチャートである。図11Bは、図10AのVCOバッファ出力ネットワーク回路のパワー損失値についての例示的なシミュレーションチャートである。図11Aを参照すると、VCOバッファ出力ネットワーク回路1000の出力インピーダンスは、18.5GHzから26.5GHzの周波数範囲に対して約25ohm(ほぼ全て実インピーダンス)である。図11Bを参照すると、VCOバッファ出力ネットワーク回路1000のパッシブパワー損失は、18.5GHzから26.5GHzの周波数範囲に対して<-3dBである。
図12Aは、1つの実施形態による31.5GHzから41.5GHzの周波数帯域に対するVCOバッファ出力ネットワーク回路の実施例を示すブロック図である。図12Bは、図12AのVCOバッファ出力ネットワーク回路の変成器回路の3D EMモデルの透視図を示すブロック図である。図12Aを参照すると、バッファ出力ネットワーク1200は、図10Aのバッファ出力ネットワーク1000に構造的に類似している。変成器1201は、約181μmの直径を有する変成器1001と比較して異なる寸法、例えば、約106μmの直径を有する。ここで、バッファ出力ネットワーク1200は、変成器1201のフットプリントが異なるので、バッファ出力ネットワーク1000とは異なる周波数で共振する。例えば、変成器1201は、2つの他の別個の周波数で共振する漏れインダクタンス及び磁気インダクタンス(変成器1001とは異なる)を含み、二次巻線1205から見た寄生デバイスキャパシタンス及び二次巻線1205のコイルキャパシタンスを伴う。異なる変成器サイズ又はフットプリントは、バッファ出力ネットワークに異なる周波数で共振させる。1つの実施形態では、変成器1001と同様に、変成器1201が約1から1.5の変成器巻数比を有する。
図13Aは、図12Aの二重VCO回路用のVCOバッファ出力ネットワーク回路の出力インピーダンス値についての例示的なシミュレーションチャートである。図13Bは、図12AのVCOバッファ出力ネットワーク回路のパワー損失値についての例示的なシミュレーションチャートである。図13Aを参照すると、VCOバッファ出力ネットワーク回路1200の出力インピーダンスは、31.5GHzから41.5GHzの周波数範囲に対して約25ohmであり、ほぼ全て実インピーダンスである。図13Bを参照すると、VCOバッファ出力ネットワーク回路1200のパッシブパワー損失は、31.5GHzから41.5GHzの周波数範囲に対して<-3dBである。
図14は、1つの実施形態による位相周波数検出器(PFD)回路の実施例を示すブロック図である。PFD1400は、図4のPFDブロックとすることができる。図14を参照すると、1つの実施形態では、PFD1400が2つのDフリップ-フロップ回路を含む。第1Dフリップ-フロップ回路は、D入力ポートにて基準クロック信号(例えば、図4の401)に結合され、Q出力ポートにて第1フィードバック経路(例えば、信号UP)に結合され、及びQB出力ポートにて信号UPBに結合される。第2Dフリップ-フロップ回路は、D入力ポートにてVCOフィードバックループ(例えば、図4のフィードバックループ413)に結合され、Q出力ポートにて第2フィードバック経路(例えば、信号DN)に結合され、及びQB出力ポートにて信号DNBに結合される。第1及び第2フィードバック経路は、「アンドゲート」の第1及び第2入力ポートに結合される。「アンドゲート」の出力ポートは、遅延ラインに結合される。遅延ラインは、第1及び第2Dフリップ-フロップ回路のリセットポートに結合され、PLLジッタを引き起こす位相エラーが検出されないデッドゾーンを排除する。PFD回路は、後続のチャージポンプ回路に結合される。
図15は、1つの実施形態によるチャージポンプ回路の実施例を示すブロック図である。チャージポンプ回路1500は、図4のチャージポンプ又は「Icp」ブロックとすることができる。チャージポンプは、出力電圧を上昇又は低下させるために電荷蓄積としてコンデンサを用いるDC-DCコンバータとすることができる。図15を参照すると、1つの実施形態では、チャージポンプ1500は、PFD(図14のPFD1400など)から信号UPBに結合されたゲート端子を有する第1pnpトランジスタを含む。第1pnpトランジスタは、PFDから信号DNに結合されたゲート端子、及び第1npnトランジスタのドレイン端子及び負フィードバックを有するop-ampの入力ポートに結合されたソース端子を有する。チャージポンプ回路1500は、PFDから信号UPに結合されたゲート端子、及び第2npnトランジスタのドレイン端子及びop-ampの出力ポートに結合されたソース端子を有する第2pnpトランジスタを含む。この第2npnトランジスタは、PFDから信号DNBに結合されたゲート端子を含む。チャージポンプ回路は、PLL回路の次のループフィルタ(LPF)及びVCO回路に結合される。チャージポンプは、VCOの発振の周波数を制御するために電圧を上昇又は低下させることができる。
上述の明細書において、本発明の実施形態について、本発明の特定の例示的な実施形態を参照して説明してきた。添付の請求項に記載される本発明の広範な精神及び範囲から逸脱することなく、様々な修正を行い得ることは明らかであろう。明細書及び図面は、従って、限定の意味ではなく例証の意味と見なされるものとする。
311 PLL回路
401 制御選択信号
403 基準クロック
404 ノード
405 第1VCO
407 第2VCO
409 制御論理
411 マルチプレクサ
413 フィードバックループ
3nd-order LPF 三次LPF
Modular Div モジュラー分配器
Modular Div モジュラー分配器

Claims (10)

  1. 位相ロックループ(PLL)回路であって、
    第1周波数帯域内の第1周波数を有する第1信号を生成する第1電圧制御発振器(VCO)と、
    第2周波数帯域内の第2周波数を有する第2信号を生成する第2VCOであって、前記第2周波数帯域は前記第1周波数帯域とは異なる周波数帯域である、第2VCOと、
    前記第1VCO、前記第2VCO、及びフィードバックループに結合されたマルチプレクサと、
    前記マルチプレクサを用いて前記第1VCO又は前記第2VCOの何れかを選択して、前記フィードバックループを用いて前記第1VCO又は前記第2VCOに関連付けられる信号をフィードバックする制御論理と、
    前記第1VCO、前記第2VCO、及び前記フィードバックループに結合された位相周波数検出器であって、基準信号及び前記フィードバック信号を受信して前記基準信号及び前記フィードバック信号を用いて前記生成された第1又は第2信号の周波数及び位相を追跡するよう構成される、位相周波数検出器と、
    を備え、
    前記第1周波数範囲は約18.5GHzから26.5GHzであり、前記第2周波数範囲は約31.5GHzから41.5GHzであ
    前記第1VCOと前記マルチプレクサの間に結合された第1電流モデル論理(CML)周波数分配器回路と、
    前記第2VCOと前記マルチプレクサの間に結合された第2CML周波数分配器回路と、
    を更に備える、位相ロックループ(PLL)回路。
  2. 前記位相ロックループ回路は、前記第1周波数を有する第1LO又は前記第2周波数を有する第2LOを生成し、前記第1周波数及び前記第2周波数が両方とも第1高調波である、請求項1に記載のPLL回路。
  3. 前記第1又は前記第2CML周波数分配器回路が、1/16周波数分配器である、請求項1に記載のPLL回路。
  4. 前記第1CMLと前記マルチプレクサの間に結合された第1デジタル周波数分配器回路と、
    前記第2CMLと前記マルチプレクサの間に結合された第2デジタル周波数分配器回路と、
    を更に備える、請求項に記載のPLL回路。
  5. 前記第1又は前記第2デジタル周波数分配器回路は、1/16から1/63周波数分割で選択可能である、請求項に記載のPLL回路。
  6. 前記位相周波数検出器と前記第1及び前記第2VCOの間に結合されたローパスフィルタを更に備え、前記ローパスフィルタが三次ローパスフィルタである、請求項1に記載のPLL回路。
  7. 前記三次ローパスフィルタは、3つの別個の共振周波数を有するパッシブ抵抗-コンデンサネットワークを含む、請求項に記載のPLL回路。
  8. 前記制御論理は更に、前記第1VCO又は前記第2VCOのうちの選択されないものをディスエーブルにする、請求項1に記載のPLL回路。
  9. ローカルオシレータ(LO)信号を生成する、請求項1~のいずれか1項に記載の位相ロックループ(PLL)回路を備えた無線周波数(RF)フロントエンド回路。
  10. アンテナと、
    請求項1~のいずれか1項に記載の位相ロックループ(PLL)回路を備える無線周波数(RF)フロントエンド回路であって、前記アンテナに接続されたRFフロントエンド回路と、
    前記RFフロントエンド回路に接続されたベースバンドプロセッサと、
    を備える移動デバイス。
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