KR102503742B1 - 다중-대역 밀리미터파 5g 통신을 위한 광대역 위상 고정 루프 - Google Patents

다중-대역 밀리미터파 5g 통신을 위한 광대역 위상 고정 루프 Download PDF

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KR102503742B1
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토마스 첸
후아 왕
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스위프트링크 테크놀로지스 컴퍼니 리미티드
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Abstract

일 실시예에 따라, PLL(phase locked loop) 회로는 제1 주파수를 갖는 제1 신호를 생성하기 위한 제1 VCO(voltage controlled oscillator), 및 제2 주파수를 갖는 제2 신호를 생성하기 위한 제2 VCO를 포함한다. PLL 회로는 제1 VCO, 제2 VCO 및 피드백 루프에 커플링된 멀티플렉서를 포함한다. PLL 회로는 피드백 루프를 사용하여 신호를 피드백하기 위해, 멀티플렉서를 사용하여 제1 VCO 또는 제2 VCO 중 어느 하나를 선택하기 위한 제어 로직, 및 제1 VCO, 제2 VCO 및 피드백 루프에 커플링된 위상 주파수 검출기를 포함하고, 여기서 위상 주파수 검출기는, 기준 신호 및 피드백 신호를 사용하여, 생성된 제1 신호 또는 생성된 제2 신호의 주파수 및 위상을 추적하기 위해, 기준 신호 및 피드백 신호를 수신하도록 구성된다.

Description

다중-대역 밀리미터파 5G 통신을 위한 광대역 위상 고정 루프
[0001] 본 발명의 실시예들은 일반적으로 무선 통신 디바이스들에 관한 것이다. 더 상세하게는, 본 발명의 실시예들은 통신 디바이스의 광대역 PLL(phase locked loop)에 관한 것이다.
[0002] 5G 통신은 대략 18.5GHz 내지 41.5GHz의 다중-대역 주파수 범위에서 동작한다. 다중-대역 주파수 동작은, 무선 트랜시버 통신 디바이스들에서 2 개 이상의 주파수 대역들(예컨대, 18.5GHz 내지 26.5GHz, 31.5GHz 내지 41.5GHz 등)에서 동작할 수 있는 PLL을 필요로 한다. 종래의 5G 통신 PLL들은, 다수의 주파수 대역들에서 동작하기 위해 단일 IC(integrated circuit) 칩 또는 MCM(multi-chip module) 상에서 몇몇의 협대역 PLL들을 직접 조립할 수 있다. 그러나, 이러한 접근법은 과도한 칩/모듈 영역으로 인한 높은 비용으로 고생한다.
[0003] 대안적인 접근법은, 출력 신호들로서 고차 고조파 주파수들(higher order harmonic frequencies)(예컨대, 2차, 3차, 4차 고조파 주파수들)을 사용하는 것이다. 이 접근법은, 광대역폭 5G 통신 시스템들에서 PLL들의 수를 감소시키지만, 고차 고조파들을 선택하고 고차 고조파 신호들을 증폭하여 회로의 후속 스테이지들을 구동시키기 위한 원하는 전력 출력을 제공하기 위해 부가적인 필터들 및 증폭기들을 요구한다. 또한, 고차 고조파 신호들은 제1 고조파 주파수의 몇 배수들로 제한된 주파수들을 갖는다.
[0004] 본 발명의 실시예들은 첨부한 도면들의 도들에서 제한이 아니라 예로서 예시되며, 도면들에서, 유사한 참조들은 유사한 엘리먼트들을 표시한다.
[0005] 도 1은 일 실시예에 따른 무선 통신 디바이스의 예를 예시하는 블록도이다.
[0006] 도 2는 일 실시예에 따른 RF 프론트엔드 집적 회로의 예를 예시하는 블록도이다.
[0007] 도 3은 일 실시예에 따른 RF 프론트엔드 집적 회로의 예를 예시하는 블록도이다.
[0008] 도 4는 일 실시예에 따른 위상 고정 루프 회로의 예를 예시하는 블록도이다.
[0009] 도 5는 일 실시예에 따른, 22GHz에서 이중-대역(dual-band) PLL 회로의 위상 잡음에 대한 예시적인 시뮬레이션을 예시하는 블록도이다.
[0010] 도 6은 일 실시예에 따른, 36GHz에서 이중-대역 PLL 회로의 위상 잡음에 대한 예시적인 시뮬레이션을 예시하는 블록도이다.
[0011] 도 7은 일 실시예에 따른 이중 VCO(voltage controlled oscillator) 회로의 예를 예시하는 블록도이다.
[0012] 도 8은, 도 7의 이중 VCO 회로의 이중 인덕턴스 회로에 대한 인덕턴스 값들에 대한 예시적인 시뮬레이션 차트이다.
[0013] 도 9는, 도 7의 이중 VCO 회로에 대한 Q에 대한 예시적인 시뮬레이션 차트이다.
[0014] 도 10a는, 일 실시예에 따른, 18.5GHz 내지 26.5GHz의 주파수 대역에 대한 VCO 버퍼 출력 네트워크 회로의 예를 예시하는 블록도이다.
[0015] 도 10b는, 도 10a의 VCO 버퍼 출력 네트워크 회로를 위한 변압기 회로의 3D EM 모델의 사시도를 예시하는 블록도이다.
[0016] 도 11a는, 도 10a의 이중 VCO 회로에 대한 VCO 버퍼 출력 네트워크 회로의 출력 임피던스 값들에 대한 예시적인 시뮬레이션 차트이다.
[0017] 도 11b는, 도 10a의 VCO 버퍼 출력 네트워크 회로에 대한 전력 손실 값들에 대한 예시적인 시뮬레이션 차트이다.
[0018] 도 12a는, 일 실시예에 따른 31.5GHz 내지 41.5GHz의 주파수 대역에 대한 VCO 버퍼 출력 네트워크 회로의 예를 예시하는 블록도이다.
[0019] 도 12b는, 도 12a의 VCO 버퍼 출력 네트워크 회로에 대한 변압기 회로의 3D EM 모델의 사시도를 예시하는 블록도이다.
[0020] 도 13a는, 도 12a의 이중 VCO 회로에 대한 VCO 버퍼 출력 네트워크 회로의 출력 임피던스 값들에 대한 예시적인 시뮬레이션 차트이다.
[0021] 도 13b는, 도 12a의 VCO 버퍼 출력 네트워크 회로에 대한 전력 손실 값들에 대한 예시적인 시뮬레이션 차트이다.
[0022] 도 14는 일 실시예에 따른 PFD(phase frequency detector) 회로의 예를 예시하는 블록도이다.
[0023] 도 15는 일 실시예에 따른 전하 펌프 회로의 예를 예시하는 블록도이다.
[0024] 본 발명들의 다양한 실시예들 및 양상들은 아래에서 논의되는 세부사항들을 참조하여 설명될 것이며, 첨부한 도면들은 다양한 실시예들을 예시할 것이다. 다음의 설명 및 도면들은 본 발명을 예시하며, 본 발명을 제한하는 것으로 해석되지 않아야 한다. 본 발명의 다양한 실시예들의 완전한 이해를 제공하기 위해 다수의 특정 세부사항들이 설명된다. 그러나, 특정한 예시들에서, 본 발명들의 실시예들의 간결한 논의를 제공하기 위해 잘-알려진 또는 종래의 세부사항들은 설명되지 않는다.
[0025] 본 명세서에서 "일 실시예" 또는 "실시예"에 대한 참조는, 실시예와 함께 설명된 특정한 특징, 구조, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함될 수 있다는 것을 의미한다. 본 명세서의 다양한 장소들에서의 어구 "일 실시예에서"의 출현들은 반드시 모두 동일한 실시예를 지칭할 필요는 없다.
[0026] 실시예들의 대응하는 도면들에서, 신호들은 라인들로 표현된다는 것에 주목한다. 일부 라인들은 더 많은 구성 신호 경로들을 표시하도록 더 두꺼울 수 있고 그리고/또는 주 정보 흐름 방향을 표시하도록 하나 이상의 단부들에 화살표들을 가질 수 있다. 그러한 표시들은 제한하도록 의도되는 것은 아니다. 오히려, 라인들은 회로 또는 로직 유닛의 더 쉬운 이해를 용이하게 하기 위해 하나 이상의 예시적인 실시예들과 관련하여 사용된다. 설계 요구들 또는 선호도들에 의해 지시된 바와 같은 임의의 표현된 신호는, 실제로 어느 방향으로든 이동할 수 있고 임의의 적합한 타입의 신호 체계로 구현될 수 있는 하나 이상의 신호들을 포함할 수 있다.
[0027] 명세서 전반에 걸쳐 그리고 청구항들에서, "연결된"이라는 용어는 어떠한 중개 디바이스들 없이도 연결된 사물들 사이의 직접적인 전기적 연결을 의미한다. "커플링"이라는 용어는 연결된 사물들 사이의 직접적인 전기적 연결 또는 하나 이상의 수동적 또는 능동적 중개 디바이스들을 통한 간접적인 연결을 의미한다. "회로"라는 용어는 원하는 기능을 제공하기 위해 서로 협력하도록 배열되는 하나 이상의 수동적 및/또는 능동적 컴포넌트들을 의미한다. "신호"라는 용어는 적어도 하나의 전류 신호, 전압 신호 또는 데이터/클록 신호를 의미한다. 단수의 의미는 복수의 참조들을 포함한다. "에서(in)"의 의미는 "내에(in)" 및 "상에(on)"를 포함한다.
[0028] 본원에서 사용되는 바와 같이, 달리 특정되지 않는 한, 공통 오브젝트(object)를 설명하기 위한 "제1", "제2" 및 "제3" 등의 서수 형용사들의 사용은 단지, 유사한 오브젝트들의 상이한 경우들이 참조되고 있고 그리고 그렇게 설명된 오브젝트들이 시간적으로든, 공간적으로든, 서열순으로든 또는 임의의 다른 방식으로든 주어진 시퀀스로 있어야 함을 내포하도록 의도되는 것이 아님을 표시한다. 본원에서 "실질적으로"라는 용어는 목표대상의 10 % 내에 있음을 지칭한다.
[0029] 본원에서 설명된 실시예들의 목적들을 위해, 달리 특정되지 않는 한, 트랜지스터들은, 드레인, 소스, 게이트 및 벌크 단자들을 포함하는 MOS(metal oxide semiconductor) 트랜지스터들이다. 소스 및 드레인 단자들은 동일한 단자들일 수 있으며, 본원에서 상호 교환가능하게 사용된다. 당업자들은 다른 트랜지스터들, 예컨대, 바이폴라 접합 트랜지스터들 ― BJT PNP/NPN, BiCMOS, CMOS 등 ― 이 본 개시내용의 범위로부터 벗어나지 않으면서 사용될 수 있음을 인식할 것이다.
[0030] 일부 실시예들에서, PLL 회로는 하나 이상의 (예컨대, 이중) VCO들을 포함할 수 있다. 하나 이상의 VCO들은 PFD(phase frequency detector), ICP(charge pump) 및 3차 LPF를 공유할 수 있다. 하나 이상의 VCO들 각각은, 5G 통신을 위한 다중-대역 트랜시버에 대한 (예컨대, 하나 이상의 LO 주파수들에서의) 별개의 LO 신호를 생성할 수 있다. 다중 VCO-기반 PLL은 작은 영역을 차지하며, 부가적인 필터들 및/또는 증폭기들 없이 후속 회로 스테이지들에 적절한 전력을 제공할 수 있다.
[0031] 제1 양상에 따라, PLL(phase locked loop) 회로는 제1 주파수 대역의 제1 주파수를 갖는 제1 신호를 생성하기 위한 제1 VCO(voltage controlled oscillator), 및 제2 주파수 대역의 제2 주파수를 갖는 제2 신호를 생성하기 위한 제2 VCO를 포함하고, 여기서 제2 주파수 대역은 제1 주파수 대역과 상이한 주파수 대역이다. PLL 회로는 제1 VCO, 제2 VCO 및 피드백 루프에 커플링된 멀티플렉서를 포함한다. PLL 회로는, 피드백 루프를 사용하여 제1 VCO 또는 제2 VCO와 연관된 신호를 피드백하기 위해, 멀티플렉서를 사용하여 제1 VCO 또는 제2 VCO 중 어느 하나를 선택하기 위한 제어 로직, 및 제1 VCO, 제2 VCO 및 피드백 루프에 커플링된 위상 주파수 검출기를 포함하고, 여기서 위상 주파수 검출기는, 기준 신호 및 피드백 신호를 사용하여 생성된 제1 신호 또는 생성된 제2 신호의 주파수 및/또는 위상을 추적하기 위해, 기준 신호 및 피드백 신호를 수신하도록 구성된다.
[0032] 일 실시예에서, PLL 회로는 제1 주파수를 갖는 제1 LO 또는 제2 주파수를 갖는 제2 LO를 생성하며, 여기서 제1 주파수 및 제2 주파수 둘 모두는 1차 고조파들이다. 1차 고조파(또는 기본/고유 주파수/고조파)는, 더 높은 주파수들에서의 고차 고조파들과 대조적으로, 물체의 주기적인 파형 또는 진동에 의해 생성되는 가장 낮은 주파수라는 것이 주목된다. 일 실시예에서, 제1 주파수 범위는 대략 18.5GHz 내지 26.5GHz이고, 제2 주파수 범위는 대략 31.5GHz 내지 41.5GHz이다.
[0033] 일 실시예에서, PLL 회로는, 제1 VCO와 멀티플렉서 사이에 커플링된 제1 CML(current model logic) 주파수 분할기 회로, 및 제2 VCO와 멀티플렉서 사이에 커플링된 제2 CML 주파수 분할기 회로를 더 포함한다. 다른 실시예에서, 제1 또는 제2 CML 주파수 분할기 회로는 1/16 주파수 분할기이다. 다른 실시예에서, PLL 회로는 제1 CML과 멀티플렉서 사이에 커플링된 제1 디지털 주파수 분할기 회로, 및 제2 CML과 멀티플렉서 사이에 커플링된 제2 디지털 주파수 분할기 회로를 더 포함한다. 일 실시예에서, 제1 또는 제2 디지털 주파수 분할기 회로는 1/16 내지 1/63 주파수 분할들로부터 선택 가능하다.
[0034] 일 실시예에서, PLL 회로는 위상 주파수 검출기와 제1 및 제2 VCO들 사이에 커플링된 저역 통과 필터를 더 포함하고, 여기서 저역 통과 필터는 3차 저역 통과 필터이다. 다른 실시예에서, 3차 저역 통과 필터는 3개의 별개의 공진 주파수들을 갖는 수동 저항기-커패시터 네트워크를 포함한다. 다른 실시예에서, 제어 로직은, 선택되지 않은 제1 VCO 또는 제2 VCO 중 하나를 추가로 디스에이블한다.
[0035] 제2 양상에 따라, RF(radio frequency) 프론트엔드 회로는 LO 신호를 생성하기 위한 위상 고정 루프 회로를 포함하고, 위상 고정 루프 회로는: 제1 주파수 대역의 제1 주파수를 갖는 제1 신호를 생성하기 위한 제1 VCO(voltage controlled oscillator), 및 제2 주파수 대역의 제2 주파수를 갖는 제2 신호를 생성하기 위한 제2 VCO를 포함하고, 여기서 제2 주파수 대역은 제1 주파수 대역과 상이한 주파수 대역이다. PLL 회로는 제1 VCO, 제2 VCO 및 피드백 루프에 커플링된 멀티플렉서를 포함한다. PLL 회로는, 피드백 루프를 사용하여 제1 VCO 또는 제2 VCO와 연관된 신호를 피드백하기 위해, 멀티플렉서를 사용하여 제1 VCO 또는 제2 VCO 중 어느 하나를 선택하기 위한 제어 로직, 및 제1 VCO, 제2 VCO 및 피드백 루프에 커플링된 위상 주파수 검출기를 포함하고, 여기서 위상 주파수 검출기는, 기준 신호 및 피드백 신호를 사용하여, 생성된 제1 신호 또는 생성된 제2 신호의 주파수 및/또는 위상을 추적하기 위해, 기준 신호 및 피드백 신호를 수신하도록 구성된다.
[0036] 제3 양상에 따라, 이중 VCO(voltage controlled oscillator) 회로는 제1 주파수 대역의 제1 주파수를 갖는 제1 신호를 생성하기 위한 제1 VCO 회로를 포함하고, 제1 VCO 회로는: 입력 노드, 제1 출력 노드, 제2 출력 노드를 갖는 제1 가변 커패시터, 제1 가변 커패시터와 병렬로 커플링된 제2 가변 커패시터, 제1 드레인 단자, 제1 게이트 단자 및 제1 소스 단자를 갖는 제1 트랜지스터를 포함하고, 여기서 제1 드레인 단자는 제1 출력 노드에 커플링되고, 제1 게이트 단자는 제2 출력 노드에 커플링되고, 그리고 제1 소스 단자는 접지 노드, 및 제2 드레인 단자, 제2 게이트 단자 및 제2 소스 단자를 갖는 제2 트랜지스터에 커플링되고, 여기서 제2 드레인 단자는 제2 출력 노드에 커플링되고, 제2 게이트 단자는 제1 출력 노드에 커플링되고, 제2 소스 단자는 접지 노드에 커플링된다. 이중 VCO 회로는 제2 주파수 대역의 제2 주파수를 갖는 제2 신호를 생성하기 위한 제2 VCO 회로를 포함하고, 제2 VCO 회로는 제3 출력 노드 및 제4 출력 노드를 갖는 제3 가변 커패시터, 제3 가변 커패시터와 병렬로 커플링된 제4 가변 커패시터, 제3 드레인 단자, 제3 게이트 단자 및 제3 소스 단자를 갖는 제3 트랜지스터를 포함하고, 여기서 제3 드레인 단자는 제3 출력 노드에 커플링되고, 제3 게이트 단자는 제4 출력 노드에 커플링되고, 그리고 제3 소스 단자는 접지 노드, 및 제4 드레인 단자, 제4 게이트 단자 및 제4 소스 단자를 갖는 제4 트랜지스터에 커플링되고, 여기서 제4 드레인 단자는 제4 출력 노드에 커플링되고, 제4 게이트 단자는 제3 출력 노드에 커플링되고, 제4 소스 단자는 접지 노드에 커플링된다. 이중 VCO 회로는, 제1 주파수에서 제1 및 제2 가변 커패시터들과 공진하기 위해 제1 출력 노드와 제2 출력 노드 사이에 커플링된 제1 인덕터, 및 제2 주파수에서 제3 및 제4 가변 커패시터들과 공진하기 위해 제3 출력 노드와 제4 출력 노드 사이에 커플링된 제2 인덕터를 포함한다.
[0037] 일 실시예에서, 제1 인덕터 및 제2 인덕터 둘 모두는 루프 인덕터들이고, 제1 인덕터는, 제1 인덕터 및 제2 인덕터가 함께 단일 인덕터 풋프린트를 갖도록 제2 인덕터의 영역과 오버랩한다. 일 실시예에서, 제1 주파수 범위는 대략 18.5GHz 내지 26.5GHz이고, 제2 주파수 범위는 대략 31.5GHz 내지 41.5GHz이다.
[0038] 일 실시예에서, 이중 VCO 회로는 제1 출력 노드와 제2 출력 노드 사이에 커플링된 제1 버퍼 출력 네트워크 회로, 및 제3 출력 노드와 제4 출력 노드 사이에 커플링된 제2 버퍼 출력 네트워크 회로를 더 포함한다. 다른 실시예에서, 제1 버퍼 출력 네트워크 및 제2 버퍼 출력 네트워크는 2차 출력 네트워크들이다. 다른 실시예에서, 제1 버퍼 출력 네트워크 및 제2 버퍼 출력 네트워크는 제1 변압기 및 제2 변압기를 각각 포함한다.
[0039] 다른 실시예에서, 제1 변압기는, 제1 변압기에 알려진 기생 커패시턴스와 함께 누설 인덕턴스 및 자기 인덕턴스를 갖고, 제1 변압기의 2차 권선의 커패시턴스는 제3 주파수 및 제4 주파수에서 공진한다. 다른 실시예에서, 제2 변압기는, 제2 변압기에 알려진 기생 커패시턴스와 함께 누설 인덕턴스 및 자기 인덕턴스를 갖고, 제2 변압기의 2차 권선의 커패시턴스는 제5 주파수 및 제6 주파수에서 공진한다.
[0040] 일 실시예에서, 제1 변압기 및 제2 변압기 각각은 대략 1 내지 1.5의 변압비(transformer ratio)를 갖는다. 다른 실시예에서, 제1, 제2, 제3 및 제4 트랜지스터들은, 이중 VCO 회로를 포함하는 위상 고정 루프 회로의 다른 트랜지스터들보다 더 긴 게이트 길이를 갖는 트랜지스터들을 포함한다. 다른 실시예에서, 제1 VCO는 인에이블이고, 제2 VCO는 디스에이블이거나, 또는 제1 VCO는 디스에이블이고, 제2 VCO는 인에이블이다.
[0041] 제4 양상에 따라, PLL 회로는, 고유/기본 또는 1차 고조파 주파수들 둘 모두에서 2개의 별개의 신호들을 생성하기 위해 이중 VCO(voltage controlled oscillator) 회로를 포함한다. 이중 VCO(voltage controlled oscillator) 회로는 제1 주파수에서 제1 신호를 생성하기 위한 제1 VCO 회로, 및 제2 주파수에서 제2 신호를 생성하기 위한 제2 VCO 회로를 포함한다. 제1 VCO 회로는 제1 출력 노드, 제2 출력 노드를 갖는 제1 가변 커패시터, 제1 가변 커패시터와 병렬로 커플링된 제2 가변 커패시터, 제1 드레인 단자, 제1 게이트 단자 및 제1 소스 단자를 갖는 제1 트랜지스터, ― 제1 드레인 단자는 제1 출력 노드에 커플링되고, 제1 게이트 단자는 제2 출력 노드에 커플링되고, 제1 소스 단자는 접지 노드에 커플링됨 ― , 및 제2 드레인 단자, 제2 게이트 단자 및 제2 소스 단자를 갖는 제2 트랜지스터를 포함하고, 여기서 제2 드레인 단자는 제2 출력 노드에 커플링되고, 제2 게이트 단자는 제1 출력 노드에 커플링되고, 제2 소스 단자는 접지 노드에 커플링된다. 제2 VCO 회로는 제3 출력 노드 및 제4 출력 노드를 갖는 제3 가변 커패시터, 제3 가변 커패시터와 병렬로 커플링된 제4 가변 커패시터, 제3 드레인 단자, 제3 게이트 단자 및 제3 소스 단자를 갖는 제3 트랜지스터, ― 제3 드레인 단자는 제3 출력 노드에 커플링되고, 제3 게이트 단자는 제4 출력 노드에 커플링되고, 제3 소스 단자는 접지 노드에 커플링됨 ― , 및 제4 드레인 단자, 제4 게이트 단자 및 제4 소스 단자를 갖는 제4 트랜지스터를 포함하고, 여기서 제4 드레인 단자는 제4 출력 노드에 커플링되고, 제4 게이트 단자는 제3 출력 노드에 커플링되고, 제4 소스 단자는 접지 노드에 커플링된다. PLL 회로는, 제1 주파수에서 제1 및 제2 가변 커패시터들과 공진하기 위해 제1 출력 노드와 제2 출력 노드 사이에 커플링된 제1 인덕터, 및 제2 주파수에서 제3 및 제4 가변 커패시터들과 공진하기 위해 제3 출력 노드와 제4 출력 노드 사이에 커플링된 제2 인덕터를 포함한다. PLL 회로는 제1 VCO 회로, 제2 VCO 회로 및 피드백 루프에 커플링된 멀티플렉서, 및 피드백 루프를 사용하여 제1 VCO 회로 또는 제2 VCO 회로와 연관된 신호를 피드백하기 위해, 멀티플렉서를 사용하여 제1 VCO 회로 또는 제2 VCO 회로 중 어느 하나를 선택하기 위한 제어 로직을 포함한다. PLL 회로는, 제1 VCO 회로 및 제2 VCO 회로 및 피드백 루프에 커플링된 위상 주파수 검출기를 포함하고, 여기서 위상 주파수 검출기는, 기준 신호 및 피드백 신호를 사용하여, 생성된 제1 신호 또는 생성된 제2 신호의 주파수 및/또는 위상을 추적하기 위해, 기준 신호 및 피드백 신호를 수신하도록 구성된다.
[0042] 제5 양상에 따라, RF 프론트엔드 회로는 LO(local oscillator) 신호를 생성하기 위한 PLL 회로를 포함한다. PLL 회로는, 고유/기본 또는 1차 고조파 주파수들 둘 모두에서 2개의 별개의 신호들을 생성하기 위해 이중 VCO(voltage controlled oscillator) 회로를 포함한다. 이중 VCO(voltage controlled oscillator) 회로는 제1 주파수에서 제1 신호를 생성하기 위한 제1 VCO 회로, 및 제2 주파수에서 제2 신호를 생성하기 위한 제2 VCO 회로를 포함한다. 제1 VCO 회로는 제1 출력 노드, 제2 출력 노드를 갖는 제1 가변 커패시터, 제1 가변 커패시터와 병렬로 커플링된 제2 가변 커패시터, 제1 드레인 단자, 제1 게이트 단자 및 제1 소스 단자를 갖는 제1 트랜지스터, ― 제1 드레인 단자는 제1 출력 노드에 커플링되고, 제1 게이트 단자는 제2 출력 노드에 커플링되고, 제1 소스 단자는 접지 노드에 커플링됨 ― , 및 제2 드레인 단자, 제2 게이트 단자 및 제2 소스 단자를 갖는 제2 트랜지스터를 포함하고, 여기서 제2 드레인 단자는 제2 출력 노드에 커플링되고, 제2 게이트 단자는 제1 출력 노드에 커플링되고, 제2 소스 단자는 접지 노드에 커플링된다. 제2 VCO 회로는 제3 출력 노드 및 제4 출력 노드를 갖는 제3 가변 커패시터, 제3 가변 커패시터와 병렬로 커플링된 제4 가변 커패시터, 제3 드레인 단자, 제3 게이트 단자 및 제3 소스 단자를 갖는 제3 트랜지스터, ― 제3 드레인 단자는 제3 출력 노드에 커플링되고, 제3 게이트 단자는 제4 출력 노드에 커플링되고, 제3 소스 단자는 접지 노드에 커플링됨 ― , 및 제4 드레인 단자, 제4 게이트 단자 및 제4 소스 단자를 갖는 제4 트랜지스터를 포함하고, 여기서 제4 드레인 단자는 제4 출력 노드에 커플링되고, 제4 게이트 단자는 제3 출력 노드에 커플링되고, 제4 소스 단자는 접지 노드에 커플링된다. PLL 회로는, 제1 주파수에서 제1 및 제2 가변 커패시터들과 공진하기 위해 제1 출력 노드와 제2 출력 노드 사이에 커플링된 제1 인덕터, 및 제2 주파수에서 제3 및 제4 가변 커패시터들과 공진하기 위해 제3 출력 노드와 제4 출력 노드 사이에 커플링된 제2 인덕터를 포함한다. PLL 회로는 제1 VCO 회로, 제2 VCO 회로 및 피드백 루프에 커플링된 멀티플렉서, 및 피드백 루프를 사용하여 제1 VCO 회로 또는 제2 VCO 회로와 연관된 신호를 피드백하기 위해, 멀티플렉서를 사용하여, 제1 VCO 회로 또는 제2 VCO 회로 중 어느 하나를 선택하기 위한 제어 로직을 포함한다. PLL 회로는, 제1 VCO 회로 및 제2 VCO 회로 및 피드백 루프에 커플링된 위상 주파수 검출기를 포함하고, 여기서 위상 주파수 검출기는, 기준 신호 및 피드백 신호를 사용하여 생성된 제1 신호 또는 생성된 제2 신호의 주파수 및/또는 위상을 추적하기 위해, 기준 신호 및 피드백 신호를 수신하도록 구성된다.
[0043] 도 1은 본 발명의 일 실시예에 따른 무선 통신 디바이스의 예를 예시하는 블록도이다. 도 1을 참조하면, 무선 통신 디바이스(100)(간단히 무선 디바이스로 또한 지칭됨)는, 다른 것들 중에서도, RF 프론트엔드 모듈(101) 및 기저대역 프로세서(102)를 포함한다. 무선 디바이스(100)는, 예컨대, 모바일 폰들, 랩톱들, 태블릿들, 네트워크 어플라이언스 디바이스들(예컨대, 사물 인터넷(Internet of thing) 또는 IOT 어플라이언스 디바이스들) 등과 같은 임의의 종류의 무선 통신 디바이스들일 수 있다.
[0044] 라디오 수신기 회로에서, RF 프론트엔드는, 믹서 스테이지까지를 포함하여 믹서 스테이지와 안테나 사이에 있는 모든 회로에 대한 일반 용어이다. 이는, 오리지널 인입 라디오 주파수의 신호가 더 낮은 IF(intermediate frequency)로 변환되기 전에, 그 신호를 프로세싱하는, 수신기 내의 모든 컴포넌트들로 구성된다. 마이크로파 및 위성 수신기들에서, 이는, 보통, LNB(low-noise block) 또는 LND(low-noise downconverter)로 불리며, 보통 안테나에 위치되어, 안테나로부터의 신호가 더 쉽게 처리되는 중간 주파수에서 수신기의 잔여부에 전달될 수 있다. 기저대역 프로세서는, 모든 라디오 기능들(안테나를 요구하는 모든 기능들)을 관리하는, 네트워크 인터페이스의 디바이스(칩 또는 칩의 부분)이다.
[0045] 일 실시예에서, RF 프론트엔드 모듈(101)은 하나 이상의 RF 트랜시버들을 포함하며, 여기서 RF 트랜시버들 각각은, 다수의 RF 안테나들 중 하나를 통해 특정 주파수 대역(예컨대, 오버랩되지 않는 주파수 범위들과 같은 특정 범위의 주파수들) 내의 RF 신호들을 송신 및 수신한다. RF 프론트엔드 IC 칩은, RF 트랜시버들에 커플링된 주파수 합성기(frequency synthesizer)를 더 포함한다. 주파수 합성기는 LO(local oscillator) 신호를 생성하고 RF 트랜시버들 각각에 제공하여, RF 트랜시버가 대응하는 주파수 대역 내의 RF 신호들을 혼합, 변조 및/또는 복조하는 것을 가능하게 한다. RF 트랜시버들 및 주파수 합성기는 단일 RF 프론트엔드 IC 칩 또는 패키지로서 단일 IC 칩 내에 통합될 수 있다.
[0046] 도 2는 본 발명의 일 실시예에 따른 RF 프론트엔드 집적 회로의 예를 예시하는 블록도이다. 도 2를 참조하면, RF 프론트엔드(101)는, 무엇보다도, 다중-대역 RF 트랜시버(211)에 커플링된 주파수 합성기(200)를 포함한다. 트랜시버(211)는, RF 안테나(221)를 통해 하나 이상의 주파수 대역들 또는 RF 주파수들의 넓은 범위 내의 RF 신호들을 송신 및 수신하도록 구성된다. 일 실시예에서, 트랜시버(211)는 주파수 합성기(200)로부터 하나 이상의 LO 신호들을 수신하도록 구성된다. LO 신호들은 하나 이상의 대응하는 주파수 대역들에 대해 생성된다. LO 신호들은, 대응하는 주파수 대역들 내의 RF 신호들을 송신 및 수신할 목적으로 트랜시버에 의해 혼합, 변조, 복조하는 데 활용된다.
[0047] 도 3은 본 발명의 다른 실시예에 따른 RF 프론트엔드 집적 회로를 예시하는 블록도이다. 도 3을 참조하면, 주파수 합성기(300)는, 위에서 설명된 바와 같이, 주파수 합성기(200)를 나타낼 수 있다. 일 실시예에서, 주파수 합성기(300)는 트랜시버들의 어레이에 통신 가능하게 커플링되며, 각각의 트랜시버는 다수의 주파수 대역들 중 하나에 대응한다. 이 예에서, 주파수 합성기(300)는 송신기(301A), 수신기(302A), 송신기(301B) 및 수신기(302B)에 커플링된다. 송신기(301A) 및 수신기(302A)는, LB(low-band) 송신기 및 LB 수신기로 지칭되는, 하위 주파수 대역에서 동작하는 제1 트랜시버의 부분일 수 있다. 송신기(301B) 및 수신기(302B)는, HB(high-band) 송신기 및 HB 수신기로 지칭되는, 상위 주파수 대역에서 동작하는 제2 트랜시버의 부분일 수 있다. 예컨대, LB는 대략 18.5 GHz 내지 26.5 GHz일 수 있는 반면에, HB는 대략 31.5 GHz 내지 41.5 GHz일 수 있다. 도 3에 도시된 바와 같이 단지 2개의 트랜시버들만이 존재하지만, 도 2에 도시된 바와 같이, 더 많거나 더 적은 트랜시버들이 또한 주파수 합성기에 커플링될 수 있다는 것이 주목된다.
[0048] 일 실시예에서, 주파수 합성기(300)는 PLL(phase-lock loop) 회로 또는 블록(311), LO 버퍼(312), LB IQ(in-phase/quadrature) 생성기(313) 및 LB 위상 회전기들(314)을 포함하지만, 이에 제한되지 않는다. PLL은, 위상이 입력 신호의 위상과 관련되는 출력 신호를 생성하는 제어 시스템이다. PLL은 가변 주파수 오실레이터 및 위상 검출기를 포함한다. 오실레이터는 주기적 신호를 생성하고, 위상 검출기는 그 신호의 위상과 입력 주기적 신호의 위상을 비교하여, 위상들이 매칭된 채로 유지하도록 오실레이터를 조정한다. 비교를 위해 출력 신호를 입력 신호쪽으로 돌려주는 것은, 출력이 입력쪽으로 "피드백"되어 루프를 형성하기 때문에, 피드백 루프라 칭해진다.
[0049] 입력 및 출력 위상을 고정 단계(lock step)로 유지하는 것은 또한, 입력 및 출력 주파수들을 동일하게 유지하는 것을 의미한다. 결과적으로, 신호들을 동기화하는 것 외에도, 위상-고정 루프는 입력 주파수를 추적할 수 있거나, 또는 입력 주파수의 배수인 주파수를 생성할 수 있다. 이러한 특성들은 클록 동기화, 복조 및 주파수 합성을 위해 사용된다. 위상-고정 루프들은 라디오, 전기통신들, 컴퓨터들 및 다른 전자 애플리케이션들에서 널리 사용된다. 이들은, 신호를 복조하고, 잡음이 있는 통신 채널로부터 신호를 복구하고, 입력 주파수의 배수들에서 안정적인 주파수를 생성하거나(주파수 합성), 마이크로프로세서들과 같은 디지털 로직 회로들에서 정확하게 타이밍된 클록 펄스들을 분배하는 데 사용될 수 있다.
[0050] 다시 도 3을 참조하면, 일 실시예에서, PLL 블록(311)은 클록 기준 신호 및 제어 선택 신호를 수신하기 위한 것이다. PLL 블록(311)은, 제어 선택 신호에 기반하여 제1 LO 신호 또는 제2 LO 신호를 생성하기 위해, 클록 기준 신호의 주파수에 고정시키기 위한 것이다. 예컨대, 제어 선택 신호가 디-어서트(de-assert)되면, PLL 블록(311)은 제1 LO 신호, 즉, 저대역 LO 신호 또는 LBLO 신호를 생성할 수 있다. 제1 LO 신호는 선택적으로 LO 버퍼(312)에 의해 버퍼링될 수 있다. LBLO 신호에 기반하여, LB IQ 생성기(313)는, RF 신호들의 동위상 및 직교 위상 컴포넌트들을 혼합, 변조 및 복조하는 데 적합한 IQ LO 신호들을 생성한다. IQ 신호들은 LB 위상 회전기들(314)에 의해 미리 결정된 각도만큼 회전되거나 지연될 수 있다. 그후, 회전된 IQ 신호들은 LB 송신기(301A) 및 수신기(302A)에 제공된다. 특히, IQ 신호들은, LB 송신기(301A)에 제공될 송신 IQ(TXIQ) 신호들(321A) 및 LB 수신기(302A)에 제공될 동위상 및 직교 위상 수신 IQ(RXIQ) 신호들(322A)을 포함할 수 있다.
[0051] 다른 실시예에서, 제어 선택 신호가 어서트되면, PLL 블록(311)은, 제2 LO 신호, 즉, 고대역 LO 신호 또는 HBLO 신호를 생성하기 위해 클록 기준 신호의 주파수에 고정될 것이다. 제2 LO 신호는 선택적으로 LO 버퍼(315)에 의해 버퍼링될 수 있다. HBLO 신호에 기반하여, HB IQ 생성기(317)는, RF 신호들의 동위상 및 직교 위상 컴포넌트들을 혼합, 변조 및 복조하는 데 적합한 IQ LO 신호들을 생성한다. IQ 신호들은 HB 위상 회전기들(318)에 의해 미리 결정된 각도만큼 회전되거나 지연될 수 있다. 그후, 회전된 IQ 신호들은 HB 송신기(301B) 및 수신기(302B)에 제공된다. 특히, IQ 신호들은 HB 송신기(301B)에 제공될 I/Q 신호들(321B), 및 HB 수신기(302B)에 제공될 IQ 신호들(322B)을 포함할 수 있다. 관련된 더 많은 주파수 대역들의 송신기들 및 수신기들이 더 많은 경우, 부가적인 주파수 대역들에 대해 필요한 TXIQ 및 RXIQ 신호들을 생성하기 위해 더 많은 세트들의 컴포넌트들(312-314) 및/또는 컴포넌트들(315-318)이 주파수 합성기(300)에 의해 유지될 수 있다는 것이 주목된다. 그후, PLL에 대한 제어 선택 신호는 원하는 출력 LO 신호에 대한 대응하는 VCO를 인에이블할 수 있다.
[0052] 일 실시예에서, LB 송신기(301A)는 필터(303A), 믹서(304A) 및 증폭기(305A)를 포함한다. 필터(303A)는 목적지로 송신될 LB 송신(LBTX) 신호들을 수신하는 LP(low-pass) 필터일 수 있으며, 여기서 LBTX 신호들은 기저대역 프로세서(102)와 같은 기저대역 프로세서로부터 제공될 수 있다. 믹서(301A)(상향-변환 믹서 또는 LB 상향-변환 믹서로 또한 지칭됨)는, LB 위상 회전기들(314)에 의해 제공되는 TXIQ 신호에 기반하여, LBTX 신호들을 캐리어 주파수 신호로 믹싱 및 변조하도록 구성된다. 그후, 변조된 신호들(예컨대, 저대역 RF 또는 LBRF 신호들)은 증폭기(305A)에 의해 증폭되고, 그후, 증폭된 신호들은 안테나(310A)를 통해 원격 수신기에 송신된다.
[0053] 일 실시예에서, LB 수신기(302A)는 증폭기(306A), 믹서(307A) 및 필터(308A)를 포함한다. 증폭기(306A)는, 안테나(310A)를 통해 원격 송신기로부터 LBRF 신호들을 수신하고, 수신된 RF 신호들을 증폭하기 위한 것이다. 그후, 증폭된 RF 신호들은, LB 위상 회전기들(314)로부터 수신된 IQ LO 신호에 기반하여, 믹서(307A)(하향-변환 믹서 또는 LB 하향-변환 믹서로 또한 지칭됨)에 의해 복조된다. 그후, 복조된 신호들은, 저역-통과 필터일 수 있는 필터(308A)에 의해 프로세싱된다. 일 실시예에서, LB 송신기(301A) 및 LB 수신기(302A)는 송신 및 수신(T/R) 스위치(309A)를 통해 안테나(310A)를 공유한다. T/R 스위치(309A)는, 특정 시점에 안테나(310A)를 LB 송신기(301A) 또는 LB 수신기(302A) 중 어느 하나에 커플링하기 위해, LB 송신기(301A)와 수신기(302A) 사이에서 스위칭하도록 구성된다.
[0054] 유사하게, HB 송신기(301B)는, HBTX(high-band transmitting) 신호들을 프로세싱하기 위해 각각, LB 송신기(301A)의 필터(303A), 믹서(304A) 및 증폭기(305A)와 유사한 기능들을 갖는 필터(303B), 믹서(304B)(HB 상향-변환 믹서로 또한 지칭됨) 및 증폭기(305B)를 포함한다. HB 수신기(302B)는, HBRX(high-band receiving) 신호들을 프로세싱하기 위해 각각, LB 수신기(302A)의 증폭기(306A), 믹서(307A) 및 필터(308A)와 유사한 기능들을 갖는 증폭기(306B), 믹서(307B)(HB 하향-변환 믹서로 또한 지칭됨) 및 필터(308B)를 포함한다. LB 송신기(301A) 및 수신기(302A)의 구성과 유사하게, HB 송신기(301B) 및 HB 수신기(302B)는 T/R 스위치(309B)를 통해 안테나(310B)에 커플링된다.
[0055] 도 4는 일 실시예에 따른 위상 고정 루프 회로의 예를 예시하는 블록도이다. 도 4를 참조하면, 일 실시예에서, PLL 회로(311)는, PFD(phase detector), 전하 펌프(Icp) 및 LPF(loop filter)를 순서대로 포함하는 위상 검출기 체인을 포함한다. 루프 필터는 2개의 별개의 VCO 체인들(예컨대, 제1 VCO 체인 및 제2 VCO 체인)에 커플링된다. 제1 및 제2 VCO 체인들은 멀티플렉서(411)에 커플링되고, 그후 멀티플렉서(411)는 피드백 루프(413)에 커플링된다. 일 실시예에서, 제1 및 제2 VCO 체인들은 제1 VCO(405)(예컨대, VCO1) 및 제2 VCO(407)(예컨대, VCO2)를 각각 포함한다. VCO1 및 VCO2 각각은, 대응하는 제1 및 제2 VCO 체인들에 대한 CML(current mode logic)(예컨대, 아날로그 주파수 분할기) 및 모듈식 분할기(예컨대, 디지털 주파수 분할기)에 커플링된다. 제1 및 제2 VCO 체인들의 모듈식 분할기들은, VCO 체인들 중 하나를 선택하기 위해 멀티플렉서(411)에 대한 멀티플렉서(411)의 입력 포트들에 커플링된다. 일 실시예에서, PFD는 (예컨대, 멀티플렉서(411)를 통해) VCO1 및 VCO2, 및 피드백 루프(413)에 커플링된다. 일 실시예에서, PLL 회로(311)는, 제1 VCO 또는 제2 VCO 중 어느 하나를 선택적으로 인에이블하기 위한 제어 로직(409)을 더 포함한다. 예컨대, 제어 로직(409)은 또한 제1 VCO 또는 제2 VCO 중 어느 하나를 디스에이블(또는 파워 오프)할 수 있다. 일 실시예에서, 제어 로직(409)은 멀티플렉서(411)에 커플링되어, 멀티플렉서(411)가 제1 또는 제2 VCO들 둘 모두가 아니라 이들 중 어느 하나로부터 입력을 선택하기 위한 선택 신호를 제공한다. 그후, 선택된 VCO는 (피드백 루프(413)를 통해) 다시 PFD로 피드백 경로를 완성한다.
[0056] 예컨대, 일 실시예에서, PFD는 기준 클록 신호(403)를 수신하고, 제어 로직(409)은 제어 선택 신호(401)를 수신한다. 제어 선택 신호(401)는 VCO1(405) 또는 VCO2(407) 중 어느 하나를 선택적으로 인에이블시키고, 멀티플렉서(411)를 통해, 인에이블된 VCO로부터 출력 신호를 선택하여 출력 신호를 피드백 루프(413)를 통해 PFD로 피드백한다. 그후, PFD는, 기준 클록 신호(403) 및 피드백 신호를 사용하여, 대응하는 VCO에 대한 피드백된 신호(예컨대, VCO1 또는 VCP2에 대해 생성된 출력 신호)의 주파수 및/또는 위상을 추적 및/또는 보정할 수 있다.
[0057] VCO 체인들을 참조하면, CML 및 모듈식 분할기들은 주파수 분할들을 수행할 수 있다. 일 실시예에서, CML 주파수는 아날로그 도메인에서 VCO 출력 신호를 16 배로 분할한다. 다른 실시예에서, 모듈식 분할기 주파수는 선택적으로, CML 및 모듈식 분할기에 대한 결합된 256 내지 1008배의 경우 디지털 도메인에서 16 내지 63 배로 CML로부터의 출력 신호를 분할한다. 일 실시예에서, VCO1(405) 및 VCO2(407)의 출력 신호들 각각은 상이한 주파수를 가지며, 이는 기준 클록 신호와 다른 주파수일 수 있다. 다른 실시예에서, VCO1(405) 및 VCO2(407)의 출력 신호들은 각각 VCO1 및 VCO2의 1차 고조파들 또는 고유 고조파들/주파수들이다. 다른 실시예에서, VCO1 및 VCO2는 동일한 구조들(예컨대, 커패시턴스들)을 갖지만, VCO1은 제1 인덕터를 사용하여 제1 주파수에서 공진하도록 튜닝되고, VCO2는 제2 인덕터를 사용하여 제2 주파수에서 공진하도록 튜닝된다. 일 실시예에서, 제1 주파수는 대략 18.5GHz 내지 26.5GHz의 제1 주파수 범위에 있고, 제2 주파수는 대략 31.5GHz 내지 41.5GHz의 제2 주파수 범위에 있다.
[0058] 일 실시예에서, 루프 필터 또는 3차 LPF(low pass filter)는, 3개의 별개의 공진 주파수들을 갖는 수동 RC(resistor-capacitor) 네트워크를 포함한다. 다른 실시예에서, 수동 RC 네트워크는 π-형 RC 네트워크를 포함한다. 표 1은, 3개의 별개의(예컨대, R1-C1, R2-C2, R3-C3) 공진 주파수들에서 3차 LPF를 갖는 이중-대역 PLL 회로의 예시적인 실시예를 제공한다. 이중-대역 PLL 회로의 위상 마진은, 표 1의 개개의 대역들에 대해 대략 63.9도 및 대략 62.3도로 튜닝될 수 있다는 것이 주목된다.
주파수 (GHz) 루프 BW
(kHz)		 Fref
(MHz)		 Fout
(GHz)		 KVCO
(MHz/V)		 ICP
(mA)		 C1
(pF)		 R2
(kΩ)		 C2
(pF)		 R3
(kΩ)		 C3
(fF)		 PM
(°)
18.5
-26.5		 1048 50 22 1000 0.08 0.97 36.72 24.48 110 80 63.9
31.5
-41.5		 1260 50 36 2000 0.08 62.3
[0059] 도 5는 일 실시예에 따른, 22GHz에서 이중-대역 PLL 회로의 위상 잡음에 대한 예시적인 시뮬레이션을 예시하는 블록도이다. 도 6은 일 실시예에 따른, 36GHz에서 이중-대역 PLL 회로의 위상 잡음에 대한 예시적인 시뮬레이션을 예시하는 블록도이다. 도 5-6을 참조하면, 검출기, VCO 및 총 PLL 위상 잡음들이 22GHz에서 VCO1에 대해 그리고 36GHz에서 VCO2에 대해 각각 플로팅된다. 일 실시예에서, 22GHz 및 36GHz 출력에 대해 시뮬레이션된 RMS 위상 지터(phase jitter)는 각각 대략 287fs 및 175.8fs이다.
[0060] 도 7은 일 실시예에 따른 이중 VCO(voltage controlled oscillator) 회로의 예를 예시하는 블록도이다. 도 7을 참조하면, 이중 VCO 회로(700)는 도 4의 PLL 회로(311)의 VCO(405) 및 VCO(407)에 대한 이중 VCO 회로일 수 있다. 일 실시예에서, 이중 VCO 회로(700)는 VCO들(701-703)을 포함하고, VCO들(701-703)에 의해 공유되는 이중 인덕터 회로(705)는 2개의 별개의 주파수들에서 VCO들(701-703)의 커패시턴스들로 공진한다. VCO 회로(700)는 또한, RF 트랜시버들의 믹서들에 LO 신호들을 전달하기 위한, VCO들(701-703) 각각에 대한 출력 버퍼 네트워크들(707-709)을 포함한다.
[0061] 도 7을 참조하면, 일 실시예에서, VCO(701)는, 제1 주파수 대역(예컨대, 18.5GHz-26.5GHz)에 있는 제1 주파수(예컨대, 대략 22GHz)에서 LO 신호를 생성할 수 있다. VCO(701)는, 입력(노드(404)), 제1 출력 노드(outp1) 및 제2 출력 노드(outn1)를 갖는 제1 가변 커패시터(예컨대, 버랙터(varactor) 또는 가변 커패시터)를 포함한다. VCO(701)는, 제1 가변 커패시터와 병렬로 커플링된 제2 가변 커패시터(예컨대, 이산 단계들에서 5-비트 가변 커패시턴스)를 포함한다. VCO(701)는 제1 드레인 단자, 제1 게이트 단자 및 제1 소스 단자를 갖는 제1 트랜지스터를 포함하며, 여기서 제1 드레인 단자는 제1 노드(outp1)에 커플링되고, 제1 게이트 단자는 제2 노드(outn1)에 커플링되고, 제1 소스 단자는 접지 노드에 커플링된다. VCO(701)는 제2 드레인 단자, 제2 게이트 단자 및 제2 소스 단자를 갖는 제2 트랜지스터를 포함하며, 여기서 제2 드레인 단자는 제2 출력 노드(outn1)에 커플링되고, 제2 게이트 단자는 제1 노드(outp1)에 커플링되고, 제2 소스 단자는 접지 노드에 커플링된다.
[0062] 일 실시예에서, VCO(703)는, 제1 주파수 대역(예컨대, 31.5GHz-41.5GHz)에 있는 제2 주파수(예컨대, 대략 36GHz)에서 LO 신호를 생성할 수 있다. VCO(703)는, 입력(노드(404)), 제3 출력 노드(outp2) 및 제4 출력 노드(outn2)를 갖는 제3 가변 커패시터(예컨대, 버랙터 또는 가변 커패시터)를 포함한다. VCO(703)는, 제3 가변 커패시터와 병렬로 커플링된 제4 가변 커패시터(예컨대, 이산 단계들에서 5-비트 가변 커패시턴스)를 포함한다. VCO(703)는 제3 드레인 단자, 제3 게이트 단자 및 제3 소스 단자를 갖는 제3 트랜지스터를 포함하며, 여기서 제3 드레인 단자는 제3 노드(outp2)에 커플링되고, 제3 게이트 단자는 제4 노드(outn2)에 커플링되고, 제3 소스 단자는 접지 노드에 커플링된다. VCO(703)는 제4 드레인 단자, 제4 게이트 단자 및 제4 소스 단자를 갖는 제4 트랜지스터를 포함하며, 여기서 제4 드레인 단자는 제4 출력 노드(outn2)에 커플링되고 제4 게이트 단자는 제3 출력 노드(outp2)에 커플링되고, 제4 소스 단자는 접지 노드에 커플링된다. 일 실시예에서, VCO들(701-703)의 트랜지스터들은, PLL 회로(예컨대, PLL(311))의 나머지에 대한 트랜지스터들의 채널 길이들보다 더 긴(예컨대, 두꺼운) 채널 길이를 포함한다. 예컨대, 제1, 제2, 제3 및 제4 트랜지스터들은, PLL 회로의 트랜지스터들 중 나머지에 대한 40nm 채널 길이와 비교하여 102nm 두께의 트랜지스터 채널 길이를 가질 수 있다.
[0063] 일 실시예에서, 이중 인덕터(705)는, 단일 인덕터 풋프린트를 공유하는 2개의 루프 인덕터들(예컨대, 제1 인덕터(715) 및 제2 인덕터(716))을 포함한다. 2개의 인덕터들 각각은 VCO(701) 또는 VCO(703)의 개개의 커패시턴스로 공진할 수 있다. 일 실시예에서, 제1 및 제2 인덕터들 둘 모두는 루프 인덕터들이다. 예컨대, VCO(701)에 대응하는 인덕터(715)는, VCO(701)의 제1 및 제2 가변 커패시터들과 공진하기 위해 VCO(701)의 outp1 노드와 outn1 노드 사이에 커플링된다. VCO(703)에 대응하는 인덕터(716)는, VCO(703)의 제3 및 제4 가변 커패시터들과 공진하기 위해 VCO(703)의 outp2 노드와 outn2 노드 사이에 커플링된다. 일 실시예에서, 루프 인덕터(715)는 대략 139 ㎛의 지름을 갖는다. 다른 실시예에서, 루프 인덕터(716)는, 루프 인덕터(715)를 오버레이하는 대략 61㎛의 지름을 갖는다. 다른 실시예에서, 인덕터(715) 및 인덕터(716)는, 제어 로직(이를테면, 도 4의 제어 로직(409))이 VCO(701) 또는 VCO(703) 중 어느 하나를 인에이블하도록 그러한 제어 로직에 커플링된다.
[0064] 도 7을 참조하면, 일 실시예에서, 출력 버퍼 네트워크 회로들(707-709)은 VCO들(701-703)의 출력 노드들에 각각 커플링된다. 출력 버퍼 네트워크 회로들(707-709)은, LO 신호를 RF 트랜시버 회로들의 믹서들로 전달하기 위해 개개의 VCO 체인 또는 LO 버퍼(예컨대, 도 3의 LO 버퍼(312) 또는 LO 버퍼(315))에 대한 개개의 CML 주파수 분할기를 구동시킬 수 있다.
[0065] 도 8은, 도 7의 이중 인덕턴스 회로(예컨대, 이중 인덕턴스(705))에 대한 인덕턴스 값들의 예시적인 시뮬레이션 차트이다. 도 8을 참조하면, LB(low band) 인덕턴스(801)는 18.5GHz 내지 26.5GHz의 주파수 범위에 대해 대략 3e-10 내지 3.1e-10 Henry를 갖는다. HB(high band) 인덕턴스(803)는 31.5 내지 41.5GHz의 주파수 범위에 대해 대략 1.6e-10 Henry를 갖는다.
[0066] 도 9는, 도 7의 이중 VCO 회로의 Q에 대한 예시적인 시뮬레이션 차트이다. 도 9를 참조하면, LB Q(901) 및 HB Q(903) 둘 모두는 VCO1(또는 LB) 및 VCO2(또는 HB) 둘 모두에 대해 > 20 이다.
[0067] 도 10a는, 일 실시예에 따른, 18.5GHz 내지 26.5GHz의 주파수 대역에 대한 VCO 버퍼 출력 네트워크 회로의 예를 예시하는 블록도이다. 도 10b는, 도 10a의 VCO 버퍼 출력 네트워크 회로를 위한 변압기 회로의 3D EM 모델의 사시도를 예시하는 블록도이다. 도 10a를 참조하면, 일 실시예에서, 네트워크(1000)는 2차 출력 네트워크이다. 2차 출력 네트워크(1000)는, 1차 권선(1003) 및 2차 권선(1005)을 갖는 변압기(1001)를 포함한다. 2차 권선(1005)은, RF 트랜시버들의 믹서들에 하나 이상의 LO 신호들을 전달할 수 있는 전력 분배기(power divider)(후속 스테이지의 입력 임피던스를 모델링하는 저항기)에 커플링된다. 일 실시예에서, 1차 권선(1003)은 VCO(예컨대, 도 7의 VCO(701))의 출력 포트들에 커플링된다. 예컨대, 1차 권선(1003)은, 차동 증폭기 회로의 제1 및 제2 드레인 단자들에 각각 커플링되는 제1 및 제2 단부들을 포함한다. 차동 증폭기 회로의 게이트 단자들은 VCO(예컨대, 도 7의 VCO(701))의 출력 포트들(예컨대, outp1 및 outn1)에 커플링될 수 있다. 변압기(1001)는 누설 인덕턴스 및 자기 인덕턴스를 포함하며, 이는, 2차 권선(1005)에 알려진 기생 디바이스 커패시턴스 및 2차 권선(1005)의 코일 커패시턴스와 함께, 2개의 별개의 주파수들에서 공진한다. 일 실시예에서, 변압기(1001)는 대략 1 내지 1.5의 변압기 권선비(transformer turn ratio)를 갖는다.
[0068] 도 11a는, 도 10a의 이중 VCO 회로에 대한 VCO 버퍼 출력 네트워크 회로의 출력 임피던스 값들에 대한 예시적인 시뮬레이션 차트이다. 도 11b는, 도 10a의 VCO 버퍼 출력 네트워크 회로에 대한 전력 손실 값들에 대한 예시적인 시뮬레이션 차트이다. 도 11a를 참조하면, VCO 버퍼 출력 네트워크 회로(1000)의 출력 임피던스는, 18.5GHz 내지 26.5GHz의 주파수 범위에 대해 대략 25 ohms(대략 모든 실수(real) 임피던스들)이다. 도 11b를 참조하면, VCO 버퍼 출력 네트워크 회로(1000)에 대한 수동 전력 손실은 18.5GHz 내지 26.5GHz의 주파수 범위에 대해 < -3dB이다.
[0069] 도 12a는, 일 실시예에 따른 31.5GHz 내지 41.5GHz의 주파수 대역에 대한 VCO 버퍼 출력 네트워크 회로의 예를 예시하는 블록도이다. 도 12b는, 도 12a의 VCO 버퍼 출력 네트워크 회로에 대한 변압기 회로의 3D EM 모델의 사시도를 예시하는 블록도이다. 도 12a를 참조하면, 버퍼 출력 네트워크(1200)는 구조가 도 10a의 버퍼 출력 네트워크(1000)와 유사하다. 변압기(1201)는, 지름이 대략 181 ㎛인 변압기(1001)와 비교하여, 지름이 상이한 치수, 예컨대, 대략 106 ㎛를 갖는다. 여기서, 버퍼 출력 네트워크(1200)는, 변압기(1201)가 상이한 풋프린트를 갖기 때문에, 버퍼 출력 네트워크(1000)와 상이한 주파수에서 공진한다. 예컨대, 변압기(1201)는 누설 인덕턴스 및 자기 인덕턴스(변압기(1001)와는 상이함)를 포함하며, 이는, 2차 권선(1205)에 알려진 기생 디바이스 커패시턴스 및 2차 권선(1205)의 코일 커패시턴스와 함께, 2개의 다른 별개의 주파수들에서 공진한다. 상이한 변압기 크기들 또는 풋프린트들은 버퍼 출력 네트워크들로 하여금 상이한 주파수들에서 공진하게 한다. 일 실시예에서, 변압기(1001)와 유사하게, 변압기(1201)는 대략 1 내지 1.5의 변압기 권선비를 갖는다.
[0070] 도 13a는, 도 12a의 이중 VCO 회로에 대한 VCO 버퍼 출력 네트워크 회로의 출력 임피던스 값들에 대한 예시적인 시뮬레이션 차트이다. 도 13b는, 도 12a의 VCO 버퍼 출력 네트워크 회로에 대한 전력 손실 값들에 대한 예시적인 시뮬레이션 차트이다. 도 13a를 참조하면, VCO 버퍼 출력 네트워크 회로(1200)의 출력 임피던스는 대략 25 ohms이고 31.5GHz 내지 41.5GHz의 주파수 범위에 대한 대략 모든 실수 임피던스들이다. 도 13b를 참조하면, VCO 버퍼 출력 네트워크 회로(1200)에 대한 수동 전력 손실은 31.5GHz 내지 41.5GHz의 주파수 범위에 대해 < -3dB이다.
[0071] 도 14는 일 실시예에 따른 PFD(phase frequency detector) 회로의 예를 예시하는 블록도이다. PFD(1400)는 도 4의 PFD 블록일 수 있다. 도 14를 참조하면, 일 실시예에서, PFD(1400)는 2개의 D 플립-플롭 회로들을 포함한다. 제1 D 플립-플롭 회로는 D 입력 포트에서 기준 클록 신호(예컨대, 도 4의 401)에, Q 출력 포트에서 제1 피드백 경로(예컨대, 신호(UP))에, 그리고 QB 출력 포트에서 신호(UPB)에 커플링된다. 제2 D 플립-플롭 회로는 D 입력 포트에서 VCO 피드백 루프(예컨대, 도 4의 피드백 루프(413))에, Q 출력 포트에서 제2 피드백 경로(예컨대, 신호(DN))에, 그리고 QB 출력 포트에서 신호(DNB)에 커플링된다. 제1 및 제2 피드백 경로들은 "and 게이트"의 제1 및 제2 입력 포트에 커플링된다. "and 게이트"의 출력 포트는 지연 라인에 커플링된다. 지연 라인은, 위상 에러가 검출될 수 없어서 PLL 지터로 이어지는 데드 존을 제거하기 위해, 제1 및 제2 D 플립-플롭 회로들의 리셋 포트들에 커플링된다. PFD 회로는 후속 전하 펌프 회로에 커플링된다.
[0072] 도 15는 일 실시예에 따른 전하 펌프 회로의 예를 예시하는 블록도이다. 전하 펌프 회로(1500)는 도 4의 전하 펌프 또는 "Icp” 블록일 수 있다. 전하 펌프는, 출력 전압을 상승 또는 하강시키기 위한 충전 저장소로서 커패시터들을 사용하는 DC-DC 변환기일 수 있다. 도 15를 참조하면, 일 실시예에서, 전하 펌프(1500)는, PFD(이를테면, 도 14의 PFD(1400))로부터의 신호(UPB)에 커플링된 게이트 단자를 갖는 제1 pnp 트랜지스터를 포함한다. 제1 pnp 트랜지스터는 PFD로부터의 신호(DN)에 커플링된 게이트 단자, 및 제1 npn 트랜지스터의 드레인 단자 및 네거티브 피드백을 갖는 op-amp의 입력 포트에 커플링된 소스 단자를 갖는다. 전하 펌프 회로(1500)는, PFD로부터의 신호(UP)에 커플링된 게이트 단자, 및 제2 npn 트랜지스터의 드레인 단자 및 op-amp의 출력 포트에 커플링된 소스 단자를 갖는 제2 pnp 트랜지스터를 포함한다. 제2 npn 트랜지스터는 PFD로부터의 신호(DNB)에 커플링된 게이트 단자를 포함한다. 전하 펌프 회로는 후속 루프 필터(LPF) 및 PLL 회로의 VCO 회로들에 커플링된다. 전하 펌프는, VCO들의 오실레이션(oscillation) 주파수를 제어하기 위해 전압을 상승 또는 하강시킬 수 있다.
[0073] 전술한 명세서에서, 본 발명의 실시예들은 본 발명의 특정 예시적인 실시예들을 참조하여 설명되었다. 다음의 청구항들에 기재된 바와 같은 본 발명의 더 넓은 사상 및 범위에서 벗어나지 않으면서 다양한 변형들이 그에 대해 행해질 수 있다는 것은 명백할 것이다. 따라서, 명세서 및 도면들은 제한적인 의미보다는 예시적인 의미로 간주될 것이다.

Claims (20)

  1. 제1 주파수 대역의 제1 주파수를 갖는 제1 신호를 생성하기 위한 제1 VCO(voltage controlled oscillator);
    상기 제1 VCO의 출력 노드들의 세트 사이에 커플링된 제1 버퍼 출력 네트워크 회로;
    제2 주파수 대역의 제2 주파수를 갖는 제2 신호를 생성하기 위한 제2 VCO ― 상기 제2 주파수 대역은 상기 제1 주파수 대역과 상이한 주파수 대역임 ― ;
    상기 제2 VCO의 출력 노드들의 세트 사이에 커플링된 제2 버퍼 출력 네트워크 회로;
    상기 제1 버퍼 출력 네트워크 회로, 상기 제2 버퍼 출력 네트워크 회로 및 피드백 루프에 커플링된 멀티플렉서;
    상기 피드백 루프를 사용하여 상기 제1 VCO 또는 상기 제2 VCO와 연관된 신호를 피드백하기 위해, 상기 멀티플렉서를 사용하여 상기 제1 VCO 또는 상기 제2 VCO 중 어느 하나를 선택하기 위한 제어 로직; 및
    상기 제1 VCO, 상기 제2 VCO 및 상기 피드백 루프에 커플링된 위상 주파수 검출기를 포함하고,
    상기 위상 주파수 검출기는, 기준 신호 및 피드백 신호를 사용하여 상기 생성된 제1 신호 또는 상기 생성된 제2 신호의 주파수 및 위상을 추적하기 위해, 상기 기준 신호 및 상기 피드백 신호를 수신하도록 구성되는,
    PLL(phase locked loop) 회로.
  2. 제1 항에 있어서,
    상기 위상 고정 루프(PLL) 회로는 상기 제1 주파수를 갖는 제1 LO(local oscillator) 신호 또는 상기 제2 주파수를 갖는 제2 LO 신호를 생성하고, 상기 제1 주파수 및 상기 제2 주파수 둘 모두는 제1 고조파들인,
    PLL 회로.
  3. 제1 항에 있어서,
    상기 제1 주파수 범위는 18.5GHz 내지 26.5GHz이고, 상기 제2 주파수 범위는 31.5GHz 내지 41.5GHz인,
    PLL 회로.
  4. 제1 항에 있어서,
    상기 제1 VCO와 상기 멀티플렉서 사이에 커플링된 제1 CML(current model logic) 주파수 분할기 회로; 및
    상기 제2 VCO와 상기 멀티플렉서 사이에 커플링된 제2 CML 주파수 분할기 회로를 더 포함하는,
    PLL 회로.
  5. 제4 항에 있어서,
    상기 제1 CML 주파수 분할기 회로 또는 상기 제2 CML 주파수 분할기 회로는 1/16 주파수 분할기인,
    PLL 회로.
  6. 제4 항에 있어서,
    상기 제1 CML과 상기 멀티플렉서 사이에 커플링된 제1 디지털 주파수 분할기 회로; 및
    상기 제2 CML과 상기 멀티플렉서 사이에 커플링된 제2 디지털 주파수 분할기 회로를 더 포함하는,
    PLL 회로.
  7. 제6 항에 있어서,
    상기 제1 디지털 주파수 분할기 회로 또는 상기 제2 디지털 주파수 분할기 회로는 1/16 내지 1/63 주파수 분할들로부터 선택 가능한,
    PLL 회로.
  8. 제1 항에 있어서,
    상기 위상 주파수 검출기와 상기 제1 VCO 및 상기 제2 VCO 사이에 커플링된 저역 통과 필터를 더 포함하고, 상기 저역 통과 필터는 3차 저역 통과 필터인,
    PLL 회로.
  9. 제8 항에 있어서,
    상기 3차 저역 통과 필터는, 3개의 별개의 공진 주파수들을 갖는 수동 저항기-커패시터 네트워크를 포함하는,
    PLL 회로.
  10. 제1 항에 있어서,
    상기 제어 로직은, 선택되지 않은 상기 제1 VCO 또는 상기 제2 VCO 중 하나를 추가로 디스에이블하는,
    PLL 회로.
  11. RF(radio frequency) 프론트엔드 회로(frontend circuit)로서,
    제1 항 내지 제10 항 중 어느 한 항에 따른, LO(local oscillator) 신호를 생성하기 위한 PLL(phase locked loop) 회로를 포함하는 ,
    RF 프론트엔드 회로.
  12. 안테나;
    제1 항 내지 제10 항 중 어느 한 항에 따른 PLL(phase locked loop) 회로를 갖는 RF(radio frequency) 프론트엔드 회로 ― 상기 RF 프론트엔드 회로는 상기 안테나에 커플링됨 ― ; 및
    상기 RF 프론트엔드 회로에 커플링된 기저대역 프로세서를 포함하는,
    모바일 디바이스.
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