CN107623523B - 一种基于总线分割的数字σδ调制器 - Google Patents

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本发明公开了一种基于总线分割的数字ΣΔ调制器，包括一阶误差反馈调制器和三阶MASH结构调制器；输入信号总线Xin(z)分割为高M位XM(z)和低L位XL(z)两部分，低位XL(z)输入一阶调制器，其输出同高位XM(z)相加作为三阶调制器的输入，三阶MASH结构调制器将前一级量化噪声信号和输出信号均传递给后一级，等效为在MASH结构的第二级和第三极的输入端添加最低位一比特抖动信号，打破原有的周期性，以此增长输出序列周期，同时在保证输入信号位宽一定情况下，降低了整体电路的硬件开销和功耗。

Description

一种基于总线分割的数字ΣΔ调制器
技术领域
本发明涉及集成电路技术领域，尤其涉及一种适用于分数型频率合成器的数字ΣΔ调制器结构。
背景技术
电荷泵锁相环是目前实现频率合成器的一种成熟且广泛的架构，电荷泵锁相环又可以分为整数锁相环和小数锁相环。整数锁相环的频率分辨率只能是参考频率的整数倍，其频率分辨率、环路带宽和相位噪声之间存在相互制约的关系，不能同时达到较高的性能水平。而小数锁相环因为输出频率可以为参考信号的小数倍，很好地解决了信道间隔与参考频率之间的矛盾，又具有频率切换速度快、精度高、噪声小的优点，但是小数锁相环设计相对复杂，并且会在输出频谱上引入严重的小数杂散。ΣΔ调制器利用量化噪声整形特性，将低频噪声推到高频处，通过低通环路滤波器滤除，能够较为有效地改善小数杂散，可以采用数字集成电路设计实现，因而在小数锁相环架构中得到广泛的应用。目前，应用于频率合成器的调制器大多采用三阶MASHΔΣ调制器结构。然而这种结构在部分输入条件下，输出序列长度较短，存在较为密集的空闲音，产生锁相环输出杂散问题。
发明内容
技术问题：为了克服现有技术中存在的不足，本发明提供一种基于总线分割的数字ΣΔ调制器，即一种基于总线分割的数字ΣΔ调制器，在任意输入条件下，输出序列保证在较长周期，且其硬件开销小，工作速度高，功耗较低。
技术方案：为实现上述目的，本发明采用的一种基于总线分割的数字ΣΔ调制器技术方案为：
该调制器包括一阶误差反馈型调制器DDSM1和三阶MASH结构调制器DDSM3；N位输入信号总线Xin(z)分割为高M位XM(z)和低L位XL(z)两部分，低位XL(z)输入一阶误差反馈型调制器DDSM1，输出Y0(z)同高位XM(z)相加作为三阶调制器DDSM3的输入。
所述一阶误差反馈型调制器DDSM1，其输入信号XL(z)与经过延迟单元的误差反馈信号Eq0(z)的和值为V0(z)，V0(z)通过1比特量化器得到输出Y0(z)，V0(z)与一阶误差反馈型调制器的输出Y0(z)之间的差值为误差反馈信号Eq0(z)。
所述三阶MASH结构调制器DDSM3，包括三级一阶误差反馈调制器和误差消除模块；三阶MASH结构调制器DDSM3的第一级误差反馈调制器的输入XM和一阶误差反馈型调制器DDSM1的输出Y0(z)及经过延迟单元的误差反馈信号Eq1(z)的和值为V1(z)，V1(z)通过1比特量化器得到输出Y1(z)，V1(z)与一阶误差反馈调制器的输出Y1(z)之间的差值为误差反馈信号Eq1(z)；
所述三阶MASH结构调制器DDSM3，其第二级误差反馈调制器的输入为第一级调制器误差反馈信号负值-Eq1(z)和第一级调制器的输出Y1(z)，第二级误差反馈调制器的输入和经过延迟单元的误差反馈信号Eq2(z)的和值为V2(z)，V2(z)通过1比特量化器得到输出Y2(z)，V2(z)与一阶误差反馈型调制器的输出Y2(z)之间的差值为误差反馈信号Eq2(z)。
所述三阶MASH结构调制器DDSM3，其第三级误差反馈调制器的输入为第二级调制器误差反馈信号负值-Eq2(z)和第二级调制器的输出Y2(z)，第三级误差反馈调制器的输入和经过延迟单元的误差反馈信号Eq3(z)的和值为V3(z)，V3(z)通过1比特量化器得到输出Y3(z)，V3(z)与一阶误差反馈型调制器的输出Y3(z)之间的差值为误差反馈信号Eq3(z)；
所述误差消除模块，其输入为第一级误差反馈型调制器的输出Y1(z)、第二级误差反馈型调制器的输出Y2(z)和第三级误差反馈型调制器的输出Y3(z)，将Y3(z)经过两级传递函数为1-z-1的滤波单元，Y2(z)经过一级传递函数为1-z-1的滤波单元，以及Y1(z)三者相加，得到的和值作为误差抵消模块的输出。
所述总线分割的数字ΣΔ调制器，其总线分割规则为：M+L＝N；M>(3×N-10.6)/4；取M为满足该等式的最小整数。
所述一阶误差反馈型调制器DDSM1，其传递函数为：Y1(z)＝1/2LXL+(1-z-1)e1,其中，Y1(z)为一阶误差调制器的输出，XL为输入信号的低L位，e1为一阶调制器中的量化噪声；Z为表示离散时间系统的z变换；
三阶MASH结构调制器DDSM3即调制器输出的传递函数为：
YOUT(z)＝1/2NXin+1/2M(1-z-1)e1+(1-z-1)3e3其中，YOUT(z)为三阶误差调制器的输出，Xin为完整的输入信号，e1为一阶调制器中的量化噪声，e3为MASH结构调制器中的量化噪声。
有益效果：本发明提出的一种基于总线分割的数字ΣΔ调制器结构，保证在任意输入条件下，调制器的输出序列周期长度足够长，不会产生较强的空闲音成分；输出序列周期长度相比传统MASH结构有大幅增加，同时硬件开销得到降低，工作速度更快，功耗更低。
附图说明
图1为本发明提出的一种基于总线分割的数字ΣΔ调制器结构示意图；
图2为本发明输出信号的功率谱密度；
图3为本发明输出量化电平的分布图。
具体实施方式
下面结合附图对本发明作更进一步的说明。
如图1所示，一种基于总线分割的数字ΣΔ调制器包括一阶误差反馈型调制器DDSM1和三阶MASH结构调制器DDSM3；N位输入信号总线Xin(z)分割为高M位XM(z)和低L位XL(z)两部分，低位XL(z)输入一阶误差反馈型调制器DDSM1，输出Y0(z)同高位XM(z)相加作为三阶调制器DDSM3的输入。
所述一阶误差反馈型调制器，其输入XL与经过延迟单元的误差反馈信号Eq0(z)的和值为V0(z)，V0(z)通过1比特量化器得到输出Y0(z)，V0(z)与一阶误差反馈型调制器的输出Y0(z)之间的差值为误差反馈信号Eq0(z)。
所述三阶MASH结构调制器，包括三级一阶误差反馈调制器和误差消除模块。DDSM3的第一级误差反馈调制器的输入XM和一阶误差反馈型调制器DDSM1的输出Y0(z)及经过延迟单元的误差反馈信号Eq1(z)的和值为V1(z)，V1(z)通过1比特量化器得到输出Y1(z)，V1(z)与一阶误差反馈调制器的输出Y1(z)之间的差值为误差反馈信号Eq1(z)；DDSM3的第二级误差反馈调制器的输入为第一级调制器误差反馈信号负值-Eq1(z)和第一级调制器的输出Y1(z)，第二级误差反馈调制器的输入和经过延迟单元的误差反馈信号Eq2(z)的和值为V2(z)，V2(z)通过1比特量化器得到输出Y2(z)，V2(z)与一阶误差反馈型调制器的输出Y2(z)之间的差值为误差反馈信号Eq2(z)；DDSM3的第三级误差反馈调制器的输入为第二级调制器误差反馈信号负值-Eq2(z)和第二级调制器的输出Y2(z)，第三级误差反馈调制器的输入和经过延迟单元的误差反馈信号Eq3(z)的和值为V3(z)，V3(z)通过1比特量化器得到输出Y3(z)，V3(z)与一阶误差反馈型调制器的输出Y3(z)之间的差值为误差反馈信号Eq3(z)；误差消除模块的输入为第一级误差反馈型调制器的输出Y1(z)、第二级误差反馈型调制器的输出Y2(z)和第三级误差反馈型调制器的输出Y3(z)，将Y3(z)经过两级传递函数为1-z-1的滤波单元，Y2(z)经过一级传递函数为1-z-1的滤波单元，以及Y1(z)三者相加，得到的和值作为误差抵消模块的输出。
低L位输入经一阶误差反馈型调制器DDSM1后的输出为：
Figure BDA0001406540060000031
其输出同高M位相加，并经过三阶DDSM3，输出为：
Figure BDA0001406540060000041
其中，X为完整的输入信号，e1和e3分别为DDSM1和DDSM3的量化噪声。可以看出总线分割的方法并未影响输入信号的正常传递，只是在输出中引入了额外的内部量化噪声，为了避免一阶量化噪声对输出产生影响，要求一阶量化噪声的功率小于三阶量化噪声。
对于序列周期长度为Ls的调制器，其量化噪声分布在Ls个频率分量处。对应DDSM1和DDSM3来说，其量化噪声功率谱可以表示成：
Figure BDA0001406540060000042
Figure BDA0001406540060000043
量化噪声功率P1被P3掩盖，就要求在任意频率分量处P1要小于P3，表示为：
Figure BDA0001406540060000044
因为P1的斜率小于P3，在最小频率分量处满足该不等式，即可在任意频率处实现该要求，
Figure BDA0001406540060000045
进一步可得：
Figure BDA0001406540060000046
Figure BDA0001406540060000047
化简可得：
Figure BDA0001406540060000051
其中Ls1和Ls3为DDSM1和DDSM3输出序列的周期长度。对于M位的DDSM3，其输出序列最长为23M。对于L位的DDSM1，其输出序列最长为2L。因而可以得到：
M＞(3N-10.6)/4
取M为满足该不等式的最小整数值，L取N-M。
本发明提出的基于总线分割的数字ΣΔ调制器结构，当输入为0.5时，输出序列周期最短，为2^(2M+1)；输出序列周期最长为2^(3M+L)。相比于MASH结构需要N位累加器实现，本发明提出的数字ΣΔ调制器结构仅需要L位和M位的累加器，其硬件开销得到减小。
具体的，设定调制器输入位宽为16比特，选择常数0.5作为输入信号，由此得到图2的输出信号的功率频谱密度和图3的输出量化电平分布图。可以看出功率谱密度斜率为60dB/dec，不存在空闲音分量，和理想曲线有较好的匹配。输出量化电平包含[-3,4]这8个电平值。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (3)

1.一种基于总线分割的数字∑Δ调制器，其特征在于：该调制器包括一阶误差反馈型调制器DDSM1和三阶MASH结构调制器DDSM3；N位输入信号总线Xin(z)分割为高M位XM(z)和低L位XL(z)两部分，低位XL(z)输入一阶误差反馈型调制器DDSM1，输出Y0(z)同高位XM(z)相加作为三阶调制器DDSM3的输入；
所述一阶误差反馈型调制器DDSM1，其输入信号XL(z)与经过延迟单元的误差反馈信号Eq0(z)的和值为V0(z)，V0(z)通过1比特量化器得到输出Y0(z)，V0(z)与一阶误差反馈型调制器的输出Y0(z)之间的差值为误差反馈信号Eq0(z)；
所述三阶MASH结构调制器DDSM3，包括三级一阶误差反馈调制器和误差消除模块；三阶MASH结构调制器DDSM3的第一级误差反馈调制器的输入XM和一阶误差反馈型调制器DDSM1的输出Y0(z)及经过延迟单元的误差反馈信号Eq1(z)的和值为V1(z)，V1(z)通过1比特量化器得到输出Y1(z)，V1(z)与一阶误差反馈调制器的输出Y1(z)之间的差值为误差反馈信号Eq1(z)；
所述三阶MASH结构调制器DDSM3，其第二级误差反馈调制器的输入为第一级调制器误差反馈信号负值-Eq1(z)和第一级调制器的输出Y1(z)，第二级误差反馈调制器的输入和经过延迟单元的误差反馈信号Eq2(z)的和值为V2(z)，V2(z)通过1比特量化器得到输出Y2(z)，V2(z)与一阶误差反馈型调制器的输出Y2(z)之间的差值为误差反馈信号Eq2(z)；
所述三阶MASH结构调制器DDSM3，其第三级误差反馈调制器的输入为第二级调制器误差反馈信号负值-Eq2(z)和第二级调制器的输出Y2(z)，第三级误差反馈调制器的输入和经过延迟单元的误差反馈信号Eq3(z)的和值为V3(z)，V3(z)通过1比特量化器得到输出Y3(z)，V3(z)与一阶误差反馈型调制器的输出Y3(z)之间的差值为误差反馈信号Eq3(z)；
所述误差消除模块，其输入为第一级误差反馈型调制器的输出Y1(z)、第二级误差反馈型调制器的输出Y2(z)和第三级误差反馈型调制器的输出Y3(z)，将Y3(z)经过两级传递函数为1-z-1的滤波单元，Y2(z)经过一级传递函数为1-z-1的滤波单元，以及Y1(z)三者相加，得到的和值作为误差抵消模块的输出。
2.根据权利要求1所述的一种基于总线分割的数字∑Δ调制器，其特征在于：所述总线分割的数字∑Δ调制器，其总线分割规则为：M+L＝N；M＞(3×N-10.6)/4；取M为满足该等式的最小整数。
3.根据权利要求1所述的一种基于总线分割的数字∑Δ调制器结构，其特征在于：所述一阶误差反馈型调制器DDSM1，其传递函数为：Y1(z)＝1/2LXL+(1-z-1)e1其中，Y1(z)为一阶误差调制器的输出，XL为输入信号的低L位，e1为一阶调制器中的量化噪声；Z为表示离散时间系统的z变换；
三阶MASH结构调制器DDSM3即调制器输出的传递函数为：YOUT(z)＝1/2NXin+1/2M(1-z-1)e1+(1-z-1)3e3， YOUT(z)为三阶误差调制器的输出，Xin为完整的输入信号，e1为一阶调制器中的量化噪声，e3为MASH结构调制器中的量化噪声。
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