CN113098500B - 一种基于小数锁相环频率综合器的新型调制器 - Google Patents

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Abstract

本发明公开一种基于小数锁相环频率综合器的新型调制器，采用三级级联结构，所述三级级联机构包括第一级结构、第二级结构和第三级结构且三级的结构一致；本发明将每一级的两种输出信号相加的结果作为作为积分器的输入，并返回到寄存器作为输入端，改进了传统的DSM的结构，在不增加硬件复杂度的前提下滤除了小数杂散，避免了传统DSM采用减小小数杂散的方式比较耗费硬件资源的问题，灵活性较高，实用性较强。

Description

一种基于小数锁相环频率综合器的新型调制器
技术领域
本发明涉及数字通信技术领域，尤其涉及一种基于小数锁相环频率综合器的新型调制器。
背景技术
在当今的数字通信系统中，由于奈奎斯特采样技术容易受到元件匹配、电路的非理想性以及大功率量化噪声干扰等的影响，而逐渐被过采样技术所取代，过采样是指使用频率远高于奈奎斯特频率的频率对输入信号进行采样，由于量化比特的位数保持不变，故总的量化噪声功率保持不变，但量化噪声的功率由于采样频率的提高而分布到更多的频点，因此相应的信号带内的量化噪声功率谱密度减小，进而提高通信系统的信噪比，但是单独使用过采样技术对信噪比的性能提升并不是很明显，所以过采样技术还常常结合噪声整形技术一起使用，因此同时具有过采样和噪声整形能力的delta-sigma调制器被广泛地应用于当今的无线通信系统中；
传统的小数锁相环中的delta-sigma调制器存在小数杂散，并且常用的解决办法之一是在寄存器里设置初值，这样子会导致增加硬件复杂度，另一种则是在输入添加随机数以及引入近端噪声，只起到噪声整形的作用，而不能在不增加硬件复杂度的前提下滤除小数杂散，因此，本发明提出一种基于小数锁相环频率综合器的新型调制器用以解决现有技术中存在的问题。
发明内容
针对上述问题，本发明的目的在于提出一种基于小数锁相环频率综合器的新型调制器，该基于小数锁相环频率综合器的新型调制器调制器将每一级的两种输出信号相加的结果作为作为积分器的输入，并返回到寄存器作为输入端，改进了传统的DSM的结构，在不增加硬件复杂度的前提下滤除了小数杂散，避免了传统DSM采用减小小数杂散的方式比较耗费硬件资源的问题，灵活性较高，实用性较强。
为了实现本发明的目的，本发明通过以下技术方案实现：一种基于小数锁相环频率综合器的新型调制器，所述调制器采用三级级联结构，所述三级级联机构包括第一级结构、第二级结构和第三级结构且三级的结构一致，所述第一级结构包括输入信号X(z)、寄存器∑、输出信号Y(z)、输出信号Q(z)和积分器Z-1，所述输入信号X(z)为寄存器∑的输入信号，所述输出信号Y(z)和输出信号Q(z)为寄存器∑的输出信号，所述积分器Z-1将输出信号Y(z)和输出信号Q(z)相加的结果作为其输入信号并返回至寄存器∑的输入端。
进一步改进在于：所述输入信号X(z)为一个十三位信号，寄存器∑为一个十三位的寄存器。
进一步改进在于：所述第一级结构、第二级结构和第三级结构均设立有一个防止十三位信号加法溢位的十四位信号，所述寄存器∑在输入信号前复位清零。
进一步改进在于：所述输出信号Y(z)取自十四位信号的最高位，所述输出信号Q(z)等于十四位信号的零至十二位。
进一步改进在于：所述十四位信号的值恒等于输入信号X(z)加上寄存器∑的值。
进一步改进在于：所述第二级结构和第三级结构分别将上一级结构的输出信号Q(z)作为其输入信号X(z)。
进一步改进在于：所述第一级结构、第二级结构和第三级结构的的输出信号Y(z)均经过误差消除模块并进行二进制输出。
本发明的有益效果为：本发明将每一级的两种输出信号相加的结果作为作为积分器的输入，并返回到寄存器作为输入端，改进了传统的DSM的结构，在不增加硬件复杂度的前提下滤除了小数杂散，避免了传统DSM采用减小小数杂散的方式比较耗费硬件资源的问题，灵活性较高，实用性较强。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本发明基于小数锁相环频率综合器的新型调制器结构图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”、“第四”等仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
实施例一
参见图1，本实施例提供了一种基于小数锁相环频率综合器的新型调制器，为了实现任意分频比，输入精度为十三位的分频比信号，实现的是小数分频，输入1_0000_0000_0000表示小数0.5，输入1_1000_0000_0000表示0.75，依次类推，即从左边第一位开始，依次表示2-1、2-2、2-3……2-n。
当输入信号X(z)为1_0000_0000_0000，首先在第一个时钟上升沿来时，寄存器∑的值清0初始化，变为0_0000_0000_0000，那么十四位信号＝0_0000_0000_0000+1_0000_0000_0000＝01_0000_0000_0000，此时的输出信号Y(Z)＝0，输出信号Q(Z)＝1_0000_0000_0000。
然后在第二个时钟上升沿到来时，寄存器∑等于上一个时钟周期中十四位信号的零至十二位加上输出信号Y(Z)，即寄存器∑＝1_0000_0000_0000+0_0000_0000_0000＝1_0000_0000_0000。十四位信号恒等于寄存器∑的值加上输入信号X(Z)的值，即十四位信号＝01_0000_0000_0000+01_0000_0000_0000＝10_0000_0000_0000，此时的输出信号Y(Z)＝1，输出信号Q(Z)＝0_0000_0000_0000。
然后第三个时钟周期上升沿到来时，寄存器∑等于上一个时钟周期中十四位信号的零至十二位加上输出信号Y(Z)，即寄存器∑＝0_0000_0000_0000+0_0000_0000_0001＝0_0000_0000_0001。十四位信号恒等于寄存器∑的值加上输入信号X(Z)的值，即十四位信号＝00_0000_0000_0001+01_0000_0000_0000＝01_0000_0000_0001，此时的输出信号Y(Z)＝0，输出信号Q(Z)＝0_0000_0000_0001。
然后第四个时钟周期上升沿到来时，寄存器∑等于上一个时钟周期中十四位信号的零至十二位加上输出信号Y(Z)，即寄存器∑＝1_0000_0000_0001+0_0000_0000_0000＝1_0000_0000_0001。十四位信号恒等于寄存器∑的值加上输入信号X(Z)的值，即十四位信号＝01_0000_0000_0001+01_0000_0000_0000＝10_0000_0000_0001，此时的输出信号Y(Z)＝1，输出信号Q(Z)＝0_0000_0000_0001。
之后依次类推得到输出信号Y(Z)和Q(Z)的变化：
Figure BDA0003013221780000061
Figure BDA0003013221780000062
Figure BDA0003013221780000063
如上类推可知，当输入信号X(Z)为1_0000_0000_0000时，输出信号Y(Z)的变化为010101010101交替，输出信号Q(Z)的变化则是首位交替变化，低位则是隔两个周期加一：
1_0000_0000_0000--------0_0000_0000_0000--------1_0000_0000_0001------0_0000_0000_0001--------1_0000_0000_0010-----0_0000_0000_0010------1_0000_0000_0011--------0_0000_0000_0011-----1_0000_0000_0100...........的这样子一个周期为212的小数杂散很小的信号。
该基于小数锁相环频率综合器的新型调制器，将每一级的两种输出信号相加的结果作为作为积分器的输入，并返回到寄存器作为输入端，改进了传统的DSM的结构，在不增加硬件复杂度的前提下滤除了小数杂散，避免了传统DSM采用减小小数杂散的方式比较耗费硬件资源的问题，灵活性较高，实用性较强。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种基于小数锁相环频率综合器的新型调制器，其特征在于：所述调制器采用三级级联结构，所述三级级联结构 包括第一级结构、第二级结构和第三级结构且三级的结构一致，所述第一级结构包括输入信号X（z）、寄存器∑、输出信号Y（z）、输出信号Q（z）和积分器Z-1，所述输入信号X（z）为寄存器∑的输入信号，所述输出信号Y（z）和输出信号Q（z）为寄存器∑的输出信号，所述积分器Z-1将输出信号Y（z）和输出信号Q（z）相加的结果作为其输入信号并返回至寄存器∑的输入端，所述输出信号Y（z）取自十四位信号的最高位，所述输出信号Q（z）等于十四位信号的零至十二位，所述第二级结构和第三级结构分别将上一级结构的输出信号Q（z）作为其输入信号X（z）。
2.根据权利要求1所述的一种基于小数锁相环频率综合器的新型调制器，其特征在于：所述输入信号X（z）为一个十三位信号，寄存器∑为一个十三位的寄存器。
3.根据权利要求2所述的一种基于小数锁相环频率综合器的新型调制器，其特征在于：所述第一级结构、第二级结构和第三级结构均设立有一个防止十三位信号加法溢位的十四位信号，所述寄存器∑在输入信号前复位清零。
4.根据权利要求3所述的一种基于小数锁相环频率综合器的新型调制器，其特征在于：所述十四位信号的值恒等于输入信号X（z）加上寄存器∑的值。
5.根据权利要求1所述的一种基于小数锁相环频率综合器的新型调制器，其特征在于：所述第一级结构、第二级结构和第三级结构的输出信号Y（z）均经过误差消除模块并进行二进制输出。
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