CN104980160A - 一种改进型的sigma-delta调制器及其操作方法 - Google Patents
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Abstract
本发明公布了一种改进的用于小数频率综合器的sigma-delta调制器及其操作方法。电路部分包括：第一累加器单元模块、累加器级联单元模块。本发明提供的调制器操作方法与传统的调制器操作方法相比，主要不同之处在于：本发明的第一累加器单元模块的第一累加器单元的第一输入端信号由直流信号与微扰信号两部分组成。本发明通过对第一输入端信号的改进，其对噪声的整形效果高于传统的sigma-delta调制器。
Description
技术领域
本发明涉及小数分频频率综合器技术领域，特别涉及一种用于频率综合器量化噪声整形的sigma-delta调制器及其操作方法。
背景技术
频率合成技术是指讲一个高密度和高稳定度的标准参考频率，经过适当的信号处理，最终产生一系列具有同样精确度和稳定度的离散频率的技术。频率综合器是射频接收电路的核心部件，其性能会极大地影响接收机性能和系统通信质量。传统的频率综合器输出频率与参考频率有：fvco＝N*fref，由于分频比N是整数，频率综合器的频率分辨率为参考频率fref。为了提高输出频率的分辨率就要减小参考频率，但结果导致转换时间的延长。因此，在锁相环频率综合器中高鉴相频率和高分辨率的矛盾异常突出。小数频率合成器是在参考频率不变的情况下，实现比任何单环整数频率合成器更小的步进，从而解决了高鉴相频率和高分辨率的矛盾。但小数频率合成器的瞬时频率与平均频率不同，杂散问题比较严重，国内外通过研究提出了多种技术方法，其中应用较多的是模拟相位内插技术和sigma-delta调制技术。其中，sigma-delta调制技术由于具有便于集成、设计灵活、极高的杂散抑制等优点得到广泛的应用。
Sigma-delta调制技术来自高分辨率的A／D、D／A变换器中的过取样sigma-delta转换技术，其工作原理为：利用经典自动控制理论中负反馈概念，通过反馈环来提高粗糙量化器的有效分辨率并整形其量化噪声。在对信号进行过取样后，噪声功率谱幅度降低，并通过一个对输入呈低通对量化噪声呈高通的噪声整形器，将量化噪声功率的绝大部分移到信号频带之外，从而可通过滤波有效地抑制噪声。传统小数频率合成器提高了分频器的分辨率，但同时给环路输出带来了信噪比降低、输出频率的相位扰动增加等问题。为了获得良好的频率输出，sigma-delta调制概念被引入小数频率合成器设计中。Sigma-delta小数频率合成器是在传统的整数数字式分频的基础上，通过数字累加器的不断溢出来控制程序分频器的分频比的一种工作模式，从而获得所需要的高质量的小数平均频率输出。
Sigma-delta调制这一特性被很好地用于小数频率合成器杂散的消除。在小数频率合成器工作过程中，由于其平均工作频率与瞬时频率总不相同，鉴相器会产生周期性锯齿波相位误差。利用sigma-delta调制器的传输函数特性，能将其能量变换到高频端，再利用锁相环路本身固有的低通滤波作用滤除掉噪声。这个方法有效地消除了由于累加器量化误差产生的小数分频杂散，从而提高了小数频率合成器的频谱纯度。Sigma-delta调制技术作为一种采用较简单的电路结构及低成本来获得高的频率分辨率的方法，已经成为一种流行的技术。
一种传统的sigma-delta调制器结构如图2所示。传统的sigma-delta调制器的输入端为直流信号K，当调制器对锁相环噪声进行整形时，其整形效果决定于输入信号K，这就造成sigma-delta调制器对有些某些输入信号K整形效果不佳，不能满足高性能通信系统的要求。
为了解决上述sigma-delta调制器存在的缺陷，本发明的主要目的在于提供一种改进型的sigma-delta调制器及其操作方法，其使输入信号不再是直流，而使整形效果大大提高。
发明内容
为了解决传统的sigma-delta调制器对有些某些输入信号K整形效果不佳，不能满足高性能通信系统的要求的缺陷，本发明提出了一种改进型sigma-delta调制器，如图1所示，包括：
第一累加器单元模块(s1)，包括第一累加器单元(100)、第一加法器、第一锁存器(101)，第一累加器单元(100)包括第一输入端(x1)和第二输入端(y1)、信号输出端(O1)以及进位输出端(c1)，第一加法器用于对第一累加器单元(100)的进位输出端(c1)的输出信号和第二加法器的输出信号进行相加并输出控制信号，第一锁存器(101)用于对于第一累加器单元(100)的信号输出端(O1)的输出信号进行锁存和延迟并输入到所述第一累加器单元(100)的第二输入端(y1)，其中，第一累加器单元(100)的信号输出端(O1)的输出信号输出到第二累加器单元(200)的第一输入端(x2)；
至少一个累加器级联单元模块，包括第二累加器单元(200)、第二加法器、第三加法器、第二锁存器(201)、第三锁存器(203)，第二累加器单元(200)包括第一输入端(x2)和第二输入端(y2)、信号输出端(O2)以及进位输出端(c2)，第二加法器用于对第三加法器输出信号及第三加法器输出信号经过锁存后的信号进行相加，并输出到所述第一加法器，第三加法器用于对第二累加器单元(200)的进位输出端(c2)的输出信号输出到所述第二加法器及第三锁存器(203)，第二锁存器(201)用于对于第二累加器单元(200)的信号输出端(O2)的输出信号进行锁存和延迟并输入到所述第二累加器单元(200)的第二输入端(y2)，第三锁存器用于对所述第三加法器的输出信号进行锁存和延迟并输出到所述第二加法器；
其特征在于，所述第一累加器单元(100)的第一输入端(x1)的输入信号包括直流信号和微扰信号。
本发明还提供了一种改进型sigma-delta调制器的操作方法，包括如下步骤：
将直流信号和微扰信号提供给所述第一累加器单元(100)的第一输入端(x1)；
将所述第一累加器单元(100)的第一输入端(x1)的输入信号与所述第一累加器单元(100)的第二输入端(y1)的输入信号进行累加并输入到第二累加器单元(200)的第一输入端(x1)；
将所述第二累加器单元(200)的第一输入端(x2)的输入信号与所述第二累加器单元(200)的第二输入端(y2)的输入信号进行累加；
将所述第二累加器单元(200)的进位输出端(c2)的输出信号与第二累加器单元(200)的进位输出端(c2)的输出信号经过锁存的信号相加，并输出到第一加法器的输入端；
将第一累加器单元(100)的进位输出端(c1)的输出信号与第二加法器的输出端信号相加，并输出控制信号。
本发明提供的这种改进型sigma-delta调制器操作方法，通过在第一级累加器的输入端x加入微扰信号，达到比传统sigma-delta调制器操作方法更好的噪声整形效果。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1是根据本发明提出的sigma-delta调制器及其操作方法的某一实施例的电路结构图；
图2是根据传统的sigma-delta调制器的操作方法的某一实施例的电路结构图；
图3输入K＝65536时，传统结构和本发明对噪声的整形对比是传统sigma-delta调制方法与本发明在输入信号K＝65536时，对噪声整形效果的对比。
具体实施方案
以下详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
图1为根据本发明的某一实施例的电路结构图，其中包括：
第一累加器单元模块s1，包括第一累加器单元100、加法器1、第一锁存器101，第一累加器单元100包括第一输入端x1和第二输入端y1、信号输出端O1以及进位输出端c1，第一累加器单元100的信号输出端O1的输出信号输出到第二累加器单元200的第一输入端x2；
累加器级联单元模块s2，包括第二累加器单元200、加法器2、加法器3、第二锁存器201、第三锁存器203，第二累加器单元200包括第一输入端x2和第二输入端y2、信号输出端O2以及进位输出端c2；
累加器级联单元模块s3，包括第三累加器单元300、加法器4、加法器5、第四锁存器301、第五锁存器303，第三累加器单元300包括第一输入端x3和第二输入端y3、信号输出端O3以及进位输出端c3。
其中，加法器1用于对第一累加器单元100的进位输出端c1的输出信号和第二加法器的输出信号进行相加并输出控制信号b[n]；
第一锁存器101用于对于第一累加器单元100的信号输出端O1的输出进行锁存和延迟并输入到所述第一累加器单元100的第二输入端y1；
加法器2用于对第三加法器输出信号及第三加法器输出信号经过锁存后的信号进行相加，并输出到所述第一加法器；
加法器3用于对第二累加器单元200的进位输出端c2的输出信号及下一级累加器级联单元s3的加法器4的输出信号进行相加，并输出到所述加法器2及第三锁存器203；
第二锁存器20)用于对于第二累加器单元200的信号输出端O2的输出进行锁存和延迟并输入到所述第二累加器单元200的第二输入端y2；
第三锁存器203用于对所述加法器3的输出信号进行锁存和延迟并输出到所述加法器2；
累加器级联单元模块s3中的第三累加器单元300、加法器4、加法器5、第四锁存器301、第五锁存器303的连接关系与累加器级联单元模块s2中的第二累加器单元200、加法器2、加法器3、第二锁存器201、第三锁存器203的连接关系类似，此处不再赘述。本发明还提供了一种sigma-delta调制器的操作方法，包括以下步骤：
将直流信号和微扰信号提供给所述第一累加器单元100的第一输入端x1；
将所述第一累加器单元100的第一输入端x1的输入信号与所述第一累加器单元100的第二输入端y1的输入信号进行累加并输入到第二累加器单元200的第一输入端x2；
将所述第二累加器单元200的第一输入端x2的输入信号与所述第二累加器单元200的第二输入端y2的输入信号进行累加；
将所述第三累加器单元300的第一输入端x3的输入信号与所述第二累加器单元300的第二输入端y3的输入信号进行累加；
将所述第三累加器单元300的进位输出端c3的输出信号与第三累加器单元300的进位输出端c3的输出信号经过锁存后的信号相加；
将所述第二累加器单元200的进位输出端c2的输出信号与加法器4输出信号相加，并输出到第二加法器及第三锁存器203的输入端；
将所述第三加法器的输出信号及第三加法器输出信号经过锁存的信号相加，并输出到第一加法器；
将第一累加器单元100的进位输出端c1的输出信号与第二加法器的输出端信号相加，并输出控制信号b[n]。
本发明还提供了一种改进型sigma-delta调制器的操作方法，其主要特征在于，将传统的输入直流信号改进为加入微扰项的交流信号。
下面结合图1所示的实施例以累加器单元100、200、300为20位累加器为例详细叙述本发明的工作原理。任何从事相关专业的专业人士应该知道，这种叙述方式仅为简化叙述过程，并是对本发明的限制。
累加器单元100的输入端x1由直流信号和微扰信号两部分组成，其中，微扰信号所占的位数可以为一位或多位，微扰信号的形式可以为方波、三角波、锯齿波、正弦波等。优选地，在本实施例中，累加器单元100的输入端x1的高18位为直流信号K，低两位设计为不定值CLK和，信号K为控制sigma-delta调制器输出的直流信号。
当累加器单元100的时钟信号CLK1的上升沿(或下降沿)到来时，第一累加器单元100的第一输入端x1的信号与上一周期第一累加器单元100的运算结果进行累加，得到20位的输出信号及进位输出信号，它们分别从O1和c1输出至第二累加器单元200及加法器1；
当累加器单元200的时钟信号CLK2的上升沿(或下降沿)到来时，第二累加器单元200的第一输入端x2的信号与上一周期第二累加器单元200的输出信号进行累加，得到20位的输出信号及进位输出信号，它们分别从O2和c2输出至第三累加器单元300及加法器3；
当累加器单元300的时钟信号CLK3的上升沿(或下降沿)到来时，第三累加器单元300的第一输入端x3与上一周期第三累加器单元300的输出信号进行累加，得到20位的输出信号及进位输出信号，它们分别从O3和c3输出，其中c3输出至加法器5，O3留作与下一级累加器单元级联；
加法器5在每一时钟上升沿(或下降沿)到来时，将第一累加器单元100的进位输出端c3的信号输出至第五锁存器303及加法器4；
加法器4在每一时钟上升沿(或下降沿)到来时，将加法器5的运算结果与第五锁存器303中加法器5上一周期的输出信号做加法运算，并将结果输出至加法器3；
加法器3在每一时钟上升沿(或下降沿)到来时，将第二累加器单元200的进位输出端c2的输出信号与加法器4的输出信号做加法运算，并将结果输出至第三锁存器203及加法器2；
加法器2在每一时钟上升沿(或下降沿)到来时，将加法器3的运算结果与第三锁存器203中加法器3上一周期的输出信号做加法运算，并将结果输出至加法器1；
加法器1在每一时钟上升沿(或下降沿)到来时，将累加器单元100的进位输出c1与加法器2的输出信号做加法运算，并将结果作为控制信号输出给小数频率合成器的多模分频器。
其中，若累加器单元100、200、300的时钟信号CLK1、CLK2、CLK3及加法器1、2、3、4、5的时钟信号可为同步或异步的时钟信号；优选地，所有时钟信号选为同步时钟信号。
图2为传统sigma-delta调制方法某一实施例的电路结构图，比较图1与图2可以发现，本发明与传统sigma-delta调制方法最大的不同在于输入端x1，将输入端x1的最低两位设计为不定值的CLK和作为微扰项。传统的sigma-delta调制器结构由于没有加入随机扰动，因此在输入信号为0.5、0.25等数据时，输出具有一定的规律性，不能完全把噪声信号随机化，也就达不到较好的噪声整形效果。
图3为图1、图2所示的实施例在累加器单元输入为20位信号，输入K为65536时，噪声整形效果的对比。其中，蓝色为本发明的整形效果，红色为传统调制方法的整形效果；可见，本发明的整形效果明显较好。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
Claims (14)
1.一种改进型sigma-delta调制器，包括：
第一累加器单元模块(s1)，包括第一累加器单元(100)、第一加法器、第一锁存器(101)，第一累加器单元(100)包括第一输入端(x1)和第二输入端(y1)、信号输出端(O1)以及进位输出端(c1)，第一加法器用于对第一累加器单元(100)的进位输出端(c1)的输出信号和第二加法器的输出信号进行相加并输出控制信号，第一锁存器(101)用于对于第一累加器单元(100)的信号输出端(O1)的输出信号进行锁存和延迟并输入到所述第一累加器单元(100)的第二输入端(y1)，其中，第一累加器单元(100)的信号输出端(O1)的输出信号输出到第二累加器单元(200)的第一输入端(x2)；
至少一个累加器级联单元模块，包括第二累加器单元(200)、第二加法器、第三加法器、第二锁存器(201)、第三锁存器(203)，第二累加器单元(200)包括第一输入端(x2)和第二输入端(y2)、信号输出端(O2)以及进位输出端(c2)，第二加法器用于对第三加法器输出信号及第三加法器输出信号经过锁存后的信号进行相加，并输出到所述第一加法器，第三加法器用于对第二累加器单元(200)的进位输出端(c2)的输出信号输出到所述第二加法器及第三锁存器(203)，第二锁存器(201)用于对于第二累加器单元(200)的信号输出端(O2)的输出信号进行锁存和延迟并输入到所述第二累加器单元(200)的第二输入端(y2)，第三锁存器用于对所述第三加法器的输出信号进行锁存和延迟并输出到所述第二加法器；
其特征在于，所述第一累加器单元(100)的第一输入端(x1)的输入信号包括直流信号和微扰信号。
2.如权利要求1所述的sigma-delta调制器，其特征在于，所述微扰信号为一位或多位的时钟信号或其它交流信号。
3.如权利要求1所述的sigma-delta调制器，其特征在于，所述第一累加器单元模块可以与一个或多个累加器级联单元模块级联。
4.如权利要求1所述的sigma-delta调制器，其特征在于，所述累加器单元的位数等于其第一、第二输入端信号的位数。
5.如权利要求1所述的sigma-delta调制器，其特征在于，所述第一、第二锁存器的位数与所述第一、第二累加器单元的位数相同。
6.如权利要求1所述的sigma-delta调制器，其特征在于，所述第三锁存器的位数与第一、第二、第三加法器的位数相同。
7.如权利要求1所述的sigma-delta调制器，其特征在于，所述加法器的位数与所述累加器单元阵列中累加器的个数相同。
8.一种改进型sigma-delta调制器的操作方法，其中所述sigma-delta调制器包括：
第一累加器单元模块，包括第一累加器单元(100)、第一加法器、第一锁存器(101)，第一累加器单元(100)包括第一输入端(x1)和第二输入端(y1)、信号输出端(O1)以及进位输出端(c1)，第一加法器输入端连接到第一累加器单元(100)的进位输出端(c1)和第二加法器的输出端，第一锁存器(101)输入端连接到第一累加器单元(100)的信号输出端(O1)，输入端连接到所述第一累加器单元(100)的第二输入端(y1)；
至少一个累加器级联单元模块，包括第二累加器单元(200)、第二加法器、第三加法器、第二锁存器(201)、第三锁存器(203)，第二累加器单元(200)包括第一输入端(x2)和第二输入端(y2)、信号输出端(O2)以及进位输出端(c2)，第二加法器输入端连接到第三加法器输出端及第三锁存器(203)的输出端，输出端连接到所述第一加法器的输入端，第三加法器输入端连接到第二累加器单元(200)的进位输出端(c2)输出端连接到所述第二加法器及第三锁存器(203)，第二锁存器(201)输入端连接到第二累加器单元(200)的信号输出端(O2)输入端连接到所述第二累加器单元(200)的第二输入端(y2)，第三锁存器输入端连接到所述第三加法器的输出端，输出端连接到所述第二加法器的输入端；
其特征在于，所述方法包括如下步骤：
将直流信号和微扰信号提供给所述第一累加器单元(100)的第一输入端(x1)；
将所述第一累加器单元(100)的第一输入端(x1)的输入信号与所述第一累加器单元(100)的第二输入端(y1)的输入信号进行累加并输入到第二累加器单元(200)的第一输入端(x1)；
将所述第二累加器单元(200)的第一输入端(x2)的输入信号与所述第二累加器单元(200)的第二输入端(y2)的输入信号进行累加；
将所述第二累加器单元(200)的进位输出端(c2)的输出信号与第二累加器单元(200)的进位输出端(c2)的输出信号经过锁存的信号相加，并输出到第一加法器的输入端；
将第一累加器单元(100)的进位输出端(c1)的输出信号与第二加法器的输出端信号相加，并输出控制信号。
9.如权利要求8所述的sigma-delta调制器的操作方法，其特征在于，所述微扰信号为一位或多位的时钟信号或其它交流信号。
10.如权利要求8所述的sigma-delta调制器的操作方法，其特征在于，所述第一累加器单元模块可以与一个或多个累加器级联单元模块级联。
11.如权利要求8所述的sigma-delta调制器的操作方法，其特征在于，所述累加器单元的位数，等于其第一、第二输入端信号的位数。
12.如权利要求8所述的sigma-delta调制器的操作方法，其特征在于，所述第一、第二锁存器的位数与第一、第二累加器单元的位数相同。
13.如权利要求8所述的sigma-delta调制器的操作方法，其特征在于，所述第三锁存器的位数与第一、第二、第三加法器的位数相同。
14.如权利要求8所述的sigma-delta调制器的操作方法，其特征在于，所述加法器的位数与所述累加器单元阵列中累加器的个数相同。
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