CN113783572A - Σ-δ模数转换器中反向增益系数的设置方法 - Google Patents

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CN113783572A CN202010518750.3A CN202010518750A CN113783572A CN 113783572 A CN113783572 A CN 113783572A CN 202010518750 A CN202010518750 A CN 202010518750A CN 113783572 A CN113783572 A CN 113783572A
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Abstract

本发明提供一种Σ‑Δ模数转换器中反向增益系数的设置方法，包括：基于第二级调制器中多比特量化器的比较器数量、第一级调制器中各阶输入增益系数及两级调制器之间的互连增益系数确定反向增益系数；将所述反向增益系数编码至所述多比特量化器中，以使得所述多比特量化器的输出信号中包含所述反向增益系数。本发明的Σ‑Δ模数转换器中反向增益系数的设置方法解决了增益系数为2的幂的约束，可使用任何增益系数，包括偶数和奇数，灵活性更高；将各阶增益系数与量化器的归一化因子相匹配，避免使用中间上升量化器，也不需要额外的数字硬件电路来设置反向增益系数，简化电路结构，降低设计难度。

Description

Σ-Δ模数转换器中反向增益系数的设置方法
技术领域
本发明涉及集成电路设计领域，特别是涉及一种Σ-Δ模数转换器中反向增益系数的设置方法。
背景技术
模数转换器即A/D转换器，或简称ADC，通常是指一个将模拟信号转变为数字信号的电子元件，被广泛应用于电路设计中。通常我们使用的模数转换器(ADC)大多为积分型和逐次逼近型，积分型转换效果不够好，转换过程中带来的误差比较大；逐次逼近型转换效果较好，但制作成本较高，尤其是高位数转换，转换位数越多，精度越高，制作成本就越高。而Σ-ΔADC可以以相对逐次逼近型简单的电路结构，而得到低成本，高位数及高精度的转换效果，Σ-ΔADC大多设计为16或24bit转换精度。近几年来，在相关的高精度仪器制作领域Σ-ΔADC得到了越来越广泛的应用。
Σ-ΔADC包括一阶调制单元、二阶调制单元或者更多阶的调制器，出于稳定性考虑，高阶调制单元一般由多级低阶调制单元(一阶调制单元或二阶调制单元)级联形成，因为低阶调制单元是绝对稳定的。多级低阶调制单元的级联需要相应的数字噪声消除电路(Digital Noise Cancellation，DNS)来将单级调制器的数字输出组合后送入下一级进行处理，经由数字噪声消除电路组合各级的数字输出之后，量化噪声被整形到期望的顺序。数字噪声消除电路的设计重点在于增益系数方面匹配模拟域中的调制器，以便在信号进入下级电路进行进一步信号处理之前完全消除不需要的项；模拟域中调制器中增益系数的选择直接影响数字噪声消除电路中反向增益系数的设定。
现有技术中，反向增益系数的设定需要数字域与模拟域的匹配，常常会导致数字域和模拟域的电路结构复杂，硬件结构设计灵活性受限等问题。
因此，提出一种新的设置反向增益系数的方法，以简化数字域和模拟域的电路结构、增强设计灵活性，已成为本领域技术人员亟待解决的问题之一。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种Σ-Δ模数转换器中反向增益系数的设置方法，用于解决现有技术中数字噪声消除电路结构复杂的问题。
为实现上述目的及其他相关目的，本发明提供一种Σ-Δ模数转换器中反向增益系数的设置方法，所述Σ-Δ模数转换器中反向增益系数的设置方法至少包括：
基于第二级调制器中多比特量化器的比较器数量、第一级调制器中各阶输入增益系数及两级调制器之间的互连增益系数确定反向增益系数；
将所述反向增益系数编码至所述多比特量化器中，以使得所述多比特量化器的输出信号中包含所述反向增益系数。
可选地，所述第一级调制器包括两阶，确定所述反向增益系数的方法包括：
将所述多比特量化器的比较器数量作为所述多比特量化器所需的归一化因子；
将所述归一化因子作为第一级调制器中第二阶输入增益系数的分母；
将所述第一级调制器中第二阶输入增益系数的分子作为第一阶输入增益系数的分母；
基于所述第一阶、所述第二阶输入增益系数及所述互连增益系数确定所述反向增益系数，所述反向增益系数满足：
D＝1/(A*B*C)
其中，D为反向增益系数，A为所述第一阶输入增益系数，B为所述第二阶输入增益系数，C为所述互连增益系数。
更可选地，所述第一阶输入增益系数A设定为1/4，所述第二阶输入增益系数B设定为4/7，所述互连增益系数C设定为1/2，则所述反向增益系数D为14。
更可选地，将所述反向增益系数编码至所述多比特量化器中的方法包括：
在所述反向增益系数的正负值之间基于所述归一化因子对所述多比特量化器的等级进行归一化处理；
将归一化后的所述多比特量化器的等级编码为对应的代码。
更可选地，将归一化后的所述多比特量化器的等级编码为对应的代码的方法包括：
将所述第二级调制器中多比特量化器的输入信号转化为温度码，再将所述温度码编码为与归一化后的所述多比特量化器的等级对应的代码。
更可选地，所述代码包括二进制补码、格雷码、符号幅度码、偏移二进制码及一补码中的任意一种。
更可选地，所述Σ-Δ模数转换器中反向增益系数的设置方法还包括：
在所述反向增益系数的正负值之间归一化量化器的等级之前，在-1～+1之间基于所述归一化因子对所述多比特量化器的等级进行归一化处理。
如上所述，本发明的Σ-Δ模数转换器中反向增益系数的设置方法，具有以下有益效果：
1、本发明的Σ-Δ模数转换器中反向增益系数的设置方法解决了增益系数为2的幂的约束，可使用任何增益系数，包括偶数和奇数，灵活性更高。
2、本发明的Σ-Δ模数转换器中反向增益系数的设置方法将各阶增益系数与量化器的归一化因子相匹配，避免使用中间上升量化器，也不需要额外的数字硬件电路来设置反向增益系数，简化电路结构，降低设计难度。
附图说明
图1显示为本发明的Σ-Δ模数转换器的电路结构示意图。
图2显示为本发明的Σ-Δ模数转换器中反向增益系数的设置方法的流程示意图。
元件标号说明
1 Σ-Δ调制模块 11 第一级调制器
111 第一输入增益系数调整单元 112 第一反馈增益系数调整单元
113 第一加法器 114 第一积分器
115 第二输入增益系数调整单元 116 第二反馈增益系数调整单元
117 第二加法器 118 第二积分器
119 单比特量化器 12 互连增益系数调整单元
13 第二级调制器 131 第三反馈增益系数调整单元
132 第三加法器 133 第三积分器
134 第四反馈增益系数调整单元 135 第四加法器
136 第四积分器 137 多比特量化器
2 数字噪声消除模块 21 延时单元
22 增益系数调整单元 23 反向增益系数调整单元
24 第一加法单元 25 微分单元
26 第二加法单元 3 数字低通抽取滤波模块
S1～S7 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图2。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1所示，本实施例提供一种两级四阶Σ-Δ模数转换器，作为示例，所述两级四阶的Σ-Δ模数转换器包括：Σ-Δ调制模块1，数字噪声消除模块2及数字低通抽取滤波模块3。
如图1所示，所述Σ-Δ调制模块1接收输入的模拟信号X(z)，并转化为数字量。
具体地，所述Σ-Δ调制模块1为两级四阶调制结构，其中，第二级调制器13通过互连增益系数调整单元12级联于第一级调制器11之后。
如图1所示，所述第一级调制器11接收输入的模拟信号X(z)，并将信号输出至所述第二级调制器13。在本实施例中，所述第一级调制器11包括第一输入增益系数调整单元111、第一反馈增益系数调整单元112、第一加法器113、第一积分器114、第二输入增益系数调整单元115、第二反馈增益系数调整单元116、第二加法器117、第二积分器118及单比特量化器119。
更具体地，输入的模拟信号X(z)经由所述第一输入增益系数调整单元111连接所述第一加法器113的第一输入端，所述单比特量化器119的输出信号经由所述第一反馈增益系数调整单元112连接所述第一加法器113的第二输入端；所述第一积分器114(本发明中积分器的传递函数均满足：
Figure BDA0002531125780000041
)连接所述第一加法器113的输出端。所述第一输入增益系数调整单元111、所述第一反馈增益系数调整单元112、所述第一加法器113及所述第一积分器114构成第一阶调制结构。
更具体地，所述第一积分器114的输出端经由所述第二输入增益系数调整单元115连接所述第二加法器117的第一输入端，所述单比特量化器119的输出信号经由所述第二反馈增益系数调整单元116连接所述第二加法器117的第二输入端；所述第二积分器118连接所述第二加法器117的输出端。所述第二输入增益系数调整单元115、所述第二反馈增益系数调整单元116、所述第二加法器117及所述第二积分器118构成第二阶调制结构。
更具体地，所述单比特量化器119连接所述第二积分器118的输出端，输出第一级调制器11的数字量，并反馈至所述第一反馈增益系数调整单元112及所述第二输入增益系数调整单元115。
如图1所示，所述互连增益系数调整单元12连接于所述第一级调制器11与所述第二级调制器13之间。
更具体地，所述互连增益系数调整单元12的输入端连接所述第二积分器118的输出端，对所述第二积分器118的输出信号进行增益调整，调整倍数为互连增益系数。
如图1所示，所述第二级调制器13经由所述互连增益系数调整单元12级联于所述第一级调制器11之后。在本实施例中，所述第二级调制器13包括第三反馈增益系数调整单元131、第三加法器132、第三积分器133、第四反馈增益系数调整单元134、第四加法器135、第四积分器136及多比特量化器137。
更具体地，所述互连增益系数调整单元12的输出端连接所述第三加法器132的第一输入端，所述多比特量化器137的输出信号经由所述第三反馈增益系数调整单元131连接所述第三加法器132的第二输入端；所述第三积分器133连接所述第三加法器132的输出端。所述第三反馈增益系数调整单元131、所述第三加法器132及所述第三积分器133构成第三阶调制结构。
更具体地，所述第三积分器133的输出端连接所述第四加法器135的第一输入端，所述多比特量化器137的输出信号经由所述第四反馈增益系数调整单元134连接所述第四加法器135；所述第四积分器136连接所述第四加法器135的输出端。所述第四反馈增益系数调整单元134、所述第四加法器135及所述第四积分器136构成第四阶调制结构。
更具体地，所述多比特量化器137连接所述第四积分器136的输出端，输出第二级调制器13的数字量，并反馈至所述第三反馈增益系数调整单元131及所述第四输入增益系数调整单元134。所述多比特量化器137中包括多个比较器，用于将所述第四积分器136输出的模拟信号转换为对应位数的数字信号。
如图1所示，所述数字噪声消除模块2连接于所述Σ-Δ调制模块1的输出端，用于对所述Σ-Δ调制模块1输出信号中的量化噪声进行整形。
具体地，如图1所示，所述数字噪声消除模块2包括延时单元21、增益系数调整单元22、反向增益系数调整单元23、第一加法单元24、微分单元25及第二加法单元26。
更具体地，所述延时单元21接收所述第一级调制器11输出的数字量Y1(z)，并对其进行延时。在本实施例中，所述延时单元21包括两个串联的延时块，各延时块满足传递函数：z-1。
更具体地，所述增益系数调整单元22连接所述延时单元21的输出端，对所述延时单元输出21的信号进行增益调整。在本实施例中，所述增益系数调整单元22设定的增益系数为-1，在实际使用中，可根据需要设定所述增益系数调整单元22的增益系数，在此不一一赘述。
更具体地，所述反向增益系数调整单元23连接所述第二级调制器13的输出端，对所述第二级调制器13输出的数字量Y2(z)进行增益调整。
更具体地，所述第一加法单元24连接所述增益系数调整单元2222及所述反向增益系数调整单元23的输出端，进行加法运算。
更具体地，所述微分单元25连接所述第一加法单元24的输出端，对所述第一加法单元24的输出信号进行微分运算，以此实现对量化噪声的整形。在本实施例中，所述微分单元25包括两个串联的微分块，各微分块满足传递函数：1-z-1。
更具体地，所述第二加法单元26连接所述延时单元21及所述微分单元25的输出端，将两者相加后输出信号YOUT(z)。
如图1所示，所述数字低通抽取滤波模块3连接于所述数字噪声消除模块2的输出端，对所述数字噪声消除模块输出2的数字信号进行低通滤波，以滤除所述数字噪声消除模块2输出的数字信号中的量化噪声，输出信号OUT-ADC。
具体地，任意可将所述数字噪声消除模块2整形后的量化噪声去除的电路结构均适用于本发明的所述数字低通抽取滤波模块3，在此不一一赘述。
所述反向增益系数调整单元23设置的增益系数即为反向增益系数，所述Σ-Δ调制模块1中各阶增益系数通常被设计为2的幂，这样反向增益系数就可以在数字硬件中容易地实现，因为乘以2是简单的数字运算；如果反向增益系数不是2的幂，数字噪声消除电路需要一个乘法器-累加器(Multiplier-Accumulator，MAC)形式的数字乘法器，电路结构变得复杂，如果要避免复杂的硬件结构那么设计的灵活性会大大受限。如果所述Σ-Δ调制模块1中各阶增益系数是奇数，数字噪声消除电路的设计问题会变得更复杂，限制更大。而所述Σ-Δ调制模块1中各阶增益系数设置为奇数是合理的，在大多数情况下在噪声整形调制器中使用中间上升量化器使得量化器中比较器的数量为奇数个，中间上升量化器在共模下没有阈值电平，如果是1比特，则提供固有的线性量化器；在多比特量化器的情况下，阈值电平(偶数)围绕共模对称。
本发明克服调制器的增益系数为2的幂、增益系数设置为奇数时量化器无需采用中间上升量化器，且数字噪声消除电路结构简单。
如图2所示，本实施例提供一种Σ-Δ模数转换器中反向增益系数的设置方法，适用于两级四阶Σ-Δ模数转换器。所述Σ-Δ模数转换器中反向增益系数的设置方法包括：
基于第二级调制器中多比特量化器的比较器数量、第一级调制器中各阶输入增益系数及两级调制器之间的互连增益系数确定反向增益系数；
将所述反向增益系数编码至所述多比特量化器中，以使得所述多比特量化器的输出信号中包含所述反向增益系数。
进一步地，在本实施例中，基于图1的Σ-Δ调制模块来说明本发明的方法，在实际使用中，不以本实施例为限。所述Σ-Δ模数转换器中反向增益系数的设置方法具体包括以下步骤：
S1：将所述多比特量化器137的比较器数量作为所述多比特量化器所需的归一化因子。
具体地，所述多比特量化器137包括多个比较器，将其中比较器的数量设定为所述多比特量化器所需的归一化因子，在本实施例中，所述归一化因子为7。在实际使用中，可基于需要设定比较器的数量，即所述归一化因子。需要说明的是，所述多比特量化器137中比较器的数量可设定为奇数，也可以设定为偶数，不以本实施例为限。
S2：将所述归一化因子作为第一级调制器中第二阶输入增益系数B的分母。
具体地，所述第二阶输入增益系数B为所述第二输入增益系数调整单元115设置的参数，所述第二阶输入增益系数B的分母设置为所述归一化因子，所述第二阶输入增益系数B的分子可基于实际需要进行设置。在本实施例中，所述第二阶输入增益系数B设定为4/7。
S3：将所述第一级调制器中第二阶输入增益系数B的分子作为第一阶输入增益系数A的分母。
具体地，所述第一阶输入增益系数A为所述第一输入增益系数调整单元111设置的参数，将所述第一阶输入增益系数A的分母设定为所述第二阶输入增益系数B的分子，所述第一阶输入增益系数A的分子可根据实际需要进行设定。作为示例，在本实施例中，所述第一阶输入增益系数A为1/4。
需要说明的是，所述第一阶输入增益系数A及所述第二阶输入增益系数B可以是偶数也可以是奇数。在本实施例中，第一阶反馈增益系数(所述第一反馈增益系数调整单元112预设的系数)为所述第一阶输入增益系数的负数-A，第二阶反馈增益系数(所述第二反馈增益系数调整单元116预设的系数)为所述第一阶输入增益系数A及所述第二阶输入增益系数B的-2倍-2AB，则。第一阶反馈增益系数-A设定为-1/4，第二阶反馈增益系数-2AB设定为-2/7。第四阶输入增益系数可根据实际需要进行设置，可以是偶数也可以是奇数。在本实施例中，所述第四阶输入增益系数设置为1，在实际使用中，可根据需要设置，当所述第四阶输入增益系数不设置为1时，需要增加相应的输入增益系数调整模块，在此不一一赘述。作为示例，第三阶反馈增益系数(所述第三反馈增益系数调整单元131预设的系数)设定为-1，第四阶反馈增益系数(所述第四反馈增益系数调整单元134预设的系数)设定为-2。在实际使用中可基于需要进行设置，不以本实施例为限。
S4：基于所述第一阶输入增益系数A、所述第二阶输入增益系数B及所述互连增益系数C确定所述反向增益系数D。
具体地，所述互连增益系数C为所述第一级调制器11与所述第二级调制器13之间的增益系数(所述互连增益系数C即为所述互连增益系数调整单元12设置的参数)，可根据实际需要进行设定，在本实施例中，所述互连增益系数C设定为1/2。
具体地，所述反向增益系数D满足：
D＝1/(A*B*C)
因此，在本实施例中，所述反向增益系数D＝1/((1/4)*(4/7)*(1/2))＝14。
S5：在所述反向增益系数D的正负值之间基于所述归一化因子对所述多比特量化器的等级进行归一化处理。
具体地，在本实施例中，所述反向增益系数D的正负值为-14、14，将-14～14均分为7份(归一化因子)，得到归一化后的数值14、10、6、2、-2、-6、-10、-14。
S6：将归一化后的所述多比特量化器的等级编码为对应的代码。
具体地，通过编码器将归一化后的数值编码为对应的代码，所述代码包括但不限于二进制补码、格雷码、符号幅度码、偏移二进制码、一补码。在本实施例中，所述代码为二进制补码。
更具体地，下表所示为本发明将归一化后的所述多比特量化器的等级编码为对应的代码的一种示例。首先将所述第四积分器136的输出信号转化为数字信号，在本实施例中为一组(数字信号的个数对应比较器的数量)7bit的差分信号QP及QN。然后将数字信号转化为具有第一编码规则的数字信号，在本实施例中，所述第一编码规则的数字信号为一组8bit温度码TH-CODE。基于在所述反向增益系数D的正负值之间归一化后的数值ND，14、10、6、2、-2、-6、-10、-14将所述具有第一编码规则的数字信号编码为具有第二编码规则的数字信号，所述第二编码规则的数字信号即对应各归一化后的数值，以此实现将所述反向增益系数D嵌入所述多比特量化器的输出信号中，在本实施例中，所述第二编码规则为一组5bit的二进制补码Y2_TCC。所述第一编码规则与所述第二编码规则的对应关系也可根据需要进行设定，不限于本实施例。
Figure BDA0002531125780000081
Figure BDA0002531125780000091
作为本发明的另一种实现方式，还包括在步骤S5之前增加步骤S7：在-1～+1之间基于所述归一化因子对所述多比特量化器的等级进行归一化处理，得到归一化后的数值1、5/7、3/7、1/7、-1/7、-3/7、-5/7、-1，再基于-1～+1之间的归一化数字进行-14～14之间的归一化处理，以此简化逻辑。
需要说明的是，步骤S7可与步骤S2、S3或S4同步执行，或者在执行完步骤S4后执行步骤S7，不以本实施例为限。由于所述多比特量化器137中嵌入了所述反向增益系数D，因此，相当于所述第一加法单元24接收的第二级调制器13输出的数字量Y2(z)进行了反向增益系数的调整，所述数字噪声消除模块2(数字域)中无需设置反向增益系数的调整单元，简化结构且降低设计难度。
通过本发明的Σ-Δ模数转换器中反向增益系数的设置方法可使用任何增益系数，包括偶数和奇数，灵活性更高；避免使用中间上升量化器，也不需要额外的数字硬件电路来设置反向增益系数，简化电路结构，降低设计难度。
综上所述，本发明提供一种Σ-Δ模数转换器中反向增益系数的设置方法，包括：基于第二级调制器中多比特量化器的比较器数量、第一级调制器中各阶输入增益系数及两级调制器之间的互连增益系数确定反向增益系数；将所述反向增益系数编码至所述多比特量化器中，以使得所述多比特量化器的输出信号中包含所述反向增益系数。本发明的Σ-Δ模数转换器中反向增益系数的设置方法解决了增益系数为2的幂的约束，可使用任何增益系数，包括偶数和奇数，灵活性更高；将各阶增益系数与量化器的归一化因子相匹配，避免使用中间上升量化器，也不需要额外的数字硬件电路来设置反向增益系数，简化电路结构，降低设计难度。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (7)

1.一种Σ-Δ模数转换器中反向增益系数的设置方法，所述Σ-Δ模数转换器为两级Σ-Δ模数转换器，其特征在于，所述Σ-Δ模数转换器中反向增益系数的设置方法至少包括：
基于第二级调制器中多比特量化器的比较器数量、第一级调制器中各阶输入增益系数及两级调制器之间的互连增益系数确定反向增益系数；
将所述反向增益系数编码至所述多比特量化器中，以使得所述多比特量化器的输出信号中包含所述反向增益系数。
2.根据权利要求1所述的Σ-Δ模数转换器中反向增益系数的设置方法，其特征在于：所述第一级调制器包括两阶，确定所述反向增益系数的方法包括：
将所述多比特量化器的比较器数量作为所述多比特量化器所需的归一化因子；
将所述归一化因子作为第一级调制器中第二阶输入增益系数的分母；
将所述第一级调制器中第二阶输入增益系数的分子作为第一阶输入增益系数的分母；
基于所述第一阶、所述第二阶输入增益系数及所述互连增益系数确定所述反向增益系数，所述反向增益系数满足：
D＝1/(A*B*C)
其中，D为反向增益系数，A为所述第一阶输入增益系数，B为所述第二阶输入增益系数，C为所述互连增益系数。
3.根据权利要求2所述的Σ-Δ模数转换器中反向增益系数的设置方法，其特征在于：所述第一阶输入增益系数A设定为1/4，所述第二阶输入增益系数B设定为4/7，所述互连增益系数C设定为1/2，则所述反向增益系数D为14。
4.根据权利要求1～3任意一项所述的Σ-Δ模数转换器中反向增益系数的设置方法，其特征在于：将所述反向增益系数编码至所述多比特量化器中的方法包括：
在所述反向增益系数的正负值之间基于所述归一化因子对所述多比特量化器的等级进行归一化处理；
将归一化后的所述多比特量化器的等级编码为对应的代码。
5.根据权利要求4所述的Σ-Δ模数转换器中反向增益系数的设置方法，其特征在于：将归一化后的所述多比特量化器的等级编码为对应的代码的方法包括：
将所述第二级调制器中多比特量化器的输入信号转化为温度码，再将所述温度码编码为与归一化后的所述多比特量化器的等级对应的代码。
6.根据权利要求4所述的Σ-Δ模数转换器中反向增益系数的设置方法，其特征在于：所述代码包括二进制补码、格雷码、符号幅度码、偏移二进制码及一补码中的任意一种。
7.根据权利要求4所述的Σ-Δ模数转换器中反向增益系数的设置方法，其特征在于：所述Σ-Δ模数转换器中反向增益系数的设置方法还包括：
在所述反向增益系数的正负值之间归一化量化器的等级之前，在-1～+1之间基于所述归一化因子对所述多比特量化器的等级进行归一化处理。
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