CN105917578A - 用于开关模式运算放大器的电路和方法 - Google Patents

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贾扬特·库邦巴提
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Abstract

本发明提供了用于开关模式运算放大器的电路和方法。在一些实施例中，提供了电路，所述电路包括：具有输出端的放大器；第一脉冲宽度调制器(PWM)，其具有与放大器的输出端连接的输入端并使用第一周期性参考信号波形；第二PWM，其具有与放大器的输出端连接的输入端并使用第二周期性参考信号波形，其中，第二周期性参考信号波形与第一周期性参考信号波形有180度的异相。在一些实施例中，提供了电路，所述电路包括：具有输出端的放大器；多个脉冲宽度调制器(PWM)，每个PWM都具有与放大器输出端连接的输入端，并使用多个周期性参考信号波形中唯一对应的周期性参考信号波形，其中，所述多个周期性参考信号波形具有相位移。

Description

用于开关模式运算放大器的电路和方法
与相关申请的交叉引用
本申请要求以下美国临时申请的权益：2013年9月13日提交的临时申请No.61/877,874，2014年2月9日提交的临时申请No.61/937,602，以及2014年9月2日提交的临时申请No.62/044,830，以上各临时申请的全部内容以引用的方式并入本文中。
政府权益公告
本发明得到美国国家科学基金会资助项目CCF-0964497、PHY-1067934以及美国国家科学基金会授权的奖金项目1309721的支持。因此，美国政府对本发明享有某些权利。
背景技术
物质世界中的所有信号都是模拟信号。音乐、语音、图像、视频以及无线、光纤或有线通信信号都是持续时间持续值信号。大多数电器的核心部分都采用数字信号处理和存储器，以量化信号的时间和波幅来表现信息。要想得益于日益增强的数字信号处理能力，模数接口和数模接口至关重要。由于半导体技术的发展已使整个电子系统集成到一个芯片上成为可能，因此对于模数接口和数模接口的数量和质量要求越来越高。
虽然高度集成CMOS技术极大提高了数字处理的密度和速度，但随着每一个新技术节点的出现，模数接口和数模接口的设计变得越发困难。尽管集成技术技术提高了时钟频率，但设备的其他模拟特性，如直流增益和匹配，却产生了下降，进而电源电压大幅降低。
随着CMOS技术发展而逐渐降低的电源电压对于模拟电路是非常大的挑战，这是因为降低电源电压减小了最大信号值，因此对于减少噪音比或干扰以保持相同的信噪比或动态范围提出了更高的要求。
因此，人们希望有一种可以在低电源电压下运行的新型电路。
发明内容
提供了用于开关模式运算放大器的电路和方法。在一些实施例中，提供了电路，所述电路包括：具有输出端的放大器；第一脉冲宽度调制器(PWM)，其具有与放大器的输出端连接的输入端并使用第一周期性参考信号波形；第二PWM，其具有与放大器的输出端连接的输入端并使用第二周期性参考信号波形，其中，第二周期性参考信号波形与第一周期性参考信号波形有180度的异相。在一些实施例中，提供了电路，所述电路包括：具有输出端的放大器；多个脉冲宽度调制器(PWM)，每个PWM都具有与放大器输出端连接的输入端，并使用多个周期性参考信号波形中唯一对应的周期性参考信号波形，其中，所述多个周期性参考信号波形具有相位移。
附图说明
图1显示了根据一些实施例的开关模式运算放大器(SMOA)的实例。
图2显示了根据一些实施例的二级SMOA的简化图实例。
图3显示了根据一些实施例的SMOA的详细原理图。
图4显示了根据一些实施例的持续脉冲宽度调制器的输出谱实例。
图5显示了根据一些实施例的SMOA的多相位脉冲宽度调制器(PWM)输出级实例。
图6显示了根据一些实施例的电路实例，该电路在M相位SMOA的输出端集成有延迟元件以实施有限脉冲响应(FIR)滤波器。
图7显示了根据一些实施例的电路实例，该电路在四相位SMOA的输出端集成有延迟元件以实施FIR滤波器。
图8显示了根据一些实施例的多个并联PWM的输出端的三电平信号表示以及三态的使用和温度计编码向二进制编码的转换。
图9A和图9B显示了根据一些实施例的积分器实例，该积分器在反馈中使用了延迟器和电阻器。
图10A和10B显示了根据一些实施例的使用电容性反馈的积分器实例。
图11显示了根据一些实施例的电路实例，该电路具有SMOA，SMOA后面是组合数字逻辑，组合数字逻辑利用减法器(或数字半加法器)来抑制共模分量并缓解对SMOA第一级共模抑制的要求。
图12显示了根据一些实施例的SMOA的信号输出从开关模式域向数字域和模拟域的转换。
图13显示了根据一些实施例的基于SMOA的输出端使用并联反相器驱动一个或多个负载的实例。
图14显示了根据一些实施例的使用SMOA的持续时间流水线模数转换器(ADC)级的实例。
图15显示了根据一些实施例的包括模拟FIR滤波器和数字FIR滤波器的模数转换器(ADC)实例。
图16显示了根据一些实施例的具有可编程增益驱动器的ADC实例。
图17显示了根据一些实施例的可在图16所示电路中使用的SMOA实例。
图18显示了根据一些实施例的四阶持续时间巴特沃斯滤波器实例，其包括两个Tow-Thomas Biquard，每个Tow-Thomas Biquard包括两个八相位SMOA(SMOA1和SMOA2)。
图19显示了根据一些实施例的多相位SMOA实例。
图20显示了根据一些实施例的SMOA电路实例，其补偿该SMOA电路的不同相位元件中的失配。
图21显示了根据一些实施例的实施FIR滤波的实例，其与向与SMOA相关的数字域转换一起实施。
图22显示了根据一些实施例的实施FIR滤波的另一实例，其与向与SMOA相关的数字域转换一起实施。
图23显示了根据一些实施例的在SMOA输出端使用数字逻辑以增强共模抑制的实例。
具体实施方式
提供了一种用于开关模式运算放大器的电路和方法。开关模式运算放大器在开关模式模拟域中运行。在该域中，信号信息以一个或多个开关轨到轨(或接近于轨到轨)信号的持续变化的未量化脉冲宽度来编码。
图1显示了根据一些实施例的配置为电阻反馈放大器的开关模式运算放大器(SMOA)的实例100。在一些实施例中，输入电阻器和反馈电阻器可以用无源元件(例如电阻器、电容器或电感器)替换。SMOA中的反馈电阻器也可以由有源组件(例如延迟元件)替换以实施具有面积效率的电感器。如图所示，SMOA 100包括跨导体Gmls 102和脉冲宽度调制器(PWM)104。跨导体放大通过输入电阻器108接收的输入信号Vin+、Vin-，根据这些信号与参考波型110的对比，PWM将来自电压域的放大信号中的信号信息转换成不同宽度的脉冲。PWM 104为反相器112提供不同宽度的脉冲，在Vout+、Vout-114下驱动输出端并在VG+、VG-118下驱动反馈电阻器116向虚拟接地提供反馈。
虽然本文描述了使用持续时间脉冲宽度调制的多个实施例，但在一些实施例中也可以使用其它适宜的时间编码方案。例如，在一些实施例中，可以使用样本脉冲宽度调制。再如，在一些实施例中，可以使用脉冲位置调制。
如图1所示，在一些实施例中，参考波形可以是三角波形。在一些实施例，可以使用其它适宜的参考波形(例如锯齿波形)。
虽然图1中的SMOA显示为差分SMOA，应当明白的是，根据一些实施例，这个电路可以实施为单端型SMOA。同样的，除非另有说明，本文所述的每个电路均为差分电路或单端型电路，根据一些实施例，替代电路可以分别实施为单端型电路或差分电路。
参见图2，图中显示了根据一些实施例的二级开关模式运算放大器(SMOA)的简化图实例200。在运行时，在第一级中，跨导体器Gm1 206和Gm2 208分别将输入信号Vip，Vin 202和PWM时钟信号Ф，Фb 204转换至当前域，并跨越电容211(其可以实施为任意一种适宜的电容，例如实际电容器或寄生电容)在节点Vopi 210和Voni 212处合并。在第二级中，脉冲宽度调制器214将模拟信号Vopi和Voni转换成开关模式信号，开关模式信号中的信号信息用脉冲宽度表示。然后，这些开关模式信号由反相器216缓冲，产生输出信号Vop和Von 218。
如果K为第二级增益，那么在节点Vopi 210和Voni 212处的期望信号分量与输出信号Vop和Von 218有关，即Vopi-Voni＝K(Vop-Von)。节点Vopi和Voni处的总电压摆动是信号分量与PWM参考信号之和。如果第二级没有增益(即，K＝1)，那么如果输出摆动轨到轨，则节点Vopi和Voni也会摆动轨到轨，这显著增大了跨导体Gm1 206和Gm2 208的失真作用。通过控制节点Vopi 210和Voni 212上的PWM参考斜坡信号的峰间振幅Vpp，可以看出，可由K＝(Vop-Von)/(Vopi-Voni)＝2VDD/Vpp得到第二级增益，式中VDD为电源电压。因此，节点Vopi和Voni处的信号摆动仅是输出摆动的一部分。
图3显示了根据一些实施例的SMOA的实施实例300。如图所示，SMOA 300包括跨导体Gmls 302和脉冲宽度调制器(PWM)304。在图示的实施例中，跨导体Gmls 302实施为伪差分套筒式共源共栅放大器，其偏移电流由实体镜像控制。在方波Ф2 310和Ф2b 312的控制下，使用电流导引差分对308通过对电容器CPWM 306进行充放电来生成PWM信号，电容器与Gmls 302的输出端连接，所述方波有180度的异相。Gmls的输出信号电流也被导引至电容器CPWM 306。在图示实施例中，脉冲宽度调制器包括持续时间比较器314，在一些实施例中，比较器可实施为三个差分对的级联，其后是基于反相器的增益级316，增益级将比较器的输出切分，以获得跨导体输出端的脉冲宽度调制表示。
参见图4，图中显示了根据一些实施例的持续脉冲宽度调制器的输出谱的实例400。如图所示，输出谱有以下特征：(1)基波处的色调，fin，具有增益APWM＝Vdd/Vref’,以及(2)载波频率fPWM±kfin周围的调制分量及其谐波nfPWM±kfin。由于PWM中的传播延迟(td)，基波分量的相行为可以建模为持续时间延迟e－std。
在全差分实施中，对于三角波调制的PWM信号而言，与单端型情况中的fPWM相比，第一调制分量出现在2fPWM周围。
可以容易的看出，SMOA的输出端的最大可表示信号的限制为Vdd(1-2tminfPWM)，式中tmin代表可以轻松表示的最小数字脉冲，并且受到电路实施技术的限制。例如，在65nm CMOS技术中，tmin接近于100ps，500MHz调制频率允许最大峰间信号摆动为0.9Vdd。
在一些实施例中，较高fPWM可用于将调制分量从输入信号频率中移出，但是这种较高fPWM将会导致最大可表示信号(Vdd(1-2tminfPWM))减少，这是因为tmin受到技术局限。
在一些实施例中，为了减小调制分量的影响，可提供多个PWM作为SMOA的第二级，每个PWM都具有参考波形，参考波形频率为fPWM，但每个参考波形均与其他PWM具有相位移，每个PWM都具有与SMOA跨导体的同一输出端连接的输入端，PWM的输出端可通过相同大小的电阻器合并。
图5显示了这种配置的实例500。这种配置将消除参考信号的连续多个调制频率周围的调制分量。
N相位PWM产生N+1个信号电平。增加输出波形上的电平数量减小了虚拟接地节点上的跳跃振幅，因此降低了对SMOA的第一级的线性要求。
因此，例如，四相位设置的PWM将会具有0度、90度、180度和270度的参考信号相位移，会在4fPWM的倍数周围具有调制杂散，并具有五个信号电平。同样的，再例如，八相位设置的PWM将会有0度、45度、90度、135度、180度、225度、270度和315度的相位移，会在8fPWM的倍数周围具有调制杂散，并具有九个信号电平。
图19显示了根据一些实施例的多相位SMOA的替代实施例。如图所示，SMOA的第一级中没有单个跨导体器，并且第二级中也没有多个PWM，图19中的实施例包括多个并联的SMOA，每个SMOA都有在PWM参考波形的不同相位移下运行的PWM。
在一些实施例中，可使用SMOA输出端的持续时间有限脉冲响应(FIR)滤波来减少多个PWM时钟频率所产生的调制分量。在一些实施例中，这种FIR滤波可以与多相位PWM SMOA一起使用以进一步减小已经经过多相位PWM减少的调制分量。
根据一些实施例，可使用持续时间延迟元件来执行FIR滤波，对延迟元件的延迟器进行调谐以在期望频率或多个期望频率上设置标记。例如，为了在400MHz设置标记，可对持续时间元件进行调谐，以提供1.25ns的延迟。在一些实施例中，可调谐FIR延迟器以在任意一个频率、多个频率、或者频率带设置标记。
图6显示了根据一些实施例的电路实例600，该电路在M相位SMOA604的输出端集成有延迟元件602以实施FIR滤波器。可以使用任何适宜的延迟元件602，这些延迟元件可以以任何适宜的方式实施。例如，可提供M延迟元件，并且可以使用串联的2N反相器实施该延迟元件。
图7中显示了电路的另一实例700，该电路在四相位SMOA704的输出端集成有延迟元件702。如图所示，四个PWM相中的每一相都有FIR滤波器组706，滤波器组包括一个未延迟输出端和三个延迟输出端。这四个输出端跨越四个滤波器组706，由此产生16个FIR输出端，这些输出端用于驱动差分装置的每个正负导线的16个反馈电阻器708和16个输出电阻器710。
当使用两相位PWM通过输出电阻器来驱动一个输出端时，对应于-Vdd/2Rf、0、+Vdd/2Rf反馈电流的输出端的三电平信号表示可如图8所示实现。如图8所示，当来自一个调制器输出端的电流被另一个调制器输出端分流接地时，出现零电流模式。
在一些实施例中，为了避免出现零电流模式，在必要时其中一个调制器的输出端可以是三态的(或者悬浮的)。
对于普通多相位PWM调制器而言，根据一些实施例，如图8所示，除调制器输出端是三态以外，还可以执行温度计编码向二进制编码的转换，以避免产生零电流模式。可以通过在调制器输出端与电阻器输出端之间添加数字逻辑802将温度计编码信号转换成二进制编码信号，以此实现上述目的。
在一些实施例中，SMOA可用于实施积分器。例如，如图9A和图9B所示，SMOA可用于实施积分器900，该积分器在反馈中使用了延迟器和电阻器。
更具体地，如图9A所示实例，可使用持续时间延迟器902，其相当于传统有源RC积分器的反馈中的电容器。通过延迟和未延迟信号的当前域减法((1－e-std)/R)可接近于电容器(C≈td/R)。图9A中的传递函数为Vout/Vin＝R/(Rin(1－e-std))。
在一些实施例中，如图9B所示，可以实施积分器以实现传递函数Vout/Vin＝R(1+e-std)/(2Rin(1－e-std))(其接近于低频率下的R/sRintd)。这可以实现纯反应传递函数，并去除传递函数的实数部分，该实数部分是由具体频率下的指数引入的。如图9B所示，将SMOA的差分CMOS输出端之间的加法电阻器连接以实现上述实施方案。
虽然图9A和图9B中显示的是使用单相PWM，也可以以与图7中实施多相PWM相似的方法使用多相PWM来实施这些电路。例如，对于每个PWM输出端而言，可如图9A和图9B所示将延迟器和电阻器连接，一个相位输出端的元件仅可以在相应虚拟接地处或相应Vout端子处连接到其他相位输出端的元件。
再例如，如图10A和图10B所示，单相SMOA和多相位SMOA可使用电容性反馈分别通过电容器1002和1006实施积分器1000和1004。
在一些实施例中，组合数字逻辑1102可用于实现信号处理功能，例如图11中所示的减法器(数字半加法器)。由SMOA 1104产生的数字信号输出可以进行数字化减法，以便抑制所有共模分量并缓解对SMOA第一级共模抑制的要求。
例如，图23显示了根据一些实施例的使用数字逻辑来增强包含有SMOA的电路中的共模抑制。如图所示，该数字逻辑可以在输入端A和输入端B接收差分SMOA的输出。然后，所述逻辑产生和其中表示A的逻辑AND和反向的B，而表示B的逻辑AND和反向的A。
由于SMOA产生的各个开关模式信号具有轨到轨属性，如图12所示，可使用D型触发器1202通过时间采样运算来执行SMOA的输出向数字域的转换。可通过用相同大小的电阻器将输出求和来执行SMOA输出向模拟域的重建。
在一些实施例中，如图21和图22，结合上述图6和图7所述，可以连同向数字域转换一起实施FIR滤波。如图21所示，可对一个D型触发器延迟提供SMOA的输出，而对另一个D型触发器无延迟提供输出。向其中一个D型触发器的信号中引入延迟实现在合成信号中进行FIR滤波。在另一种方法中，如图22所示，可向两个D型触发器提供SMOA的输出，为D型触发器记录时间的时钟信号可相对于一个D型触发器延迟于另一个D型触发器。向其中一个D型触发器的时钟引入延迟实现在合成信号中进行FIR滤波。
在一些实施例中，如上所述，可在SMOA的输出端使用一个或多个反相器以驱动一个或多个负载。如图13所示，可将任意数量的这种反相器从SMOA的输出端串联/或并联至一个或多个负载。例如，一个反相器的输出端(该反相器的输入端连接到SMOA的输出端)可与一系列并联反相器连接，每个反相器的输出端都连接到同一个负载或不同的负载。再例如，一系列并联反相器(每个反相器都具有连接到同一个负载或不同的负载的输出端)可以在其输入端连接到同一个SMOA输出端。
根据一些实施例，可以使用一个或多个SMOA实施持续时间流水线模数转换器(ADC)。
例如，图14显示了根据一些实施例的持续时间流水线ADC级的实例1400。如图所示，在节点1402接收输入信号X1(t)。预测滤波器1410对即将到来的输入信号数值进行预测，以便对包括元件1404、1406、1408、1410和1412在内的线路中的传播延迟进行补偿，并且向低分辨率模数转换器(ADC)1406提供输入信号。然后，ADC 1406将其输入信号转换为数字格式，而数模转换器(DAC)1408将上述转换后的信号转换回模拟格式。随后，低通滤波器1410对DAC 1408的模拟信号输出进行滤波，将DAC样本频率周围的DAC复制分量滤除。然后，低通滤波器的输出控制电流源1412使电阻器1414两端产生压降，因此在SMOA1416的输入端处出现相应的残余电压。然后，SMOA 1416驱动节点1418向下一个流水线ADC线提供级输出(X2(t))，以便通过反馈电阻器1420向SMOA的输入端提供反馈信号。
参见图15，图中显示了根据一些实施例的包括SMOA的模数转换器(ADC)的另一个实例1500。如图所示，ADC 1500包括第一级1502和第二级1504。
第一级1502在N个模拟FIR滤波器1508的输出端将模拟输入1501转换成2N个二进制输出。这些二进制输出的一半被FIR滤波器延迟部件延迟，另一半未被延迟，二进制输出反映了输入信号的频率(fin)、其谐波(kfin)和PWM杂散(mfPWM+/-kfin)。开关模式(SM)向数字模式的采样将PWM杂散错误识别成奈奎斯特频带。因为量化噪声是由于PWM fin杂散的混叠失真，因此将持续时间FIR滤波器1510设置于D型触发器采样器1512前面，以增大ADC分辨率。例如，当N＝8、fPWM＝2GHz、以及使用两抽头FIR滤波器1508时，主驱动器输出杂散在K.4GHZ；采样时，这些杂散混叠成信号频带，得到17电平ADC。为了获得不同的分辨率，可使用反馈回路之外的驱动器输出端处的另一个四抽头FIR滤波器来抑制4GHz和8GHz奇数倍的调制杂散，将主要杂散转移到K.16GHz。在时间域中，由于有限FIR标记了带宽，在采样前信息被表示为65电平慢变信号，实现了65电平ADC。
图16显示了根据一些实施例的包括SMOA的模数转换的又一个实例1600。如图所示，ADC包括构成可编程增益驱动器(PGD)的SM-PGD部分1602和SM-ADC部分1604。
PDG使用具有电阻反馈的SMOA。SMOA的第一级为共源放大器；D类输出级使用正常脉冲宽度调制(PWM)进行模拟向二进制级转换。SMOA输出端在调制频率(fPWM)周围的边带中具有PWM调制杂散。在反馈中时，SMOA的低频输出与OTA的低频输出相匹配；当fPWM＞＞fUGB(放大器单位增益频率)时，PWM杂散未被抑制但被反馈忽略。由于D类输出级，最大允许输出摆动(MAS)为Vppd＝2Vdd(1-2tminfPWM)，式中tmin为可被传播的最小脉冲宽度；为纳米级CMOSV≈2Vdd。较大的MAS缓和了噪声，并且缓和了第一级的要求。
根据一些实施例，图16中的SMOA可以实施为图17中的SMOA1700。如图所示，具有本地共模反馈的伪差分偏压共源跨导体器(gm1)1702将虚拟接地电压(VG)转换为电流，开关差分对在fPWM/N向该电流添加方波电流(±IPWM)。由于gm1的高直流增益，这两个电流都是完整的，由此产生电压(STG_ref)(Vref/APWM)r(t)+(gm1/(CPWM+2CUGB))∫VGdt，其中第一项是PWM调制器的基准，即r(t)一个50％±1三角波，以及第二级增益APWM＝VveffPWMCPWM/NIPWM，当在0和Vvef之间开关时，Vvef(在本实施例中＝Vdd)为ADC基准，主要提供直流电流，这是因为反馈网络和负载是电阻性的。可将用于设置单位增益带宽(UGB)和用于PWM调制器的电容器CUGB跨越差分层(Ф0&Ф4│Ф1&Ф5│…)放置，从而受到独立控制，因此PWM斜坡波形以共模方式出现。通过向CUGB加入一系列电阻，Rz在SMOA回路增益中设置零点，以提高相位裕度。用差分放大器(S<x>,x＝0-7)级联将STG_ref进行区别切分，使伪差分CMOS信号通过本地CMFB回路保持Vdd/2共模。FIR延迟元件是可调谐的，在驱动反馈电阻器和正向电阻器前，用强反相器对电流饥饿型反相器和16个二进制信号进行缓冲。这16个二进制信号进行电阻合并后在模拟输出端DR Vout显现。
根据一些实施例，可提供四阶持续时间巴特沃斯滤波器，其包括两个Tow-Thomas Biquard，每个Tow-Thomas Biquard包括两个八相位SMOA(SMOA1和SMOA2)。在一些实施例中，可通过将外部供给的2.4GHz时钟除以8，片上生成八个时钟相位。每个SMOA由八个并联的相同的单位元件组成，每个单位元件在不同时钟相位Ф〈0：7〉上运行，实现八相位PWM调制器。适当调整Gmls的大小以适应噪声要求。使用电流导引差分对对与Gmls输出端连接的电容器进行充放电生成PWM参考斜坡。Gmls的输出信号电流被导引至同一电容器。PWM调制器为持续时间比较器，实施为三个差分对级联，后面是反相器，以驱动输出负载。
SMOA积分器的封闭回路被设计为大约400MHz。八相位PWM调制器在300MHz下运行，将第一调制杂散调到2.4GHz。在一些实施例中，可用可编程延迟元件对八个相位进行调谐，以校正PWM调制器之间的相位失配。用处于各相位输出端的延迟元件进一步执行一抽头FIR滤波，产生16个信号流。对延迟器进行调谐，在2.4GHz对合成输出做出标记，使得第一显著调制杂散出现在4.8GHz。在相位与增益相匹配的八相位PWM系统中，SMOA的输出端后面可以是简单的RC低通滤波器，以减弱4.8GHz分量，因此提供一个完全为线性的宽带谱。为了使运算下降到0.6V，Gmls被实施为伪差分套筒式OTA，没有尾电流源，但偏移电流由实体镜像控制。在Gmls输出端的数字可调谐系列RC形成了主极点和稳定零点。在Gmls输出端的UGB限制电容器连接在一起，对于PWM电流源以共模方式出现，而对于输入信号是以差模方式出现，因此可以使用更小、噪声更低的PWM电流。PWM时钟相位Ф<0,3>、Ф<1,4>等具有180度的异相，通过将节点Vopi<0>、Voni<3>和Vopi<3>、Voni<0>间的UGB电容器连接使这些电容器不加载PWM电流源，同时输入信号路径保持不变。
在一些实施例中，SMOA的多个相位间的失配可导致整数倍PWM调制频率的调制杂散无法完全消除。例如，SMOA第一级的增益失配、SMOA的PWM调制器的增益失配(例如，由三角参考波形的振幅失配所导致)、SMOA的各第一级中的偏移失配、SMOA调制器限幅器中的偏移失配、以及PWM参考波形传播中的定时失配构成了失配的一些来源。
图20显示了根据一些实施例的SMOA的实例2000，该SMOA包括用于补偿这种失配的电路。如图所示，SMOA 2000为16相位SMOA，其使用电阻器Reer12002和Reer2 2004来生成上述失配所造成误差的误差电流反射。在SMOA的第i个相位中，由Reer1和Reer2产生的误差电流如以下公式所示：
误差电流被提供给电流缓冲器2006(具有晶体管M0-M5和电流源Ibias)，然后在电容器Cfix 2008上整合并放大。放大后的误差电流被转换成电压(vfix<i>)，穿过跨导体gmix 2010和电阻器Rfix 2012。在没有其他失配的情况下，对偏移的抑制由电流缓冲器外可获得的最小输出阻抗Routbuf 2014所限制。这就将误差放大器的增益限制到非常低的频率Routbuf/(Rerr1+Rerr2)，因此将SMOA的第i相位输出的残余输出偏移大致限制到voff<i>(Rerr1+Rerr2)/(gmfixRfixRoutbuf)。
应当明白的是，图20中的SMOA单元Ф1中显示的连接应与SMOA单元Ф2－Ф16中的连接类似。例如，连接器2014与电阻器Rerr1+Rerr2的连接方式在SMOA单元Ф2－Ф16中应与在图20中显示的SMOA单元Ф1中的连接方式类似。
尽管前述实施例对本发明做出了解释说明，应当明白的是，实例仅用于对本发明进行说明，在不偏离本发明精神和范围的情况下可对本发明的实施细节做出多种改变。可通过不同方式对所揭示的实施例特征进行合并和重组。

Claims (71)

1.一种电路，包括：
具有输出端的放大器；
第一脉冲宽度调制器(PWM)，其具有与所述放大器的所述输出端连接的输入端并使用第一周期性参考信号波形；以及
第二PWM，其具有与所述放大器的所述输出端连接的输入端并使用第二周期性参考信号波形，其中，所述第二周期性参考信号波形与所述第一周期性参考信号波形有180度的异相。
2.根据权利要求1所述的电路，其中，所述放大器为运算跨导放大器。
3.根据权利要求1所述的电路，其中，所述第一周期性参考信号波形和所述第二周期性参考信号波形中的至少一个是三角波形。
4.根据权利要求1所述的电路，其中，所述第一周期性参考信号波形和所述第二周期性参考信号波形中的至少一个是锯齿波形。
5.根据权利要求1所述的电路，其中，所述第一PWM包括比较器，所述比较器与所述第一周期性参考信号波形的来源连接。
6.根据权利要求5所述的电路，其中，所述比较器为持续时间比较器。
7.根据权利要求1所述的电路，其中，所述第二PWM包括比较器，所述比较器与所述第二周期性参考信号波形的来源连接。
8.根据权利要求7所述的电路，其中，所述比较器为持续时间比较器。
9.根据权利要求1所述的电路，其中，所述第一PWM具有输出端，还包括具有数据输入端和时钟输入端的触发器，所述数据输入端与所述第一PWM的所述输出端连接，所述时钟输入端与时钟信号连接。
10.根据权利要求1所述的电路，其中，所述第一PWM具有PWM输出端，还包括：
延迟装置，其与所述PWM输出端的所述输出连接，产生延迟输出；
具有数据输入端和时钟输入端的第一触发器，所述数据输入端与所述PWM输出端连接，所述时钟输入端与时钟信号连接；以及
具有数据输入端和时钟输入端的第二触发器，所述数据输入端与所述延迟输出连接，所述时钟输入端与所述时钟信号连接。
11.根据权利要求1所述的电路，其中，所述第一PWM具有PWM输出端，还包括：
具有数据输入端和时钟输入端的第一触发器，所述数据输入端与所述PWM输出端连接，所述时钟输入端与第一时钟信号连接；以及
具有数据输入端和时钟输入端的第二触发器，所述数据输入端与所述PWM输出端连接，所述时钟输入端与第二时钟信号连接，所述第二时钟信号相对于所述第一时钟信号具有相位移。
12.一种电路，包括：
具有输出端的放大器；以及
多个脉冲宽度调制器(PWM)，每个所述PWM都具有与所述放大器的所述输出端连接的输入端，并使用多个周期性参考信号波形中唯一对应的一个周期性参考信号波形，其中，所述多个周期性参考信号波形具有相位移。
13.根据权利要求12所述的电路，其中，所述多个周期性参考信号波形具有相同的相位移。
14.根据权利要求12所述的电路，其中，所述多个周期性参考信号波形的相位移是2π/N，其中，N为所述多个周期性参考信号波形的数量。
15.根据权利要求12所述的电路，其中，所述放大器为运算跨导放大器。
16.根据权利要求12所述的电路，其中，所述多个周期性参考信号波形中的至少一个是三角波形。
17.根据权利要求12所述的电路，其中，所述多个周期性参考信号波形中的至少一个是锯齿波形。
18.根据权利要求12所述的电路，其中，所述多个PWM中的至少一个包括比较器，所述比较器与所述多个周期性参考信号波形中唯一对应的一个周期性参考信号波形的来源连接。
19.根据权利要求18所述的电路，其中，所述比较器为持续时间比较器。
20.根据权利要求12所述的电路，其中，所述多个PWM的其中一个具有输出端，还包括具有数据输入端和时钟输入端的触发器，所述数据输入端与所述多个PWM的其中一个的所述输出端连接，所述时钟输入端与时钟信号连接。
21.根据权利要求12所述的电路，其中，所述多个PWM的其中一个具有PWM输出端，还包括：
延迟装置，其与所述PWM输出端的所述输出连接，产生延迟输出；
具有数据输入端和时钟输入端的第一触发器，所述数据输入端与所述PWM输出端连接，所述时钟输入端与时钟信号连接；以及
具有数据输入端和时钟输入端的第二触发器，所述数据输入端与所述延迟输出连接，所述时钟输入端与所述时钟信号连接。
22.根据权利要求12所述的电路，其中，所述多个PWM的其中一个具有PWM输出端，还包括：
具有数据输入端和时钟输入端的第一触发器，所述数据输入端与所述PWM输出端连接，所述时钟输入端与第一时钟信号连接；以及
具有数据输入端和时钟输入端的第二触发器，所述数据输入端与所述PWM输出端连接，所述时钟输入端与第二时钟信号连接，所述第二时钟信号相对于所述第一时钟信号具有相位移。
23.一种电路，包括：
具有输出端的放大器；以及
多相位脉冲宽度调制器(MPWM)，其具有多个输入端并使用多个周期性参考信号波形，每个所述输入端与所述放大器的所述输出端连接，其中，所述多个周期性参考信号波形具有相位移。
24.根据权利要求23所述的电路，其中，所述多个周期性参考信号波形具有相同的相位移。
25.根据权利要求23所述的电路，其中，所述多个周期性参考信号波形的相位移是2π/N，其中，N为所述多个周期性参考信号波形的数量。
26.根据权利要求23所述的电路，其中，所述放大器为运算跨导放大器。
27.根据权利要求23所述的电路，其中，所述多个周期性参考信号波形中的至少一个是三角波形。
28.根据权利要求23所述的电路，其中，所述多个周期性参考信号波形中的至少一个是锯齿波形。
29.根据权利要求23所述的电路，其中，所述MPWM包括比较器，所述比较器与所述多个周期性参考信号波形的其中一个连接。
30.根据权利要求29所述的电路，其中，所述比较器为持续时间比较器。
31.根据权利要求23所述的电路，其中，所述MPWM具有输出端，还包括具有数据输入端和时钟输入端的触发器，所述数据输入端与所述MPWM的所述输出端连接，所述时钟输入端与时钟信号连接。
32.根据权利要求23所述的电路，其中，所述MPWM具有PWM输出端，还包括：
延迟装置，其与所述PWM输出端的所述输出连接，产生延迟输出；
具有数据输入端和时钟输入端的第一触发器，所述数据输入端与所述PWM输出端连接，所述时钟输入端与时钟信号连接；以及
具有数据输入端和时钟输入端的第二触发器，所述数据输入端与所述延迟输出连接，所述时钟输入端与所述时钟信号连接。
33.根据权利要求23所述的电路，其中，所述MPWM具有PWM输出端，还包括：
具有数据输入端和时钟输入端的第一触发器，所述数据输入端与所述PWM输出端连接，所述时钟输入端与第一时钟信号连接；以及
具有数据输入端和时钟输入端的第二触发器，所述数据输入端与所述PWM输出端连接，所述时钟输入端与第二时钟信号连接，所述第二时钟信号相对于所述第一时钟信号具有相位移。
34.一种电路，包括：
具有第一输出端和第二输出端的放大器；
第一对脉冲宽度调制器(PWM)，所述每个脉冲宽度调制器具有与所述放大器的所述第一输出端连接的输入端并使用第一对周期性参考信号波形中唯一对应的一个周期性参考信号波形，其中，所述第一对周期性参考信号波形中的第一个与所述第一对周期性参考信号波形中的第二个有180度的异相；以及
第二对脉冲宽度调制器，所述每个脉冲宽度调制器具有与所述放大器的所述第二输出端连接的输入端并使用第二对周期性参考信号波形中唯一对应的一个周期性参考信号波形，其中，所述第二对周期性参考信号波形中的第一个与所述第二对周期性参考信号波形中的第二个有180度的异相。
35.根据权利要求34所述的电路，其中，所述第一对周期性参考信号波形的其中一个对应于所述第二对周期性参考信号波形的其中一个。
36.根据权利要求34所述的电路，其中，所述放大器为运算跨导放大器。
37.根据权利要求34所述的电路，其中，所述第一对周期性参考信号波形中的至少一个是三角波形。
38.根据权利要求34所述的电路，其中，所述第二对周期性参考信号波形中的至少一个是三角波形。
39.根据权利要求34所述的电路，其中，所述第一对周期性参考信号波形中的至少一个是锯齿波形。
40.根据权利要求34所述的电路，其中，所述第二对周期性参考信号波形中的至少一个是锯齿波形。
41.根据权利要求34所述的电路，其中，所述第一对脉冲宽度调制器中的至少一个包括比较器，所述比较器与所述第一对周期性参考信号波形中唯一对应的一个周期性参考信号波形的来源连接。
42.根据权利要求41所述的电路，其中，所述比较器为持续时间比较器。
43.根据权利要求34所述的电路，其中，所述第一对脉冲宽度调制器的其中一个具有输入端，还包括具有数据输入端和时钟输入端的触发器，所述数据输入端与所述第一对PWM的其中一个的所述输出端连接，所述时钟输入端与时钟信号连接。
44.根据权利要求34所述的电路，其中，所述第一对PWM的其中一个具有PWM输出端，还包括：
延迟装置，其与所述PWM输出端的所述输出连接，产生延迟输出；
具有数据输入端和时钟输入端的第一触发器，所述数据输入端与所述PWM输出端连接，所述时钟输入端与时钟信号连接；以及
具有数据输入端和时钟输入端的第二触发器，所述数据输入端与所述延迟输出连接，所述时钟输入端与所述时钟信号连接。
45.根据权利要求34所述的电路，其中，所述第一对PWM的其中一个具有PWM输出端，还包括：
具有数据输入端和时钟输入端的第一触发器，所述数据输入端与所述PWM输出端连接，所述时钟输入端与第一时钟信号连接；以及
具有数据输入端和时钟输入端的第二触发器，所述数据输入端与所述PWM输出端连接，所述时钟输入端与第二时钟信号连接，所述第二时钟信号相对于所述第一时钟信号具有相位移。
46.一种电路，包括：
具有第一输出端和第二输出端的放大器；
第一多个脉冲宽度调制器(PWM)，所述每个脉冲宽度调制器具有与所述放大器的所述第一输出端连接的输入端并使用第一多个周期性参考信号波形中唯一对应的一个周期性参考信号波形，其中，所述第一多个周期性参考波形具有相位移；以及
第二多个脉冲宽度调制器，所述每个脉冲宽度调制器具有与所述放大器的所述第二输出端连接的输入端并使用第二多个周期性参考信号波形中唯一对应的一个周期性参考信号波形，其中，所述第二多个周期性参考波形具有相位移。
47.根据权利要求46所述的电路，其中，所述第一多个周期性参考信号波形中的每一个对应于所述第二多个周期性参考信号波形中唯一的一个周期性参考信号波形。
48.根据权利要求46所述的电路还包括数字逻辑，所述数字逻辑：
在第一输入端接收第一逻辑值，在第二输入端接收第二逻辑值，所述第一输入端与所述第一多个脉冲宽度调制器的其中一个的输出端连接，所述第二输入端与所述第二多个脉冲宽度调制器的其中一个的输出端连接，其中，所述第一多个脉冲宽度调制器的其中一个使用第一多个周期性参考信号波形中唯一对应的一个周期性参考信号波形，所述唯一对应的周期性参考信号波形与所述第二多个脉冲调制器所使用的第二多个周期性参考信号波形中唯一对应的一个周期性参考信号波形之间具有相位移；
在第一输出端产生所述第一逻辑值的逻辑AND和所述第二逻辑值的反向值；以及
第二输出端产生所述第一逻辑值和所述第二逻辑值的反向值的逻辑AND。
49.一种电路，包括：
具有第一输出端和第二输出端的放大器；
具有多个输入端的第一多相位脉冲宽度调制器(MPWM)，所述每个输入端与所述放大器的所述第一输出端连接并使用第一多个周期性参考信号波形中唯一对应的一个周期性参考信号波形，其中，所述第一多个周期性参考波形具有相位移；以及
具有多个输入端的第二多相位脉冲宽度调制器，所述每个输入端与所述放大器的所述第二输出端连接并使用第二多个周期性参考信号波形中唯一对应的一个周期性参考信号波形，其中，所述第二多个周期性参考波形具有相位移。
50.根据权利要求49所述的电路，其中，所述每个第一多个周期性参考信号波形对应于所述第二多个周期性参考信号波形中唯一的一个周期性参考信号波形。
51.根据权利要求49所述的电路，其中，所述第一MPWM具有输出端，还包括具有数据输入端和时钟输入端的触发器，所述数据输入端与所述第一MPWM的所述输出端连接，所述时钟输入端与时钟信号连接。
52.根据权利要求49所述的电路，其中，所述第一MPWM具有PWM输出端，还包括：
延迟装置，其与所述PWM输出端的所述输出端连接，产生延迟输出；
具有数据输入端和时钟输入端的第一触发器，所述数据输入端与所述PWM输出端连接，所述时钟输入端与时钟信号连接；以及
具有数据输入端和时钟输入端的第二触发器，所述数据输入端与所述延迟输出连接，所述时钟输入端与所述时钟信号连接。
53.根据权利要求49所述的电路，其中，所述第一MPWM具有PWM输出端，还包括：
具有数据输入端和时钟输入端的第一触发器，所述数据输入端与所述PWM输出端连接，所述时钟输入端与第一时钟信号连接；以及
具有数据输入端和时钟输入端的第二触发器，所述数据输入端与所述PWM输出端连接，所述时钟输入端与第二时钟信号连接，所述第二时钟信号相对于所述第一时钟信号具有相位移。
54.一种电路，包括：
具有第一输出端和第二输出端的放大器；
第一脉冲宽度调制器(PWM)，其具有与所述放大器的所述第一输出端连接的输入端并使用第一周期性参考信号波形；以及
第二脉冲宽度调制器，其具有与所述放大器的所述第二输出端连接的输入端并使用第一周期性参考信号波形。
55.根据权利要求54所述的电路，还包括：
第三脉冲宽度调制器，其具有与所述放大器的所述第一输出端连接的输入端并使用第二周期性参考信号波形，所述第二周期性参考信号波形与所述第一周期性参考信号波形有90度的异相。
第四脉冲宽度调制器，其具有与所述放大器的所述第二输出端连接的输入端并使用第二周期性参考信号波形。
56.根据权利要求54所述的电路，其中，所述第一PWM具有输出端，还包括具有数据输入端和时钟输入端的触发器，所述数据输入端与所述第一PWM的所述输出端连接，所述时钟输入端与时钟信号连接。
57.根据权利要求54所述的电路，其中，所述第一PWM具PWM输出端，还包括：
延迟装置，其与所述PWM输出端的所述输出连接，产生延迟输出；
具有数据输入端和时钟输入端的第一触发器，所述数据输入端与所述PWM输出端连接，所述时钟输入端与时钟信号连接；以及
具有数据输入端和时钟输入端的第二触发器，所述数据输入端与所述延迟输出连接，所述时钟输入端与所述时钟信号连接。
58.根据权利要求54所述的电路，其中，所述第一PWM具有PWM输出端，还包括：
具有数据输入端和时钟输入端的第一触发器，所述数据输入端与所述PWM输出端连接，所述时钟输入端与第一时钟信号连接；以及
具有数据输入端和时钟输入端的第二触发器，所述数据输入端与所述PWM输出端连接，所述时钟输入端与第二时钟信号连接，所述第二时钟信号相对于所述第一时钟信号具有相位移。
59.一种电路，包括：
具有第一输出端和第二输出端的放大器；
多组脉冲宽度调制器，每组脉冲宽度调制器包括：
第一脉冲宽度调制器(PWM)，其具有与所述放大器的所述第一输出端连接的输入端并使用多个周期性参考信号波形中唯一对应的一个周期性参考信号波形；
第二脉冲宽度调制器，其具有与所述放大器的所述第二输出端连接的输入端并使用所述多个周期性参考信号波形中唯一对应的一个周期性参考信号波形，其中，所述多个周期性参考信号波形具有相位移。
60.根据权利要求59所述的电路，其中，所述多个周期性参考信号波形的相位移是π/N，其中，N为所述多个周期性参考信号波形的数量。
61.根据权利要求59所述的电路，其中，所述第一PWM具有输出端，还包括具有数据输入端和时钟输入端的触发器，所述数据输入端与所述第一PWM的所述输出端连接，所述时钟输入端与时钟信号连接。
62.根据权利要求59所述的电路，其中，所述第一PWM具PWM输出端，还包括：
延迟装置，其与所述PWM输出端的所述输出连接，产生延迟输出；
具有数据输入端和时钟输入端的第一触发器，所述数据输入端与所述PWM输出端连接，所述时钟输入端与时钟信号连接；以及
具有数据输入端和时钟输入端的第二触发器，所述数据输入端与所述延迟输出连接，所述时钟输入端与所述时钟信号连接。
63.根据权利要求59所述的电路，其中，所述第一PWM具有PWM输出端，还包括：
具有数据输入端和时钟输入端的第一触发器，所述数据输入端与所述PWM输出端连接，所述时钟输入端与第一时钟信号连接；以及
具有数据输入端和时钟输入端的第二触发器，所述数据输入端与所述PWM输出端连接，所述时钟输入端与第二时钟信号连接，所述第二时钟信号相对于所述第一时钟信号具有相位移。
64.一种电路，包括：
第一差分跨导体，其具有第一输入端、第二输入端、第一输出端和第二输出端，所述输入端接收第一方波，所述第二输入端接收第二方波，其中，所述第二方波与所述第一方波有180度的异相。；
第二差分跨导体，其具有第一输出端和第二输出端，所述第一输出端与所述第一差分跨导体的所述第一输出端连接，所述第二输出端与所述第一差分跨导体的所述第二输出端连接。
差分比较器，其具有第一输入端和第二输入端，所述第一输入端与所述第一差分跨导体的所述第一输出端连接，所述第二输入端与所述第二差分跨导体的所述第二输出端连接。
65.根据权利要求64所述的电路，还包括至少一个电容器，所述电容器连接在所述第一差分跨导体的所述第一输出端和所述第二差分跨导体的所述第二输出端之间。
66.根据权利要求64所述的电路，其中，所述差分比较器具有输出端，还包括具有数据输入端和时钟输入端的触发器，所述数据输入端与所述差分比较器的所述输出端连接，所述时钟输入端与时钟信号连接。
67.根据权利要求64所述的电路，其中，所述差分比较器具有差分比较器输出端，还包括：
延迟装置，其与所述差分比较器输出端的所述输出端连接，产生延迟输出；
具有数据输入端和时钟输入端的第一触发器，所述数据输入端与所述差分比较器输出端连接，所述时钟输入端与时钟信号连接；以及
具有数据输入端和时钟输入端的第二触发器，所述数据输入端与所述延迟输出连接，所述时钟输入端与所述时钟信号连接。
68.根据权利要求64所述的电路，其中，所述差分比较器具有差分比较器输出端，还包括：
具有数据输入端和时钟输入端的第一触发器，所述数据输入端与所述差分比较器输出端连接，所述时钟输入端与第一时钟信号连接；以及
具有数据输入端和时钟输入端的第二触发器，所述数据输入端与所述差分比较器输出端连接，所述时钟输入端与第二时钟信号连接，所述第二时钟信号相对于所述第一时钟信号具有相位移。
69.一种电路，包括：
硬件信号处理器，其：
接收信号；
向所述信号添加周期性参考信号波形以产生第一输出；以及
将所述第一输出与非时变参考进行比较以产生第二输出。
70.根据权利要求69所述的电路，其中，所述硬件信号处理器还：
接收方波；以及
将所述方波整合以产生所述周期性参考信号波形。
71.根据权利要求69所述的电路，其中，所述周期性参考信号波形为三角波形。
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