KR940001838B1

KR940001838B1 - 영상 데이타 스플리트 회로

Info

Publication number: KR940001838B1
Application number: KR1019900018064A
Authority: KR
Inventors: 김기범
Original assignee: 삼성전자 주식회사; 강진구
Priority date: 1990-11-09
Filing date: 1990-11-09
Publication date: 1994-03-09
Also published as: JPH05344482A; US5327239A; KR920011264A

Abstract

내용 없음.

Description

영상 데이타 스플리트 회로

제1도는 본 발명에 따른 영상 데이터 스플리트 회로의 구성도.

제2도는 제1도에 도시된 순차 어드레스 발생기(21)와 의사 랜덤 어드레스 발생기(22)의 구체 회로도.

제3도는 본 발명의 동작을 설명하기 위한 파형도.

제4도는 제2도에 도시된 순차, 랜덤 어드레스 발생기의 출력을 설명하기 위한 테이블.

* 도면의 주요부분에 대한 부호의 설명

10 : 신호변환부 11 : 제1래치

12 : 제2메모리 13 : 제1메모리

14 : 제2래치 15 : 제3래치

16 : 제3선택수단 20 : 제어부

21 : 순차 어드레스 발생기 22 : 의사 랜덤 어드레스 발생기

23 : 제1선택수단 24 : 제2선택수단

25 : 인버터

본 발명은 영상신호의 스플리트 회로(Split circuit)에 관한 것으로서, 특히 고화질 텔레비젼(HDTV)의 신호를 전송시 외부의 영향에 의해 영상신호에 포함되는 노이즈를 저감시키기 위한 영상 데이터 스플리트 회로에 관한 것이다.

현재 텔레비젼(이하 "TV"라함) 방송은 단방향 송신이 주종을 이루고 있다. 송신측에서 영상신호를 유선 혹은 무선으로 송신하면, 송신된 영상신호는 수신측에 도달되기전 외부의 영향에 의해 버스트 노이즈(Burst noise)와 고스트 노이즈(Ghost noise)등과 같은 여러 가지의 노이즈가 실리게 되어 열화된다. 따라서 수신측으로는 상기와 같이 외부의 노이즈가 포함되어 열화된 영상신호가 입력된다. 상기와 같은 노이즈가 포함된 영상신호를 수신하여 수상기로 재생하면 재생되는 화면은 고스트 노이즈등과 같은 잡음에 의해 해상도가 매우 낮게 된다. 즉, 고스트 노이즈 등에 의해 수신 재생 화면에는 많은 노이즈가 나타나서 시청자의 눈에 거슬릴 정도로 해상도가 악화된다.

상기와 같은 문제점을 해결하기 위해 종래는 고스트 제거기(Ghost Canceller) 혹은 노이즈 감쇄기(Noise Reducer)등을 사용하였으나, 범용적인 수상기 해상도의 3배정도의 해상도를 목표로 하고 있는 고화질 TV(HDTV : High Definition Television or ATV : Advanced Television)에 이를 적용하기에는 대단히 곤란하였다. 왜냐하면, 상기와 같은 고스트 제거기나 노이즈 감쇄기의 구성이 복잡하여 이를 그대로 고화질 TV에 적용하는 경우에는 회로가 매우 복잡하여질 뿐만 아니라 노이즈를 완벽하게 제거할 수 없기 때문이다.

따라서 본 발명의 목적은 영상신호를 의사 랜덤하게 뒤섞여 본래의 신호와는 전혀 다른 형태로 전송한 후 수신측에서 그를 다시 정상적으로 복원하여 전송도중 노이즈가 포함되더라도 그를 분산시킴으로서 노이즈의 영향을 줄일 수 있는 회로를 제공함에 있다.

본 발명의 다른 목적은 순차신호와 랜덤신호에 의해 영상신호를 스플리트하여 출력하는 영상신호 스플리트 회로를 제공함에 있다.

본 발명의 또다른 목적은 영상신호를 순차 제어신호의 입력에 의해 순차 저장하고, 랜덤 제어신호의 입력에 응답하여 순차 저장된 영상신호를 스플리트 출력하는 신호변환기를 제공함에 있다.

이하 첨부한 도면을 참조로 본 발명을 상세히 설명한다.

제1도는 본 발명에 따른 회로도로서, 제1, 제2어드레스 출력포트를 가지고 있으며, 수평동기신호의 일주기내에 입력되는 클럭(b)을 카운팅하여 순차 어드레스를 발생함과 동시에 랜덤 어드레스를 발생하고, 상기 발생되는 순차 어드레스와 랜덤 어드레스를 스플리트 제어신호(c)의 입력에 응답하여, 제1, 제2어드레스 출력포트로 교호(交互) 스위칭 출력하는 제어부(20)와, 상기 제어부(20)의 제1, 제2어드레스 출력포트에 각각 접속된 두 개의 메모리를 포함하며, 상기 스플리트 제어신호에 응답하여 입력되는 영상신호(a)를 상기 두 개의 메모리중 하나의 메모리에 순차 기록함과 동시에 또다른 메모리에 순차 기록된 영상신호를 랜덤하게 출력하는 신호변환부(10)로 구성되어 있다.

상기 제1도의 구성중, 상기 제어부(20)는. 수평동기신호(ℓ)의 입력에 비해 초기화되어 상기 수평동기신호(ℓ)의 주기내에 입력되는 클럭(b)을 카운팅하여 순차 어드레스를 발생함과 동시에 상기 입력된 수평동기신호(ℓ)를 소정지연하여 출력하는 순차 어드레스 발생기(21)와, 상기 순차 어드레스 발생기(21)로부터 지연출력된 수평동기신호(Dl)의 응답하여 미리 설정된 랜덤 초기값을 로딩하고, 상기 클럭(b)의 입력에 의해 랜덤하게 변화되는 랜덤 어드레스(d)를 발생하는 랜덤 어드레스 발생기(Psuedo Random Address Generator)(22)와, 상기 발생된 순차 어드레스(e)와 랜덤 어드레스(d)를 각각 입력하며 상기 스플리트 제어신호(c)와 반전된 스플리트 제어신호(h)에 각각 응답하여 서로 다른 어드레스를 상기 제1, 제2어드레스 포트(g), (f)로 각각 선택 출력하는 제1, 제2선택수단(23, 24)로 구성되어 있다.

그리고, 상기 신호변환부(10)은 영상신호(a)를 래치출력하는 제1래치(11)와, 상기 래치(11)의 출력을 각각 입력하며, 상기 제1, 제2어드레스 출력포트(g), (f)로부터 각각 출력되는 어드레스와 스플리트 제어신호(c) 및 반전된 스플리트 제어신호(h)에 응답하여 상기 래치(11)로부터 출력되는 영상신호(a)를 순차 기록하고, 상기 순차 기록된 영상신호를 랜덤 리이드(read)하여 출력하는 제1, 제2메모리(13), (12)와, 상기 제1, 제2메모리(13), (12)의 출력단자에 각각 접속하여 상기 랜덤 출력되는 영상신호를 래치하여 각각 출력하는 제3, 제2래치회로(15), (14)와, 상기 스플리트 제어신호(ℓ)에 응답하여 상기 제3, 제2래치회로(15), (14)의 출력을 선택하여 출력하는 제3선택수단(16)으로 구성되어 있다.

상기 제1도와 같은 구성중 상기 제1, 제2, 제3선택수단(23), (24), (16)은 범용적으로 사용되는 멀티플렉서를 이용할 수 있다.

제2도는 제1도에 도시된 순차 어드레스 발생기(21)와 의사 랜덤 어드레스 발생기(22)의 상세회로도이다. 상기 제2도에 있어서, 상기 순차 어드레스 발생기(21)는 상기 수평동기신호(ℓ)를 소정 시간 지연출력하는 지연기(DL)와, 상기 수평동기신호(ℓ)의 입력에 리세트되며 상기 지연기(DL)의 출력에 응답하여 미리 설정된 초기화값을 로드하고, 상기 수평동기신호(ℓ)의 입력을 카운팅하여 순차 어드레스(e)를 출력하는 직렬 접속된 로드 카운터(C1, C2, C3)로 구성된다. 그리고, 상기 랜덤 어드레스 발생기(22)는 상기 지연기(DL)의 출력을 반전하여 출력하는 인버터(G2)와, 상기 인버터(G2)의 출력에 응답하여 미리 설정된 초기값을 내부의 레지스터에 각각 로딩하여 상기 로딩된 초기값과 직렬 데이터 단자로 입력되는 데이터를 상기 클럭(b)의 입력에 응답하여 시프트 출력하는 직렬 접속된 시프트 레지스터(SR1∼SR3)와, 상기 직렬 접속된 시프트 레지스터(SR1∼SR3)의 출력중 일부를 배타적 논리합하여 상기 초기 직렬 데이터 입력단자로 피이드하는 게이트(G1)로 구성된다.

상기 제2도와 같은 구성중, 로드 카운터(C1, C2, C3) 및 시프트 레지스터(SR1∼SR3)등은 이미 범용적으로 사용되는 TTL로직인 74LS163 및 74LS95등 혹은 이와 동종의 제품을 사용할 수 있다.

제3도는 본 발명의 동작을 설명하기 위한 파형도로서, 제3a도는 입력되는 영상신호(a)의 파형이고, 제3b도는 제3a도에 도시된 영상신호를 스플리트한 파형이다.

상기한 제1도 및 제2도와 같은 구성을 가지는 본 발명은 입력되는 영상신호(a)를, 제1, 제2메모리(13, 12)에 교대로 순차 기록하고, 상기 제1, 제2메모리(13, 12)에 각각 기록된 영상신호를 리이드시에는 랜덤 어드레스로 리이드 출력함으로써 상기 제3도에서와 입력 영상신호를 스플리트하는 것이다. 그리고 상기 메모리를 제어하기 위해 제어신호들을 발생하는 회로를 부가하고 있다.

이하 본 발명에 따른 구체적인 일실시예의 동작을 구체적으로 설명한다.

먼저 제어부(20)의 동작을 설명한다. 클럭입력단자(2)으로 입력되는 클럭(b)은 순차 어드레스 발생기(21)와 의사 랜덤 어드레스 발생기(22)에 각각 입력된다. 그리고, 수평동기신호 입력단자(4)으로 입력되는 수평동기신호(ℓ)는 상기 순차 어드레스 발생기(21)에 공급된다. 상기 순차 어드레스 발생기(21)는 제2도에서와 같이 3개의 로드 카운터(C1∼C3)가 직렬로 접속되어 구성되어 있다. 따라서 상기의 수평동기신호(ℓ)가 입력되면, 상기 직렬 접속된 로드 카운터(C1, C2, C3)들 각각은 리세트 단자(RS)로 입력되는 수평동기신호(ℓ)의 입력에 응답하여 리세트 되어진다. 이때 지연기(DL)는 상기 수평동기신호(ℓ)를 소정 지연하여 지연된 수평동기신호(Dl)을 상기 로드 카운터(C1, C2, C3)의 로드 단자(RD)로 공급한다.

상기한 동작에 의해 상기 로드 카운터(C1, C2, C3)들 각각은 상기 수평동기신호(ℓ)의 입력에 의해 초기 리세트됨과 동시에 로드 데이터 단자(D0∼D11)로 입력되는 초기 설정 데이터들을 각각 내부의 레지스터에 로딩함을 알 수 있다. 이 후 상기 직렬 접속된 로드 카운터(C1, C2, C3)들은 상기 클럭(b)의 입력을 상기 로드된 값으로부터 순차적으로 증가 카운팅하여 순차 어드레스(e)를 출력단자(Q0∼Q11)을 통해 차례로 출력한다. 따라서 상기 순차 어드레스 발생기(21)는 하나의 수평동기신호 기간동안 입력되는 클럭(b)을 카운팅하여 순차 증가되는 순차 어드레스(e)를 발생함을 알 수 있다.

그러므로, 상기 순차 어드레스 발생기(21)는 초기 수평동기신호(ℓ)의 입력에 응답하여 미리 설정된 값 "1000 0000 1101"(십진수로 2817의 값)으로부터 "1111 1111 1111"(십진수로 4096의 값)까지의 값(십진수로 1279의 값)을 순차적으로 증가 카운팅하여 출력함을 알 수 있다. 이를 테이블로 나타내면 제4도의 좌측과 같이 된다.

제4도는 상기 순차 어드레스 발생기(22)에서 발생되는 카운트 값이 "0" 내지 "1279"로 일때의 예를 나타낸 것이다. 즉, 상기 순차 어드레스 발생기(22)가 입력 클럭(b)을 "1280"개 카운팅시의 테이블이다.

한편, 상기 지연기(DL)로부터 지연 출력된 수평동기신호(Dl)는 의사 랜덤 어드레스 발생기(22)의 인버터(G2)로 입력된다. 이때 상기 인버터(G2)는 상기 지연된 수평동기신호(Dl)를 반전하여 직렬 접속된 시프트 레지스터(SR1, SR2, SR3)의 모드 제어단자(M/C)로 출력한다. 상기 시프트 레지스터(SR1, SR2, SR3)들 각각은 상기 모드 제어단자(M/C)로 입력되는 지연된 수평동기신호(Dl)의 입력에 응답하여 데이터 입력단자(P1∼P11)로 입력되는 데이터(all "11")를 내부의 레지스터에 로드(load)한다. 이와같은 로드의 동작은 지연된 수평동기신호(Dl)가 인버터(G2)를 통하여 상기의 모드 제어단자(M/C)로 입력될 때마다 실행된다.

상기와 같이 미리 설정된 초기값을 내부의 레지스터에 로딩한 각각의 시프트 레지스터(SR1∼SR3)들 각각은 입력되는 클럭(b)에 응답하여 초기 로드된 데이터값(1111 1111 1111)을 기초로하여 직렬 데이터 입력단자(Di)의 입력을 시프트 라이트하여 각각의 출력단자(QA∼QL)로 출력한다. 이때 상기 시프트 레지스터(SR3)의 출력단자(QI), (QK)의 출력은 게이트(G1)에 의해 배타적 논리합되어진 논리 "0"이 클럭단자(2)에 접속된 시프트 레지스터(SR1)의 직렬 데이터 입력단자(Di)로 입력됨으로써 상기 시프트 레지스터(SR1, SR2, SR3)들의 출력은 클럭(b)의 입력에 의해 제4도의 우측과 같은 값으로 출력된다.

따라서 상기 의사 랜덤 어드레스 발생기(22)는 수평동기신호의 구간의 주기로 동일한 어드레스를 발생한다. 즉, 직렬로 접속된 시프트 레지스터(SR1∼SR3)들은 모드 제어단자(M/C)로 입력되는 수평동기신호(ℓ)를 기준으로 초기값을 로드시키고, 입력 클럭(b)에 의해 직렬 데이터 입력단자(Di)로 입력되는 데이터에 의해 상기 초기값을 시프트함으로써 수평동기신호의 주기로 동일한 의사 랜덤 어드레스(d)를 발생한다.

상기와 같은 의사 랜덤 어드레스(d)는 순서없이 무작위(의사 랜덤 상태)(즉, 2진수의 크기를 기준으로 순서없이)로 발생됨을 알 수 있고, 전술한 바와같이 발생된 순차 어드레스(e)는 적은 값에서 증가되는 값임을 알 수 있다.

상기와 같은 순차 어드레스(e)는, 제1, 제2선택수단(23, 24)의 단자(A1, A2)로 입력되고, 의사 랜덤 어드레스(d)는 제1, 제2선택수단(23, 24)의 단자(B1, B2)로 입력된다. 이때 상기 제1, 제2선택수단(23, 24)들은 각각의 선택신호단자(SEL1, SEL2)로 입력되는 선택신호의 논리 상태에 따라 상기와 같이 입력되는 두 어드레스중 하나를 서로 배타적으로 선택하여 각각의 출력포트(O1), (O2)로 출력한다.

예컨대, 단자(3)로 입력되는 스플리트 제어신호(c)가 논리 "로우"이면, 제1선택수단(23)는 단자(B1)으로 입력되는 순차 어드레스(e)를 선택하여 제1어드레스 출력포트(g)로 출력한다. 이때 상기 제2선택수단(24)의 선택신호단자(SEL2)로는 인버터(25)에 의해 논리 "하이"로 반전된 스플리트 제어신호(h)가 입력됨으로써 상기 제2선택수단(24)은 "하이"의 제어신호에 응답하여 단자(A2)로 입력되는 의사 랜덤 어드레스(d)를 선택하여 제2어드레스 출력포트(f)로 출력한다. 이와는 반대로, 단자(3)로 입력되는 스플리트 제어신호(c)가 논리 "하이"이면, 제1선택수단(23)은 단자(A1)으로 입력되는 의사 랜덤 어드레스(d)를 선택하여 제1어드레스 출력포트(g)로 출력하고, 제2선택수단(24)은 인버터(25)에 의해 "로우"로 반전된 스플리트 제어신호(h)에 의해 단자(B2)으로 입력되는 순차 어드레스(e)를 선택하여 제2어드레스 출력포트(f)로 출력한다. 따라서 상기 제1, 제2선택수단(23, 24)들은 단자(3)로 입력되는 스플리트 제어신호(c)의 입력에 대응하여 상호 배타적으로 입력되는 어드레스를 선택 출력함을 알 수 있다.

이와같이 상호 배타적으로 출력되는 제1, 제2어드레스포트(g), (f)의 출력은 상기 단자(3)와 인버터(25)의 출력단자에 각각의 리이드/라이트 제어단자에 접속된 제1, 제2메모리(13), (12)의 어드레스 단자(ADDR)로 각각 입력된다.

따라서, 상기 제1선택수단(23)으로부터 순차 어드레스(e), 제2선택수단(24)으로부터의 의사 랜덤 어드레스(d)가 출력되는 상태라면 상기 제1메모리(13)의 리이드/라이트 제어단자로는 "로우"의 신호가 입력되는 상태로 라이트 모드임을 알 수 있고, 상기 제2메모리(13)의 리이드/라이트 제어단자로는 인버터(25)에 의해 반전된 "하이"의 신호가 입력되는 상태로 리이드 모드임을 알 수 있다.

그러므로, 단자(1)로 입력되는 영상신호(a)을 제1래치(11)가 래치하여, 제1, 제2메모리(13, 12)로 각각 출력하는 상태에서 상기 스플리트 제어신호(c)가 논리 "로우"로 입력되면, 상기 제1메모리(13)는 상기 "로우"상태의 스플리트 제어신호(c)에 응답하여 상기 제1선택수단(23)으로부터 출력되는 순차 어드레스(e)에 해당하는 저장영역에 상기 제1래치(11)로부터 출력되는 영상신호(a)를 저장한다. 즉, 제1메모리(13)는 순차적으로 증가되는 순차 어드레스(e)의 입력에 의해 내부의 저장영역에 입력되는 영상신호(a)를 순차적으로 저장한다. 예를들어, 단자(1)로 입력되는 영상신호(a)가 제3a도와 같은 형태로 입력되면 제1메모리(13)의 순차적인 저장영역에는 이의 신호가 그대로 저장되는 것이다.

이때 제2메모리(12)의 리이드/라이트 제어단자와 어드레스 단자(ADDR)로는 인버터(25)에 의해 반전된 "하이"의 신호와 상기 제2선택수단(24)으로부터 출력되는 의사 랜덤 어드레스(d)가 입력된다. 따라서 상기 제2메모리(14)에 제3a도와 같은 형태로 영상신호가 저장되어 있다고 가정하면, 상기 제2메모리(14)는 "로우"상태의 스플리트 제어신호(c)의 입력에 의해 발생되는 의사 랜덤 어드레스(d)에 응답하여 제3a도와 같이 저장된 영상신호(a)를 무작위로 출력함으로써 출력 형태를 살피면 제3b도와 같이 된다.

만약, 전술한 바와는 반대로 스플리트 제어신호(c)의 입력 논리가 "하이"로 입력되면 전술한 바와같이 제1선택수단(23)으로부터는 의사 랜덤 어드레스(d)가 출력되고, 제2선택수단(24)으로부터는 순차 어드레스(e)가 출력된다. 이때 상기 제1메모리(13)의 리이드/라이트 제어단자로는 단자(3)로 입력되는 "하이"의 스플리트 제어신호(c)가 입력되는 상태이므로 리이드 모드로 변경되고, 상기 제2메모리(13)의 리이드/라이트 제어단자로는 인버터(25)에 의해 반전된 "로우"의 신호가 입력되는 상태로 라이트 모드로 변경됨을 알 수 있다.

따라서, 제3a도와 같은 영상신호를 순차적으로 증가되는 저장영역에 저장하고 있는 제1메모리(13)는 리이드 제어신호와 전술한 바와같은 의사 랜덤 어드레스(d)의 입력에 응답하여 저장된 영상신호를 무작위로 리이드하여 출력한다. 즉, 상기 제1메모리(13)는 랜덤하게 입력되는 의사 랜덤 어드레스(d)의 입력에 의해 제3a도와 같이 저장된 영상신호를 제3b도와 같은 형태로 출력한다. 이때 제2메모리(12)는 상기 인버터(25)에 의해 반전된 "로우"상태의 반전된 스플리트 제어신호(h)에 응답하여 상기 제2선택수단(24)의 제2어드레스 출력포트(f)로부터 출력되는 순차 어드레스(e)에 해당하는 저장영역에 상기 제1래치(11)로부터 출력되는 영상신호(a)를 저장한다.

상기와 같은 동작에 의해 상기 제1, 제2메모리(13, 14)들은 스플리트 제어신호(c)의 입력에 대응하여 교대로 라이트 모드와 리이드 모드로 천이되고, 라이트시에는 제1선택수단(23) 혹은 제2선택수단(24)으로부터 출력되는 배타적으로 출력되는 순차 어드레스(e) 혹은 의사 랜덤 어드레스(d)를 입력함으로써 수평동기신호(ℓ)를 하나의 주기로 순차 기록, 랜덤 리이드한다. 따라서 하나의 수평동기신호(ℓ)를 주기로 순차 기록과 랜덤 리이드됨으로써 출력되는 영상신호의 상태는 무작위 상태로 출력됨을 알 수 있다.

상기와 같이 제1, 제2메모리(13, 12)로부터 각각 출력되는 랜덤 영상신호는 제3, 제2래치(15, 14)를 통하여 출력 타이밍 및 파형이 정형된 후 제3선택수단(16)으로 입력된다. 이때 상기 제3선택수단(16)은 스플리트 제어신호(c)에 응답하여 제3, 제4래치(14)의 출력을 교대로 출력한다. 예를들면, 스플리트 제어신호(c)가 "로우"상태이면 상기 제3선택수단(16)은 제2래치(14)의 출력을 선택하여 출력하고, 스플리트 제어신호(c)가 "하이"상태이면 상기 제3선택수단(16)은 제1래치(15)의 출력을 선택하여 출력단자(5)로 출력한다.

상기의 동작에 의해 제3a도와 같은 영상신호(a)을 단자(1)로 입력시킨 경우라면 단자(5)로부터 출력되는 영상신호는 제3b도와 같이 랜덤하게 변환되어 전송된다. 따라서 제3b도와 같이 스플리트된 랜덤 영상신호에 전송도중 노이즈가 유입되더라도 수신측에서 제3b도와 같이 스플리트된 영상신호를 제3a도와 같이 복원하면 제3b도와 같은 랜덤 영상신호에 유입된 노이즈가 복원시 분산되기 때문에 화상에는 악영향을 미치지 못할 정도로 된다.

상술한 바와같이 본 발명은 영상신호를 전송시 영상신호를 랜덤하게 변환하여 전송함으로써 전송되는 랜덤 영상신호에 노이즈가 포함되더라도 랜덤 영상신호를 복원하면 상기 랜덤 영상신호에 포함된 노이즈가 분산됨으로 수신측에서는 노이즈의 영향을 거의 받지 않는 양질의 화질을 얻을 수 있는 이점이 있다.

Claims

영상신호를 전송시에 포함되는 영상신호를 제거하기 위한 회로에 있어서, 수평동기신호단자, 클럭단자와 제1, 제2어드레스 출력포트를 가지고 있으며, 상기 수평동기신호단자로 입력되는 수평동기신호의 주기내에 입력되는 클럭을 카운팅하여 순차적으로 증가되는 순차 어드레스를 발생함과 동시에 무작위한 랜덤 어드레스를 발생하고, 상기 발생되는 순차 어드레스와 랜덤 어드레스를 스플리트 제어신호(c)의 입력에 응답하여 제1, 제2어드레스 출력포트로 교호적으로 선택 출력하는 제어부(20)와, 상기 제어부(20)의 제1, 제2어드레스 출력포트에 각각 접속된 두 개의 메모리를 포함하며, 상기 스플리트 제어신호에 응답하여 입력되는 영상신호를 상기 두 개의 메모리중 하나의 메모리에 순차 기록함과 동시에 또다른 메모리에 순차 기록된 영상신호를 랜덤하게 출력하는 신호변환부(10)로 구성함을 특징으로 하는 영상 데이터 스플리트 회로.
제1항에 있어서, 제어부(20)가, 수평동기신호단자로 입력되는 수평동기신호의 입력에 의해 초기화되어 상기 수평동기신호의 주기내에 입력되는 상기 클럭을 카운팅하여 순차 어드레스를 발생함과 동시에 상기 입력된 수평동기신호를 소정 지연하여 출력하는 순차 어드레스 발생기(21)와, 상기 순차 영상신호 발생기(21)로부터 지연출력된 수평동기신호의 응답하여 미리 설정된 랜덤 초기값을 로딩하고, 상기 클럭의 입력에 의해 랜덤하게 변화되는 랜덤 어드레스를 발생하는 랜덤 어드레스 발생기(22)와, 상기 발생된 순차 어드레스와 랜덤 어드레스를 각각 입력하며 상기 스플리트 제어신호와 반전된 스플리트 제어신호에 각각 응답하여 서로 다른 어드레스를 상기 제1, 제2어드레스포트로 각각 선택 출력하는 제1, 제2선택수단(23, 24)으로 구성함을 특징으로 하는 영상 데이터 스플리트 회로.
제1항에 있어서, 신호변환부(10)가, 영상신호를 래치출력하는 제1래치(11)와, 상기 래치(11)의 출력을 각각 입력하며, 상기 제1, 제2어드레스 출력포트로부터 각각 출력되는 어드레스와 스플리트 제어신호 및 반전된 스플리트 제어신호에 응답하여 상기 래치(11)로부터 출력되는 영상신호를 순차 기록하고, 상기 순차 기록된 영상신호를 랜덤 리이드하여 출력하는 제1, 제2메모리(13), (12)와, 상기 제1, 제2메모리(13), (12)의 출력단자에 각각 접속되어 상기 랜덤 출력되는 영상신호를 래치하여 각각 출력하는 제3, 제2래치회로(15), (14)와, 상기 스플리트 제어신호(ℓ)에 응답하여 상기 제3, 제2래치회로(15), (14)의 출력을 교호적으로 선택하여 출력하는 제3선택수단(16)으로 구성함을 특징으로 하는 영상 데이터 스플리트 회로.