KR20000044785A - 디지탈 텔레비젼의 영상 데이터 다운 필터링 보간 장치 - Google Patents

디지탈 텔레비젼의 영상 데이터 다운 필터링 보간 장치 Download PDF

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Abstract

본 발명은 디지탈 텔레비젼에서 디지탈 영상 데이터를 2:1 다운 필터링하여 보간하는 장치에 관한 것이다. 본 발명의 다운 필터링 보간 장치는 한쌍의 데이터 메모리로 구성된 두개의 메모리 블록과, 매 클럭 주기마다 보간 필터로부터 제공되는 보간 데이터가 각각의 메모리 블록에 선택적으로 저장되게 분배하는 분배 수단과, 매 클럭주기마다 상기 각 메모리 블록으로부터 상기 저장된 영상 데이터를 판독하여 판독된 데이터가 상기 보간 필터로 제공되게 하고, 상기 보간 필터로부터 생성된 보간 데이터가 상기 각각의 메모리 블록에 저장되게 하는 제어수단을 포함한다.
따라서, 영상 데이터를 다운 필터링하여 보간처리하는 디지탈 텔레비젼에서 매 어드레스 주기동안의 클럭 사이클의 매 클럭 주기마다 판독 및 기록 어드레스를 공유하여 데이터 메모리내에 보간 필터에 의해 다운 필터링된 보간 데이터를 저장하게되므로 메모리 자원을 절감할 수 있다.

Description

디지탈 텔레비젼의 영상 데이터 다운 필터링 보간 장치
본 발명은 디지탈 텔레비젼의 신호처리 장치에 관한 것으로, 보다 상세하게는 디지탈 영상 데이터를 다운 샘플링하여 보간처리하는 장치에 관한 것이다.
현대사회의 대표적인 매체중의 하나인 텔레비젼은 디지탈 시대의 도래와 함께 디지탈 기술을 도입하여 발전하고 있으며, 근래에는 고화질 텔레비젼(HDTV)과 같은 디지탈 텔레비젼으로 발전되어 가고 있다. HDTV와 같은 디지탈 텔레비젼은 기존의 아날로그 텔레비젼에 비하여 선명도가 다섯배, 컴팩트 디스크 수준의 음질, 화면의 가로 비율을 늘려 현장감을 최대한 살려줄수 있는 새로운 미디어로써 주목받고 있다.
텔레비젼의 화면의 질은 수신기가 받아들이는 신호에 비례하기 때문에, 스크린을 아무리 크게 만들 수 있다고 하여도 받는 정보의 양이 같다면 화면은 흐릿해져 화질은 더욱 떨어지게 되므로, 더 좋은 화질의 화상을 얻기위해서는 프레임을 형성하는 주사선의 수를 늘려주는 기법을 사용한다. 잘 알려진 바와 같이, 미국의 NTSC 표준은 주사선수가 525개 이고, 유럽의 PAL 및 SECOM 방식은 625 선을 가지고 있는데 반하여, 현재 HDTV와 같은 디지탈 텔레비젼은 기존의 아날로그 텔레비젼의 주사선 수를 2배로 늘려 최소한 5배 더 많은 정보를 제공할 수 있고, 화질을 극적으로 향상시킬 수 있다.
디지탈 텔레비젼에 영상 신호를 디스플레이하기 위해서는 일련의 이미지 "프레임"으로 구성된 이미지 신호를 디지탈 형태로 변화하여 디지탈 텔레비젼으로 전송되어야한다. 그러나 종래의 전송 채널의 사용가능한 주파수 영역은 제한되어 있으므로, 많은 양의 디지탈 데이타를 전송하기 위해서는 전송되는 데이타를 압축하여 그 양을 줄여준다. 이러한 압축 기법 중에서, 확률적 부호화 기법과 시간적, 공간적 압축기법을 결합한 하이브리드 부호화 기법이 가장 효율적인 것으로 알려져 있다. 이러한 부호화 방식을 이용하여 압축된 영상 신호는 수신측으로 전송되어 복호화됨으로써 원하는 영상 신호로서 재생된다.
한편, 디지탈 텔레비젼은 1920 x 1080 라인의 해상도를 가지고 있지만, 복호화된 디지탈 영상 데이터는 640 x 480 또는 704 x 480 라인의 해상도로 인가되기 때문에, 이를 디지탈 텔레비젼의 해상도 1920 x 1080 라인에 맞게 하기위해서는 보간 필터를 이용하여 필요한 영상 데이터를 업 필터링(up filtering) 방식으로 보간하여 생성시켜 주어야한다. 영상 데이터의 보간은 하나의 영상 데이터, 즉 픽셀 데이터를 이용하여 적어도 한 개 이상의 새로운 픽셀 데이터를 생성하는 것으로, 통상적인 보간의 원리는 일련의 화소 데이터간의 중간값을 선택하여 보간된 화소값을 만들어주는 방식이 사용되고 있다. 전형적인 보간 필터 장치는 디지탈 영상 데이터를 수신하여 저장하는 데이터 메모리와 데이터 메모리로부터 판독되는 다수개의 디지탈 영상 데이터, 즉 화소 데이터를 이용하여 필요로하는 중간 화소 데이터를 보간하여 새로운 화소 데이터를 만들어내는 보간 필터로 구성된다. 이때 보간 필터에 의해 보간된 화소 데이터는 새로운 화소 데이터의 보간을 위하여 필터 메모리내에 저장된다.
상술한 바와 반대로, 1920 x 1080 라인의 해상도를 가지고 있는 복호화된 디지탈 영상 데이터를 640 x 480 또는 704 x 480 라인의 해상도로 다운 필터링(down filtering)하여 다운 필터링된 영상 데이터를 디스플레이할 수도 있다. 이것은 고가의 디지탈 텔레비젼을 대처하는 저가의 해상도를 갖는 디지탈 텔레비젼을 제공하는 데 유용하게 사용될 수 있다.
이러한 다운 필터링의 경우, 제어부는 데이터 메모리로부터 영상 데이터를 판독하기 위한 판독 인에이블 신호와 보간 필터에 의해 다운 필터링된 데이터를 저장하기 위한 기록 인에이블 신호를 발생시켜주어야 하며, 데이터 메모리 이외의 별도의 필터링된 데이터를 저장하기 위한 필터 메모리를 필요로하게 된다. 이것은 전체 시스템의 제어가 복잡해지는 원인이 될 수 있으며, 영상 데이터의 저장을 위한 데이터 메모리이외의 필터 메모리를 별도로 사용하므로 메모리가 두배로 사용되어 시스템 메모리 자원의 낭비를 초래하게 된다.
그러므로, 본 발명은 상술한 문제를 해결하고자 안출된 것으로, 디지탈 영상 데이터 다운 필터링 장치에서 메모리 자원을 활용하기 위한 디지탈 영상 데이터 다운 필터링 장치를 제공하는 것을 그 목적으로 한다.
상술한 목적을 달성하기위한 본 발명에 따른 디지탈 영상 데이터의 다운 필터링을 위한 보간 장치는: 매 클럭주기마다 입력되는 영상 데이터를 이용하여 다운 필터링처리를 수행하여 보간 데이터를 생성하는 보간 필터; 병렬로 입력되는 영상 데이터를 일시 저장하는 한쌍의 데이터 메모리로 구성된 두개의 메모리 블록; 매 클럭 주기마다 발생되는 상기 보간 필터로부터 제공된 보간 데이터가 상기 각각의 메모리 블록에 선택적으로 저장되게 분배하는 분배 수단; 매 클럭주기마다 상기 각 메모리 블록으로부터 상기 저장된 영상 데이터를 판독하여 판독된 데이터가 상기 보간 필터로 제공되게 하고, 상기 보간 필터로부터 생성된 보간 데이터가 상기 각각의 메모리 블록에 저장되게 하는 제어수단을 포함하는 것을 특징으로 한다.
도 1a은 본 발명에 따라 구성된 디지탈 텔레비젼의 데이터 다운 필터링 보간 장치의 블록 구성도,
도 1b는 도 1a에 도시된 제어 신호 발생수단의 상세 구성을 예시하는 도면,
도 2는 도 1의 데이터 보간 장치의 동작 타이밍도.
<도면의 주요부분에 대한 부호의 설명>
10 : 메모리 블록 12, 14, 16, 18 : 데이터 메모리
30 : 데이터 래치부 32, 34, 36, 38 : 래치
40 : 보간 필터 50 : 데이터 분배부
100 : 제어부 110 : 제어 신호 생성부
이하 본 발명은 첨부된 도면을 참조하여 다음과 같이 상세히 설명될 것이다.
도 1는 본 발명에 따른 디지탈 텔레비젼의 영상 데이터 다운 필터링 장치의 블록 구성도를 도시한다. 본 발명의 데이터 보간 장치는 2:1 다운 필터링 처리를 수행하는 장치로서, 제 1 메모리 블록(10), 제 2 메모리 블록(20), 데이터 래치부(30), 보간 필터(40), 데이터 분배부(50) 및 제어부(100)를 포함한다.
제 1 및 제 2 메모리 블록(10)은 각기 한쌍의 데이터 메모리(12, 14) 및 (16, 18)로 구성된다. 각각의 데이터 메모리(12, 14, 16, 18)은 도시안된 데이터 재배열 수단으로부터 병렬로 제공되는 n개 디지탈 영상 데이터를 각기 저장한다. 또한 각각의 제 1 및 제 2 메모리 블록(10 및 20)은 하기 설명되는 제어부(100)의 제어하에 도 2a의 시스템 클럭(CLK)의 매 클럭 주기마다 각각의 데이터 메모리(12, 14) 및 (16, 18)로부터 교번적으로 영상 데이터를 보간 필터(40)측으로 출력한다.
데이터 래치부(30)는 다수개의 래치(32, 34, 36, 38)로 구성되며, 각각의 래치(32, 34, 36, 38)는 각기 대응하는 데이터 메모리(12, 14, 16, 18)로부터 메모리 버스(22, 24, 26, 28)를 통하여 전달되는 영상 데이터를 일시 저장하는 기능을 수행한다.
보간 필터(40)는 래치(32, 34, 36, 38)로부터 제공되는 n개의 영상 데이터를 다운 필터링 보간 처리함으로써 보간된 하나의 영상 데이터를 출력한다. 보간 필터(40)가 새로운 보간 데이터를 생성하는 동안 이전에 생성된 보간 데이터는 데이터 분배부(50)로 출력된다.
데이터 분배부(50)는 제어부(100)의 제어하에 메모리 버스(22, 24, 26, 28)가 점유되고 있지않은 시스템 클럭의 격행 클럭 주기마다 보간 필터(40)로부터 출력된 보간 데이터를 메모리 버스(22, 26)상에 선택적으로 실어줌으로써 보간 데이터가 제 1 및 제 2 메모리 블록(10, 20)내 데이터 메모리(12, 16)내에 교번적으로 저장되도록 한다. 이러한 데이터 분배부(50)는 보간 필터(40)와 메모리 블록(10 및 20)사이에 병렬로 연결된 두개의 3-상태 버퍼(52, 54), 인버퍼(56) 및 2-진 카운터(60)를 구비한다.
각각의 3-상태 버퍼(52, 54)는 보간 필터(40)의 출력을 각기 대응하는 버스(22, 26)를 통하여 제 1 및 제 2 메모리 블록(10 및 20)내 데이터 메모리(12, 16)로 선택적으로 전달한다. 2-진 카운터(60)는 시스템 클럭(CLK)을 카운트하여, 2번째 클럭마다 클리어됨으로써, 매 클럭 주기마다 버퍼 인에이블 신호와 버퍼 디스에이블 신호를 출력한다. 2-진 카운터(60)의 출력은 직접 3-상태 버퍼(54)의 제어단자에 연결되고, 인버퍼(56)를 통하여 3-상태 버퍼(52)의 제어단자에 연결된다. 따라서, 2-진 카운터(60)에 의해 3-상태 버퍼(54)가 시스템 클럭(CLK)의 제 1 클럭주기동안 3-상태 버퍼(52)가 인에이블 상태가 되고, 시스템 클럭(CLK)의 제 2 클럭주기동안 3-상태 버퍼(54)가 인에이블되는 방식으로, 두 개의 3-상태 버퍼(52, 54)는 교번적으로 인에이블됨으로써, 보간 필터(40)의 출력이 제 1 및 제 2 메모리 블록(10 및 20)내 데이터 메모리(12 및 16)에 저장되도록 한다.
제어부(100)는 도 2a에 도시된 시스템 클럭(CLK)의 매 클럭 주기마다 제 1 메모리 블록(10)내 각각의 메모리(12, 14)로부터 교번적으로 데이터를 순차적으로 판독하는 어드레스 신호(AD) 및 제 1 판독 인에이블 신호(R0/)를 발생한다. 판독 인에이블 신호(R0/)는 도 1b에 상세히 도시된 제어신호 생성부(110)로 인가된다.
도 1b에 도시된 바와 같이, 제어신호 생성부(110)는 제 1 지연기(112)와 제 2 지연기(114)를 구비한다. 제 1 지연기(112)는 제어부(100)로부터 생성된 제 1 판독 인에이블 신호(R0/)를 1클럭 지연시켜 제 1 메모리블록(10)에 대하여 보간 데이터를 기록하기 위한 제 1 기록 인에이블 신호(W0/)와 제 2 메모리 블록(20)로부터 영상 데이터를 판독하기 위한 제 2 판독 인에이블 신호(R1/)를 각기 출력한다. 제 2 지연기(114)는 제 1 지연기(112)의 출력을 1클럭 지연시켜 제 2 메모리 블록(20)에 대하여 보간 데이터를 기록하기위한 제 2 기록 인에이블 신호(W1/)를 생성한다.
상술한 구성을 갖는 본 발명의 데이터 보간 장치의 동작은 도 2의 타이밍도를 참조하여 다음과 같이 상세히 설명될 것이다. 도 2a는 시스템 클럭(CLK)을 도시하고, 도 2b는 제어부(100)에서 발생되는 어드레스 신호(AD)를 도시하며, 도 2c는 제 1 및 메모리 블록(10 및 20)내 데이터 메모리(12, 14, 16, 18)로부터 출력되어 각기 대응하는 버스(22, 24, 26, 28)에 실리는 데이터를 도시하며, 도 2d 및 2e는 제 1 및 제 2 메모리 블록(10 및 20)에 대한 판독 인에이블 신호(R0/, R1/) 및 기록 인에이블 신호(W0/, W1)를 도시한다.
먼저, 제 1 어드레스 주기동안 제어부(100) 및 제어신호 생성부(110)는 어드레스 신호(A0)와 함께 각각의 제 1 및 제 2 메모리 블록(10) 및 (20)에 대한 판독 인에이블 신호(R0/, R1/) 및 제 1 메모리 블록(10)에 대한 기록 인에이블 신호(W0/)를 발생한다.
제 1 어드레스 주기내 시스템 클럭(CLK)의 제 1 클럭 주기동안 제 1 메모리 블록(10)내 데이터 메모리(12, 14)로부터 데이터(D0, D1)가 판독되며, 판독된 데이터는 버스(22, 24)상에 로딩된 다음, 대응하는 래치(32, 34)에 각기 저장되며, 시스템 클럭(CLK)의 제 2 클럭 주기동안 제 2 메모리 블록(20)내 데이터 메모리(16, 18)로부터 판독된 데이터(D2, D3)가 버스(26, 28)상에 로딩되어 각기 대응하는 래치(36, 38)에 일시 저장된다. 이때, 보간 데이터(F0)는 새로이 다운 필터링된 보간 데이터(F1)를 생성하는 동작을 수행한다.
한편, 제 1 어드레스 주기내 시스템 클럭(CLK)의 제 2 클럭 주기동안 보간 필터(40)로부터 데이터 분배부(50)를 경유하여 버스(22)상에 로딩되어 있는 보간 데이터(F0)가 제어부(100)에 의해 생성된 동일한 어드레스 신호(A0)에 의해 제 1 메모리 블록(10)내 데이터 메모리(12)의 데이터(D0)가 판독된 영역과 동일한 저장영역에 저장한다. 이때, 보간 데이터(F0)가 기록되는 동안 보간 필터(40)에 의해 생성된 보간 데이터(F1)가 데이터 분배기(50)로 출력되며, 데이터 분배기(50)로 제공된 보간 데이터(F1)는 2-진 카운터(60)로부터 제공되는 버퍼 인에이블 신호에 의해 인에이블되는 3-상태 버퍼(54)를 경유하여 버스(26)상에 실리게된다. 또한 보간 필터(40)는 다음번의 보간 데이터(F2)를 생성하는 동작을 수행한다.
그 다음, 제 2 어드레스 주기동안 제어부(100) 및 제어신호 생성부(110)는 어드레스 신호(A1)와 함께 각각의 제 1 및 제 2 메모리 블록(10) 및 (20)에 대한 판독 인에이블 신호(R0/, R1/) 및 기록 인에이블 신호(W0/, W1/)를 발생한다.
제 2 어드레스 주기내 시스템 클럭(CLK)의 제 1 클럭 주기동안 제 1 메모리 블록(10)내 데이터 메모리(12, 14)로부터 데이터(D4, D5)가 판독되어 버스(22, 24)상에 로딩된 다음, 대응하는 래치(32, 34)에 각기 저장되며, 시스템 클럭(CLK)의 제 2 클럭 주기동안 제 2 메모리 블록(20)내 데이터 메모리(16, 18)로부터 판독된 데이터(D6, D7)가 버스(26, 28)상에 로딩되어 각기 대응하는 래치(36, 38)에 일시 저장된다.
한편, 제 2 어드레스 주기내 시스템 클럭(CLK)의 제 1 클럭 주기동안 보간 필터(40)로부터 데이터 분배부(50)를 경유하여 버스(26)상에 로딩되어 있는 보간 데이터(F1)가 제어부(100)의 어드레스 신호(A1)에 의해 제 2 메모리 블록(20)내 데이터 메모리(16)내에 저장된다. 보간 데이터(F1)이 메모리(16)에 기록되는 동안, 보간 필터(40)에 의해 생성된 보간 데이터(F2)가 데이터 분배부(50)로 제공되고, 데이터 분배부(50)에서 3-상태 버퍼(52)는 2진 카운터(60)의 출력을 반전시킨 인에이블 신호에 의해 인에이블되어 보간 데이터(F2)를 버스(22)상에 로드한다. 이후, 보간 필터(40)는 다음번의 보간 데이터(F3)를 생성하는 동작을 수행하고, 생성된 보간 데이터(F3)를 데이터 분배부(50)로 출력한다.
제 2 어드레스 주기내 시스템 클럭(CLK)의 제 2 클럭 주기동안 보간 필터(40)로부터 데이터 분배부(50)를 경유하여 버스(22)상에 로딩되어 있는 보간 데이터(F2)가 제어부(100)의 어드레스 신호(A1)에 의해 제 1 메모리 블록(10)내 데이터 메모리(12)내에 저장된다. 보간 데이터(F2)가 메모리(12)에 저장되는 동안, 보간 필터(40)에 의해 생성된 보간 데이터(F3)가 데이터 분배부(50)로 제공되고, 데이터 분배부(50)에서 3-상태 버퍼(54)는 2진 카운터(60)에 의해 인에이블되어 보간 데이터(F3)를 버스(26)상에 로드한다. 그 동안, 보간 필터(40)는 다음번의 보간 데이터(F4)를 생성하는 동작을 수행하고, 생성된 보간 데이터(F3)를 데이터 분배부(50)로 출력한다.
이후, 제 3 어드레스 주기부터 수행되는 동작은 상술한 바와 동일하게 매 어드레스 주기마다 반복됨으로써 매 클럭주기마다 제 1 및 제 2 메모리 블록(10 및 20)내 각각의 메모리 쌍(12, 14) 및 (16, 18)으로부터 교번적으로 영상 데이터(D8, D9) 및 (D10, D11)가 판독되고, 매 클럭주기마다 다운 필터링된 보간 데이터(F4) 및 (F5)가 제 1 및 제 2 메모리 블록(10 및 20)내 데이터 메모리(12 및 16)에 교번적으로 저장된다. 이와 같이, 제 1 및 제 2 메모리 블록(10 및 20)내 데이터 메모리(12 및 16)에 저장된 보간 데이터는 도시되지않은 비디오 신호 처리부를 통하여 디지탈 텔레비젼의 모니터에 디스플레이된다.
그러므로, 영상 데이터를 다운 필터링하여 보간처리하는 디지탈 텔레비젼에서 매 어드레스 주기동안의 클럭 사이클의 매 클럭 주기마다 판독 및 기록 어드레스를 공유하므로, 어드레스 발생회로의 추가적인 구성이 필요없다. 또한, 데이터 메모리내에 보간 필터에 의해 다운 필터링된 보간 데이터를 저장하게되므로 시스템 구성시 메모리 자원의 절감에 따른 시스템의 효율적인 사용을 기대할 수 있다.

Claims (3)

  1. 디지탈 텔레비젼에서 디지탈 영상 데이터의 다운 필터링을 위한 필터 장치에 있어서,
    매 클럭주기마다 입력되는 영상 데이터를 이용하여 다운 필터링처리를 수행하여 보간 데이터를 생성하는 보간 필터;
    병렬로 입력되는 영상 데이터를 일시 저장하는 한쌍의 데이터 메모리로 구성된 두개의 메모리 블록;
    매 클럭 주기마다 상기 보간 필터로부터 제공된 보간 데이터가 상기 각각의 메모리 블록에 선택적으로 저장되게 분배하는 분배 수단;
    매 클럭주기마다 상기 각 메모리 블록으로부터 상기 저장된 영상 데이터를 판독하여 판독된 데이터가 상기 보간 필터로 제공되게 하고, 상기 보간 필터로부터 생성된 보간 데이터가 상기 각각의 메모리 블록에 저장되게 하는 제어수단을 포함하는 것을 특징으로 하는 디지탈 영상 데이터의 다운 필터링 보간 장치.
  2. 제 1 항에 있어서, 상기 제어 수단은:
    매 클럭 마다 상기 메모리 블록중의 제 1 메모리 블록에 대하여 상기 데이터를 판독하기 위한 제 1 판독 인에이블 신호를 발생하는 수단;
    상기 제 1 판독 인에이블 신호를 1클럭 지연시켜 상기 메모리 블록의 제 1 메모리블록에 대하여 상기 보간 데이터를 기록하기 위한 제 1 기록 인에이블 신호와 상기 제 2 메모리 블록에 대하여 상기 데이터를 판독하기 위한 제 2 판독 인에이블 신호를 각기 출력하는 제 1 지연기;
    상기 제 1 지연기의 출력을 1클럭 지연시켜 상기 제 2 메모리 블록에 대하여 상기 보간 데이터를 기록하기위한 제 2 기록 인에이블 신호를 생성하는 제 2 지연기를 구비하는 것을 특징으로 하는 디지탈 영상 데이터의 다운 필터링 보간 장치.
  3. 제 1 항에 있어서, 상기 데이터 분배 수단은:
    상기 보간 필터의 출력과 상기 제 1 메모리 블록사이에 연결된 제 1의 3-상태 버퍼;
    상기 보간 필터의 출력과 상기 제 2 메모리 블록사이에 연결된 제 2의 3-상태 버퍼;
    상기 제 1의 3-상태 버퍼의 제어 단자에 연결된 인버터;
    매 클럭 주기마다 버퍼 인에이블 신호와 버퍼 디스에이블 신호를 출력하여 상기 인버터와 상기 제 2의 3-상태 버퍼의 제어단자에 제공하는 카운터 수단을 포함하는 것을 특징으로 하는 영상 데이터의 다운 필터링 보간 장치.
KR1019980061285A 1998-12-30 1998-12-30 디지탈 텔레비젼의 영상 데이터 다운 필터링 보간 장치 KR20000044785A (ko)

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