JP2002509377A - Σδ変調器制御式の位相ロックループ回路および関連する方法 - Google Patents

Σδ変調器制御式の位相ロックループ回路および関連する方法

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Abstract

(57)【要約】 望まないトーンを発生しない周波数調整信号（２６）を出力する、ΣΔ変調器制御式の、位相ロックループ（phase-locked-loop）回路（１０）、および関連する方法。ディザ信号（４６）が発生しΣΔ変調器（３８）に供給される。ΣΔ変調器（３８）は、ＰＬＬ回路（１２）の一部をなす分周器（２８）の分周比の制御に使用される分周比制御信号（３６）を形成する。ΣΔ変調器（３８）に与えられるディザ信号（４６）は、ΣΔ変調器（３８）がリミットサイクルに入り繰り返し出力信号を発生する可能性を低減させる。

Description

【発明の詳細な説明】
【０００１】 本発明は、概要としては、例えば無線電話装置の一部を形成するＰＬＬ（位相
ロックループ；phase-locked-loop）のようなＰＬＬ回路に関する。より詳細に は、本発明は、ΣΔ変調器制御式のＰＬＬ回路に関する。ディザ信号（ditherin
g signals）を発生してΣΔ変調器（ΣΔ modulator）に供給する。ΣΔ変調器 は、ディザ信号により決定される分周比制御信号の値を作成する。ディザ信号は
、実際上少なくとも疑似ランダムであり、それをΣΔ変調器に利用することは、
ΣΔ変調器がリミットサイクル（limit cycle）に入りスプリアス（spurious） や反復性の出力信号（repetitive output signals）を発生することを減少させ る。
【０００２】 ΣΔ変調器は、リミットサイクルに入り反復性の出力信号を発生する可能性が
減るため、ＰＬＬ回路を制御するためのこのΣΔ変調器で形成される制御信号は
、ΣΔ変調器制御式ＰＬＬ回路によって形成される周波数調整信号における不要
なトーン（tones）の発生を抑えることになる。
【０００３】 ある実施においては、ΣΔ変調器制御式回路は、周波数シンセサイザを形成す
る。別の実施においては、ΣΔ変調器制御式ＰＬＬ回路は、ＧＭＳＫ（ガウシア
ン・ミニマム・シフト・キーイング；gaussian minimum shift keying）変調信 号のといった変調信号を発生する変調器を形成する。
【０００４】 （発明の背景） 通信システムは、通信チャネルを介して送信局と受信局との間で情報をやりと
りすることができる。無線通信システムは、送信局と受信局との間で情報が伝達
される通信チャネルが電磁スペクトルの一部分に形成される通信システムである
。
【０００５】 無線通信システムに割り当てられるその電磁スペクトルの一部分は通常、帯域
制限されている。すなわち、“帯域（bandwidth）”とよばれる限られたスペク トル部分のみが、特定の無線通信システムの使用に許される。システムで使用す
る全ての無線チャネルは、割り当てられた帯域内に設定される。無線通信システ
ムの容量は、時としてシステムに割り当てられる帯域により制限される。
【０００６】 そのため、無線通信システムの通信容量の最大化を確保するよう、その無線通
信システムに割り当てられる帯域の有効利用が求められる。無線通信システムに
割り当てられる帯域をより有効に利用するための手法によれば、割り当てられた
帯域に設定されるチャネル数を増やすことができる。
【０００７】 技術の進歩により、無線通信システムのために割り当てられる帯域の、より有
効な利用が進んだ。進歩した通信技術による無線通信システムによれば、割り当
てられた帯域内に設定される通信チャネル数の増加の許容が実現され、それによ
りそのシステムの有効な通信容量が増加する。
【０００８】 例えば、ある無線通信システムには、その通信システムの有効容量を増加させ
るためにディジタル変調技術が導入される。無線通信システムにディジタル変調
技術を用いると、そのシステム内で動作する送信局と受信局との間の情報の伝達
のために求められる周波数スペクトルの量が少なく済む。ディジタル変調技術を
用いた場合、単一の搬送波を複数の送信局および受信局間の情報伝送に使用でき
るようにするため、単一の搬送波は複数のチャネルに分割される。
【０００９】 ディジタル変調技術を用いる無線通信システムにおいては、他の変調技術と同
様に、情報は周波数搬送波上に変調され、無線チャネルが規定される搬送波周波
数、もしくはその搬送周波数にほぼ等しい周波数、を中心周波数とする変調信号
を形成する。情報が変調された搬送波は、変調信号がチャネルが規定される搬送
波からドリフトしないことを確保するのに十分な周波数安定特性値を有すること
が必要である。それに反して、情報が変調された搬送波信号が十分な周波数安定
性を有していなければ、送信局により送信された変調信号は、指定チャネルから
のドリフトが発生し、別のチャネルで行われている通信と干渉するかもしれない
。
【００１０】 そこで、情報が変調された搬送波が許容できる周波数安定特性値を有すること
を確実なものとするための試みがなされた。例えば、位相ロックループ（phase-
locked-loop）（ＰＬＬ）回路は、よく送信局の一部を形成する。位相ロックル ープ（ＰＬＬ）回路は一般に、入力基準信号に関連する周波数の出力発振信号を
有する電圧制御発振器（voltage-controlled oscillator）（ＶＣＯ）を含む。 ＶＣＯで発生した出力発振信号に関連する信号は、入力基準周波数と比較される
。これらの信号間の位相差に応じてＶＣＯに電圧が加えられて、出力発振信号の
周波数を上げ、もしくは下げる。
【００１１】 ＰＬＬ回路のフィードバックループには、分周器（frequency divider）が一 般に設けられる。分周器は、整数値で出力発振信号を分割して周波数分割信号を
形成する。この周波数分割信号は、入力基準信号と比較される信号を形成する。
あるＰＬＬ回路においては、分周器は、例えば整数の段階量での設定による出力
発振信号の分割だけしかできない。また、そのＰＬＬ回路は、分周器の分周比で
乗じられた基準周波数に等しい出力周波数としての段階的な周波数の出力発振信
号のセットを発生するにすぎない。
【００１２】 分解能を向上させるため、あるＰＬＬ回路はΣΔ変調器を組み込むことによる
端数ｎ合成（fractional n synthesis）を用いる。出力発振信号を分割する分周
器による分周比は、ΣΔ変調器で発生した信号により決定される。このようなし
くみはΣΔ変調器制御式ＰＬＬ回路とよばれることがある。ΣΔ変調器の使用は
、ＰＬＬの高周波数分解能および広い帯域の両方が許容される点で有利である。
ΣΔ制御式ＰＬＬ回路が形成されると、コストおよび空間ともに有効性が向上す
る。しかも、このようなしくみは連続位相変調信号が発生することを可能にする
。また、チャネルの選択だけでなく、変調による直接およびディジタル制御を、
このようなしくみを組み入れた装置に供給することができる。例えば、米国特許
第５，０５５，８０２号は、ΣΔ変調器を用いる周波数シンセサイザを開示して
いる。
【００１３】 しかしながら、特にΣΔ変調器に加えられる入力信号が一定周波数値であると
き、変調器は、“リミットサイクル（limit cycle）”と呼ばれる状態に入りや すい。その後、分周比制御信号は、その信号自身を繰り返し始める可能性がある
。このような信号がＰＬＬ回路の分周器に加えられると、出力発振信号は不要な
トーンを発生する可能性がある。このようなトーンは、ΣΔ変調器制御式ＰＬＬ
回路が一部を形成する送信局および受信局の動作に悪影響を及ぼす。
【００１４】 ΣΔ変調器の繰り返し動作に起因するトーンの発生に関する問題を解決するた
めに、いくつかの手法が開発されたが、これらの手法はコスト高となり実装は困
難である。例えば、ΣΔ変調器の繰り返し動作により生じた誤差をキャンセルす
るために、ＰＬＬ回路へのアナログ誤差信号のフィードフォワーディング（feed
-forwarding）を施すことがある。ＲＦハードウェアのマッチングには困難と高 コストを伴い、いずれにせよ、この実施で問題を解決するには装置にいくらコス
トをかけられるか見通しがつかない。
【００１５】 したがって、ΣΔ変調器制御式ＰＬＬ回路のΣΔ変調器の、許容できる動作を
より確実にする手法があれば有益であろう。
【００１６】 本発明は、ＰＬＬ回路に関するかかる背景に鑑みてなされたものであり、有益
な改善が導き出された。
【００１７】 （発明の概要） 本発明は、有益なΣΔ変調器制御式ＰＬＬ回路を提供する。ΣΔ変調器制御式
ＰＬＬ回路は、ΣΔ変調器の繰り返し動作を防止する手法による動作を行わせる
ことが可能であり、それによって、ＰＬＬ回路で発生した出力発振信号の一部で
ある不要なトーンの発生を回避する。ΣΔ変調器制御式回路は、入力基準信号に
関連する出力発振信号を発生する。このΣΔ変調器による制御によれば、出力発
振信号は、従来の回路では発生しやすかったトーン信号を発生しない。
【００１８】 本発明の１の観点では、ΣΔ変調器制御式ＰＬＬ回路は、入力基準信号に関す
る搬送周波数信号の安定性をもたらすための周波数シンセサイザを形成する。周
波数シンセサイザで発生する出力発振信号の所望の発振周波数に対応した周波数
入力信号が、ΣΔ変調器に供給される。周波数入力信号に関連する信号は、ディ
ザ信号と加算され、その加算された値はΣΔ変調器の動作中に量子化される。Σ
Δ変調器で発生する出力信号は分周比制御信号を形成し、ＰＬＬ回路の分周器の
分周比の制御に用いられる。ＰＬＬ回路のＶＣＯで発生した出力発振信号は、Ｐ
ＬＬ回路に加えられる入力基準信号およびΣΔ変調器に加えられる周波数入力信
号に関連する。疑似ランダムのディザ信号も、ΣΔ変調器に供給され、入力周波
数信号に関連する信号と加算されるので、ΣΔ変調器がリミットサイクルに入る
可能性が低減される。それによって、ＶＣＯで発生する出力発振信号には不要な
トーンが含まれないことになる。
【００１９】 ディザ信号は、好ましくは量子化の直前に加えられ、ディザ信号から発生する
ディザ雑音および量子化により発生する量子化雑音がΣΔ変調器のノイズシェイ
ピングにより同様に処理される。
【００２０】 本発明の別の観点では、ＩＱ変調器の一部を形成するために周波数シンセサイ
ザが用いられる。ＩＱ変調器は、例えば、セルラー通信システムで動作する無線
送信機の一部を形成するために使用される。ＩＱ変調器は、例えば、セルラー通
信システムの無線基地局に実装される。同様にＩＱ変調器は、セルラー通信シス
テムの移動端末にも実装される。
【００２１】 ＶＣＯにより発生する出力発振信号は、通信システムが変調動作の間、伝達さ
れる情報のＩ成分およびＱ成分が乗った搬送波もしくは別のアップミキシング（
up-mixing）信号を形成する。ΣΔ制御式ＰＬＬ回路の使用の利点は、従来のΣ Δ変調器制御式ＰＬＬ回路に付随する不要なトーンの発生に関する問題がなくな
るところにある。
【００２２】 本発明の別の観点では、ＧＭＳＫ（ガウシアン・ミニマム・シフト・キーイン
グ；gaussian mimimum shift keying）信号のような変調信号を発生する変調器 を提供する。情報信号はΣΔ変調器への入力として供給される。ΣΔ変調器への
適用に先立って、ディザ信号も、ΣΔ変調器に供給され、情報信号と合成される
。ΣΔ変調器で発生する分周比制御信号も、当該情報信号の情報内容を含む。そ
れにより、ＶＣＯは、ΣΔ変調器に供給される情報信号の情報が変調された出力
発振信号がその変調信号を形成するような手法で、調整される。ディザ信号もΣ
Δ変調器で使用されるので、ΣΔ変調器は、リミットサイクルに入り繰り返し出
力を発生することは起こりにくくなる。したがって、ＰＬＬ回路で発生した変調
信号を形成する出力発振信号には、不要なトーンが含まれにくくなる。
【００２３】 本発明の別の観点では、ΣΔ変調器制御式ＰＬＬ回路は、例えばセルラー通信
システム、衛星通信システムその他の無線通信システムといった通信システムで
動作する受信回路のような受信回路の一部を形成する周波数シンセサイザとして
実現される。
【００２４】 したがって、これらの、および別の観点では、装置および関係する方法は、Ｐ
ＬＬ（位相ロックループ；phase-locked-loop）回路の分周器に利用するための 分周比制御信号を発生する。ＰＬＬ回路は、ＶＣＯ出力信号を発生するＶＣＯ（
電圧制御発振器；voltage-controlled oscillator）を有する。このＶＣＯは、 入力基準信号と所望の関係を維持する。また、ＶＣＯ出力信号は、設定された分
周比でＶＣＯ出力信号を分周する分周器を有するフィードバックループに入力さ
れる。分周比制御信号の値は、設定された分周比により決定される。ディザ信号
発生器は少なくとも擬似ランダム値のディザ信号を発生する。さらに、第１の信
号特性を有する周波数入力信号を受信し、また、ディザ信号発生器で発生したデ
ィザ信号を受信するため、ΣΔ変調器のようなノイズ整形器が接続される。ノイ
ズ整形器は、周波数入力信号とディザ信号とに関連する信号とを加算する。ここ
で形成された加算値に応じて、分周比制御信号が発生する。分周比制御信号は、
第２の信号特性を有する分周比制御信号に形成される。
【００２５】 本発明の完全な評価およびその範囲は、簡潔な概要をなす添付図面、以下に示
す本発明の実施形態の詳細な説明、および特許請求の範囲から得られよう。
【００２６】 （詳細な説明） まず、図１を参照して、一般に１０で示される、本発明の実施形態に係るΣΔ
変調器制御式ＰＬＬ回路は、ＰＬＬ回路１２を具備する。ＰＬＬ回路１２は、Ｐ
ＬＬ回路１２を調整するための入力基準信号をライン１４を経由して受信する。
ライン１４からの入力基準信号は、好ましくは定常的な周波数特性を有する。
【００２７】 回路１０がセルラー通信システムの無線基地局の一部をなす場合、例えば、ラ
イン１４から到来する入力基準信号は、無線基地局の動作のために準拠する標準
規格に示される周波数安定度の要求に適合し、またはその要求を上回る周波数安
定特性を有する。同様に、回路１０が移動端末の一部をなす場合には、ライン１
４から供給される入力基準信号も、かかる標準規格に示される周波数安定度の要
求に適合し、またはその要求を上回る周波数安定特性を有する。
【００２８】 ライン１４は、位相検波器（phase detector）１６の第１の入力に接続されて
いる。ライン１８は、位相検波器１６の第２の入力に接続されている。ライン１
８は、矢印２２で示されるフィードバックループの一部を形成する。フィードバ
ックループ２２は、ＶＣＯ２４の出力側に接続されている。また、フィードバッ
クループ２２は、分周器（frequency divider） ２８を含む。図示の如くフィー
ドバックループが接続されると、ＶＣＯ２４より発生する出力発振信号が分周器
２８に与えられる。そして、分周器２８で生成された分周信号（frequency-divi
ded signal）は、位相検波器１６の第２の入力に供給される。
【００２９】 ＰＬＬ回路１２は更に、位相検波器１６とＶＣＯ２４との間にフィルタ（filt
er）３２を具備する。フィルタ３２は、位相検波器１６で生成された信号をフィ
ルタリングすることが可能である。
【００３０】 ＰＬＬ回路１２の動作中、ライン２６に出力された出力発振信号は、ライン１
４に入る入力基準信号と周波数上の関係を維持する。ＶＣＯ２４で生成された出
力発振信号は、分周器２８に供給され、分周器２８で生成された分周信号とライ
ン１４から入力された入力基準信号との位相差が比較される。位相検波器１６は
、与えられた信号間の位相差の代表信号を生成する。フィルタ３２によるフィル
タリングの後、ＶＣＯ２４には、位相検波器１６で検出された位相差の代表電圧
信号が供給される。ＶＣＯ２４の発振周波数は、このような位相差に応じて変化
、すなわち、“ワープ（warped）”する。
【００３１】 それによって、ＶＣＯ２４で生成された出力発振信号は、ライン１４から与え
られる入力基準信号と周波数上の関係を維持するようになる。ＰＬＬ回路１２は
自己調整を行う。すなわち、ＶＣＯ２４で生成された出力発振信号の発振周波数
は、入力基準信号による調整に従いドリフトを始め、信号間の位相差が位相検波
器１６で検出され、そしてＶＣＯ２４は、ＶＣＯ、そこから発生する信号を入力
基準信号と所望の関係に戻るように、ワープする。
【００３２】 分周比（division factor）は、分周器２８がそこに供給される信号を分周す ることで得られる値である。供給された信号を分周する分周器によって分周比で
乗算されたＶＣＯ２４で発生する出力発振信号の周波数は、ライン１４に生成さ
れた入力基準信号の基準周波数に等しい。
【００３３】 供給された信号を分周する分周器２８による分周比は、ΣΔ変調器（ΣΔ mod
ulator）３８でライン３６に生成される分周比制御信号（division-factor cont
rol signal）により決定される。ΣΔ変調器３８は、ライン２６に出力される出
力発振信号の周波数を規定する周波数入力信号を、ライン４２を経由して、入力
として受信する。
【００３４】 ディザ信号発生器（dithering signal generator）４４で発生するディザ信号
（dithering signals）も、ライン４６を経由してΣΔ変調器３８に供給される 。ディザ信号および周波数入力信号に関係する信号は、ΣΔ変調器３８で合成さ
れ、その合成信号は、ΣΔ変調器の動作中に量子化される。
【００３５】 ΣΔ変調器は、供給された周波数入力信号の雑音成分を整形することができる
。すなわち、変調器は、変調器の動作中に生じた量子化雑音の周波数を押し上げ
る。ディザ信号は、変調器で量子化される信号をランダム化するため、周波数入
力信号と合成される。信号のランダム化は、ΣΔ変調器がリミットサイクルに入
り繰り返し出力を発生する可能性を低減させる。変調器３８で発生し、ライン３
６に出力される分周比制御信号を形成する信号は、端数ｎフィルタ合成器信号（
fractional n-filter synthesizer signal）を形成する。このような動作は、Ｖ
ＣＯ２４によってライン２６に出力された出力発振信号の周波数が、多数の選択
周波数値の中からいずれの値をとることを許容する。
【００３６】 図２は、ΣΔ変調器３８をディザ信号発生器４４と共に示している。周波数入
力信号が変調器に与えられるライン４２およびディザ信号発生器４４で発生する
ディザ信号が与えられるライン４６が、再び図示されている。
【００３７】 ここで、ΣΔ変調器３８には、Ｇ（ｚ）およびＨ（ｚ）で表された２つのフィ
ルタ５２および５４を有する単一ループのフィードバック回路が形成されている
。変調器３８は更に、量子化器（quantizer）５６および加算器（summing eleme
nts）５８および６２を具備している。フィルタ５４は、量子化器５６の出力と 加算器５８の入力との間のフィードバック接続されている。ライン４２はフィル
タ５２の入力に接続され、フィルタ５２の出力は加算器５８の入力に接続されて
いる。フィルタ出力は、ライン４２から与えられる周波数入力信号に関係する信
号を生成する。加算器５８で生成された加算値は加算器６２の入力に供給される
。そして、ライン４６は加算器６２の入力に接続されている。加算器は、供給さ
れた値を加算して加算信号を量子化器５６に供給する。量子化器５６で生成され
た量子化値は、ライン３６に生成される分周比制御信号を形成する。
【００３８】 変調器３８の雑音伝達関数（noise transfer function）ＮＴＦおよび信号伝 達関数（signal transfer function）ＳＴＦは、下記の式で定義される。
【００３９】 ＮＴＦ＝λ／（１＋λＨ（ｚ）） ＳＴＦ＝λＧ（ｚ）／（１＋λＨ（ｚ）） ただし、λは量子化ゲインである。
【００４０】 変調器の動作中、フィルタ５２および５４の特性の適正な選択により、フィー
ドバック処理の安定性の要求次第で、所望のノイズシェイピングが効果を奏する
。
【００４１】 特に、ライン４２から与えられた周波数入力信号が一定値のとき、または周波
数入力信号が、信号がサンプルされたレートに関係がある場合、変調器３８は、
図１に示す回路１０の動作が、繰り返し動作（repetitive behavior）を呈する ようになるかもしれない。ディザ信号発生器４４で発生し、変調器３８に供給さ
れるディザ信号は、変調器の量子化雑音のランダム性を増加させる。ディザ信号
発生器で発生するディザ信号の利用は、変調器がリミットサイクルに入り繰り返
し出力（repetitive outputs）が発生する結果、ＰＬＬ回路１２の繰り返し動作
を生じることの可能性を低減させる。
【００４２】 図示の如く、ディザ信号は、量子化器５６での量子化に先立って変調器に与え
られる。ディザ雑音（dithering noise）の伝達関数ＤＮＴＦは、先の式に示し た量子化によって生じた雑音伝達関数ＮＴＦと同じである。すなわち、ＤＮＴＦ
＝ＮＴＦである。したがって、ディザ雑音は、量子化雑音のそれと同じノイズシ
ェイピングを受けることになる。
【００４３】 図３は、２次のΣΔ変調器３８を、再びディザ信号発生器４４と共に示してい
る。変調器は、２つのフィルタ６６および６８を具備する。変調器は、ここでも
量子化器、ここでは量子化器７４、も備える。また、変調器は、３つの加算器７
６、７８、および８２を具備する。この２次変調器は、２つのフィードバック経
路を有し、第１のフィードバック経路には、量子化器７４の出力と加算器７８の
ネガティブ入力との間にＲＯＭ（読み出し専用メモリ；read only memory）テー
ブル（ROM table）８４が設けられている。第２のフィードバック経路は、ＲＯ Ｍテーブル８４と定ゲイン器（constant gain element）８６とから構成されて いる。ＲＯＭは、後述する数学的解析で示されるようなスケーリング（scaling ）の目的に用いられる。別の実施形態においてはこのＲＯＭの機能は必要ではな
く、ＲＯＭを具備することも不要である。
【００４４】 また、ディザ信号発生器４４で発生したディザ信号には、ライン４２に生成さ
れた周波数入力信号の代表信号が加算される。加算は、量子化器、ここでは量子
化器７４、への利用に先立って行われる。このような疑似ランダム値の加算は、
信号のランダム性を増加させる。そして、量子化信号の雑音成分が整形されて、
ライン３６に生成される分周比制御信号を形成する。ディザ信号は量子化器７４
の直前段に加えられる。したがって、ディザ信号に起因するディザ雑音と量子化
器で生じる量子化雑音とは、同様な影響を及ぼす。
【００４５】 図４もまた、ΣΔ変調器３８を、ディザ信号発生器４４と共に示している。こ
こで、変調器３８は３次のフィードフォワード変調器（feed-forward modulator
）である。この図に示される変調器３８は、カスケード変調器（cascaded modul
ator）、あるいはＭＡＳＨ（多段ノイズシェイピング；multi-stage noise shap
ing）変調器とよばれることもある。３次の変調器は、各々３８−１および３８ −２で指示される２つの２次変調部から構成されている。各２次変調部３８−１
および３８−２は、図３に示した実施形態の２次変調器３８の構成に相当する構
成をとる。図３に示した２次変調器３８において既に付した識別符号と共通の識
別符号を付してある。
【００４６】 この３次の変調器３８は更に、２次変調部３８−１および３８−２で生成され
た信号をフィルタリングするフィルタ９２および９４を具備する。フィルタ９２
および９４で作成されたフィルタ信号は、加算器９８の入力に加えられる。そし
て、そこで作成される加算信号は、ライン３６に出力される分周比制御信号を形
成する。
【００４７】 ディザ信号発生器４４は、ライン４６にディザ信号を出力する。ここで、ライ
ン４６は、変調器の構成部分３８−１および３８−２の両方の加算器８２の入力
側に接続されている。
【００４８】 図４に示した変調器３８の線形解析（linear analysis）は、ディザ雑音だけ でなく、変調器の下側部分３８−２からの量子化雑音もキャンセルすることを示
す。したがって、ΣΔ変調器３８が十分にランダム動作を示すかぎり、変調器の
上側部分３８−１の量子化雑音およびディザ雑音だけしか、変調器の雑音の挙動
に影響を及ぼさないことになる。
【００４９】 変調器３８の解析は更に、変調器３８の上側部分３８−１の量子化雑音の雑音
伝達関数ＮＴＦが、次式で定義されることを示す。
【００５０】 ＮＴＳ＝（ｚ−１）３／ｚ３
【００５１】 伝達関数が３次式である場合、３次の変調器で生じる量子化雑音およびディザ
雑音は３次の量で整形される。ディザ信号は、量子化雑音がフィルタリングされ
るのと同様にフィルタリングされる。これによりディザ雑音および量子化雑音は
同様に整形される。
【００５２】 変調器の部分３８−１および３８−２の量子化器７４は、ｍレベル量子化器で
ある。ｍレベル量子化器の例として、５レベル量子化器は、次のように示される
。
【００５３】
【数１】
【００５４】 ただし、αはセット｛１，２，３，．．．｝の成分である。
【００５５】 変調器の部分３８−１および３８−２のＲＯＭテーブル８４は各々、量子化器
によりそこに供給された入力値で乗じられた値αの出力を発生するように用いら
れる。値αは、量子化レベルをスケールするスケーリングファクタを定義する。
他の実施においては、スケーリングは別のやり方で行われ得る。
【００５６】 変調器３８の周波数分解能は、変調器３８への２つの異なる定入力信号により
生じ得る最小の周波数の差である。周波数分解能ｆｒｅｓは、次式で定義される
。
【００５７】 ｆｒｅｓ＝ｆｒｅｆ／α
【００５８】 パラメータαは、可変パラメータである。これにより、変調器３８および変調
器が一部をなすＰＬＬ回路の周波数分解能が制御可能である。
【００５９】 ＧＳＭセルラー通信システムにおいて動作する移動端末は、１３ＭＨｚまたは
その倍数の値のｆｒｅｆが便利よく用いられる。ＧＳＭセルラー通信システムの
シンボルレートにおけるチャネル間隔が、１３ＭＨｚから容易に誘導できること
から、かかるｆｒｅｆの値が有利に用いられる。ＰＬＬ回路１０（図１に示す）
は、ＰＬＬ変調器（例えば、図７に示す）を構成し、βをセット｛１，２，３，
．．．｝の成分とするとき、α＝｛１３ｅ６／２００ｅ３｝×β＝６５βの値に
よって、すべてのＧＳＭチャネルのための変調が発生し得る。
【００６０】 図５は、図１に示したΣΔ変調器制御式ＰＬＬ回路の一部をなすディザ信号発
生器４４を示している。図示の如くディザ信号発生器４４は、３つの疑似ランダ
ム雑音発生器（pseudo-random noise generator）１０２、１０４、および１０ ６と、ＲＯＭ1０８とから構成されている。疑似ランダム雑音発生器１０２、１ ０４、および１０６は各々、ＲＯＭ１０８の記憶域のアドレス指定に用いられる
１ビットの値をライン１１２、１１４、および１１６に出力する。ＲＯＭ１０８
から取得した値は、ライン４６に出力されるディザ信号を形成する。ＲＯＭ１０
８の各記憶域は、複数ビット値で構成される。先に示した図を用いて説明したよ
うに、ディザ信号は、ΣΔ変調器３８に与えられて、その変調器に別に与えられ
る周波数入力信号の代表信号と加算される。
【００６１】 他の実施形態においては、ライン４８に出力されたディザ信号はプリフィルタ
されてΣΔ変調器の別の場所で加算される。カスケードのΣΔ変調器においても
、異なる量子化器に対応するディザ信号が独立のディザ信号発生器により発生さ
せることが可能である。また、多値変調器（multi-level modulator）において は、ディザ信号を各量子化器に加える必要はない。
【００６２】 図６は、本発明の実施形態のＩＱ変調器を示す図であり、一般に１２０で示さ
れる。ＩＱ変調器は、図１に示したΣΔ変調器制御式ＰＬＬ回路１０をその一部
に含んでいる。この実施においては、ＰＬＬ回路１０は、高い周波数安定性のミ
キシング信号（mixing signals）を生成する周波数シンセサイザとして動作する
。ライン４２の回路１０への入力信号は、アップミキシング（up-mixing）の目 的で与えられるアップミキシング信号の周波数に対応する値を有する。
【００６３】 ＩＱ変調器１２０で変調される情報信号は、ライン１２２を介して供給される
。ライン１２２はＤＳＰ（ディジタル信号プロセッサ；digital signal process
or）１２４に接続されている。ＤＳＰ１２４は、そこに与えられた情報信号の同
相（in-phase）（Ｉ）および直交（quadrature-phase）（Ｑ）成分を各々、ライ
ン１２６および１２８に生成することが可能である。ライン１２６はＤ／Ａ（デ
ィジタル−アナログ；digital-to-analog）変換器１３２に接続され、ライン１ ２８はＤ／Ａ変換器１３４に接続されており、このＤ／Ａ変換器でＩおよびＱ成
分がアナログ形式に変換される。
【００６４】 変換器１３２は、ローパスフィルタ（low pass filter）１３８に接続される ライン１３６にアナログ信号を出力する。また、変換器１３４は、ローパスフィ
ルタ（low pass filter）１４２に接続されるライン１４０にアナログ信号を出 力する。フィルタ１３８および１４２は各々、フィルタ信号をライン１４４およ
び１４６に出力する。ライン１４４は乗算器１４８に接続され、ライン１４６は
乗算器１５２に接続されている。
【００６５】 ＰＬＬ回路１０によってライン２６に出力された信号は、乗算器１４８の第２
の入力に与えられる。また、ライン３６に出力された信号は、位相調整器（phas
e adjuster）１５４を介して乗算器１５２の第２の入力に与えられる。位相調整
器は、従来の手法で、そこに与えられた信号の９０°の位相オフセットを発生さ
せる。乗算器１４８および１５２は各々、与えられた信号のＩ成分およびＱ成分
をアップミックス（up-mix）し、ライン１５６および１５８にそのアップミック
スされた信号を出力する。 ライン１５６および１５８は加算器１６２の入力に 接続されている。加算器１６２は、与えられた信号を加算し、合成信号をライン
１６４に出力する。合成信号はその後、増幅されて送信される。
【００６６】 ΣΔ変調器制御式ＰＬＬ回路１０の動作は、不要なトーンを発生させることな
く高い周波数安定特性を有する信号を発生する。それにより、ライン１６４に出
力される信号は、同様に有利な特性を有することになる。周波数の高い分解能が
供給され、高速な周波数ホッピングが許容される。
【００６７】 図７は、本発明の実施形態のＰＬＬ変調器を示す図であり、概ね１７０で示さ
れる。ＰＬＬ変調器１７０は、先に図１に示したΣΔ変調器制御式ＰＬＬ回路１
０をその一部に含んでいる。ＰＬＬ回路１０の構成部分は、図１で既に用いられ
た識別符号により再度指定される。ＰＬＬ変調器１７０は、ライン１７２に生成
された情報信号を変調してライン２６に変調信号を出力することが可能である。
【００６８】 ライン１７２は波形発生器（waveform generator）１７４に接続されている。
波形発生器１７４は、ライン１７２から供給された情報信号の値に応じて、基準
周波数で割られた瞬時周波数値をライン１７６に出力することが可能である。ラ
イン１７６は、加算器１７８の入力に接続されている。加算器１７８は、ライン
１８２にも接続され、ライン１８２に生成されたオフセット周波数信号を受信す
る。加算器１７８はチャネル選択器（channel selector）として機能し、そこで
はライン１８２に生成されたオフセット周波数信号を使用して所望のチャネルオ
フセットを発生させる。
【００６９】 加算信号はライン４２に出力される。ライン４２はΣΔ変調器３８に接続され
、加算信号がそこに与えられる。分周器の分周比は、ライン３６に出力された分
周比制御信号により制御され、ライン１７２に生成された情報信号が変調されて
ライン２６に変調信号が形成される。フィルタ３２の通過帯域は、位相検波器１
６で生成された信号の情報成分を阻止しないよう十分に広くとられる。例えば、
ＧＭＳＫ（ガウシアン・ミニマム・シフト・キーイング；gaussian mimimum shi
ft keying）変調は、ＰＬＬ変調器１７０によって実現が可能である。
【００７０】 図８は、本発明の実施形態の方法を示したものであり、概ね１９０で示される
。ＰＬＬ回路の分周器に利用する分周比制御信号を発生する方法である。
【００７１】 まず、ブロック１９２に示すように、少なくとも疑似ランダム値で作られるデ
ィザ信号が生成される。次に、ブロック１９４に示すように、ディザ信号は周波
数入力信号の代表信号と合成されて合成値を得る。この周波数入力信号は第１の
特性を有している。
【００７２】 そして、ブロック１９６に示すように、合成値が量子化されて量子化値を得る
。この量子化値は第２の特性を有しており、ＰＬＬ回路の分周器に与えられる分
周比制御信号を形成する。
【００７３】 したがって、本発明の実施形態は、不要なトーンを発生しにくい、安定性の高
い信号を生成することが可能なΣΔ変調器制御式ＰＬＬ回路を提供する。ΣΔ変
調器制御式ＰＬＬ回路は例えば、周波数シンセサイザ、あるいはＰＬＬ変調器を
形成するために、実施される。この回路は、安定性の高い信号が要求されるあら
ゆるインプリメンテーションに適用可能であり、また、例えば、セルラー通信シ
ステムの移動端末または無線基地局の、受信用回路または送信用回路の一部の構
成に適用可能である。
【００７４】 以上添付図面を用いて本発明の方法および装置の好適な実施形態について詳細
に説明したが、本発明は開示した実施形態に限定されるものではない。本発明の
範囲は特許請求の範囲によって画定される。
【図面の簡単な説明】
【図１】 本発明の実施形態に係るΣΔ変調器制御式ＰＬＬ回路の機能ブロック図である
。
【図２】 図１に示したΣΔ変調器制御式ＰＬＬ回路の一部であるΣΔ変調器の一例を示
す図である。
【図３】 本発明の実施形態による２次ΣΔ変調器の機能ブロック図である。
【図４】 本発明の別の実施形態による３次ΣΔ変調器の機能ブロック図である。
【図５】 図１に示したΣΔ変調器制御式ＰＬＬ回路の一部をなすディザ信号発生器の機
能ブロック図である。
【図６】 図１に示したΣΔ変調器制御式ＰＬＬ回路の一部をなすＩＱ変調器を示す図で
ある。
【図７】 図１に示したΣΔ変調器制御式ＰＬＬ回路の一部をなす変調器を示す図である
。
【図８】 本発明の実施形態の処理ステップを示すフローチャートである。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年１月２１日（２０００．１．２１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【発明の名称】 ΣΔ変調器制御式の位相ロックループ回路および関連する方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】 本発明は、概要としては、例えば無線電話装置の一部を形成するＰＬＬ（位相
ロックループ；phase-locked-loop）のようなＰＬＬ回路に関する。より詳細に は、本発明は、ΣΔ変調器制御式のＰＬＬ回路に関する。ディザ信号（ditherin
g signals）を発生してΣΔ変調器（ΣΔ modulator）に供給する。ΣΔ変調器 は、ディザ信号により決定される分周比制御信号の値を作成する。ディザ信号は
、実際上少なくとも疑似的にランダムであり、それをΣΔ変調器に利用すること
は、ΣΔ変調器がリミットサイクル（limit cycle）に入りスプリアス（spuriou
s）や反復性の出力信号（repetitive output signals）を発生することを減少さ
せる。
【０００２】 ΣΔ変調器は、リミットサイクルに入り反復性の出力信号を発生する可能性が
減るため、ＰＬＬ回路を制御するためのこのΣΔ変調器で形成される制御信号は
、ΣΔ変調器制御式ＰＬＬ回路によって形成される周波数調整信号における不要
なトーン（tones）の発生を抑えることになる。
【０００３】 ある実施においては、ΣΔ変調器制御式回路は、周波数シンセサイザを形成す
る。別の実施においては、ΣΔ変調器制御式ＰＬＬ回路は、ＧＭＳＫ（ガウシア
ン・ミニマム・シフト・キーイング；gaussian minimum shift keying）変調信 号のといった変調信号を発生する変調器を形成する。
【０００４】 （発明の背景） 通信システムは、通信チャネルを介して送信局と受信局との間で情報をやりと
りすることができる。無線通信システムは、送信局と受信局との間で情報が伝達
される通信チャネルが電磁スペクトルの一部分に形成される通信システムである
。
【０００５】 無線通信システムに割り当てられるその電磁スペクトルの一部分は通常、帯域
制限されている。すなわち、“帯域（bandwidth）”とよばれる限られたスペク トル部分のみが、特定の無線通信システムの使用に許される。システムで使用す
る全ての無線チャネルは、割り当てられた帯域内に設定される。無線通信システ
ムの容量は、時としてシステムに割り当てられる帯域により制限される。
【０００６】 そのため、無線通信システムの通信容量の最大化を確保するよう、その無線通
信システムに割り当てられる帯域の有効利用が求められる。無線通信システムに
割り当てられる帯域をより有効に利用するための手法によれば、割り当てられた
帯域に設定されるチャネル数を増やすことができる。
【０００７】 技術の進歩により、無線通信システムのために割り当てられる帯域の、より有
効な利用が進んだ。進歩した通信技術による無線通信システムによれば、割り当
てられた帯域内に設定される通信チャネル数の増加の許容が実現され、それによ
りそのシステムの有効な通信容量が増加する。
【０００８】 例えば、ある無線通信システムには、その通信システムの有効容量を増加させ
るためにディジタル変調技術が導入される。無線通信システムにディジタル変調
技術を用いると、そのシステム内で動作する送信局と受信局との間の情報の伝達
のために求められる周波数スペクトルの量が少なく済む。ディジタル変調技術を
用いた場合、単一の搬送波を複数の送信局および受信局間の情報伝送に使用でき
るようにするため、単一の搬送波は複数のチャネルに分割される。
【０００９】 ディジタル変調技術を用いる無線通信システムにおいては、他の変調技術と同
様に、情報は周波数搬送波上に変調され、無線チャネルが規定される搬送波周波
数、もしくはその搬送周波数にほぼ等しい周波数、を中心周波数とする変調信号
を形成する。情報が変調された搬送波は、変調信号がチャネルが規定される搬送
波からドリフトしないことを確保するのに十分な周波数安定特性値を有すること
が必要である。それに反して、情報が変調された搬送波信号が十分な周波数安定
性を有していなければ、送信局により送信された変調信号は、指定チャネルから
のドリフトが発生し、別のチャネルで行われている通信と干渉するかもしれない
。
【００１０】 そこで、情報が変調された搬送波が許容できる周波数安定特性値を有すること
を確実なものとするための試みがなされた。例えば、位相ロックループ（phase-
locked-loop）（ＰＬＬ）回路は、よく送信局の一部を形成する。位相ロックル ープ（ＰＬＬ）回路は一般に、入力基準信号に関連する周波数の出力発振信号を
有する電圧制御発振器（voltage-controlled oscillator）（ＶＣＯ）を含む。 ＶＣＯで発生した出力発振信号に関連する信号は、入力基準周波数と比較される
。これらの信号間の位相差に応じてＶＣＯに電圧が加えられて、出力発振信号の
周波数を上げ、もしくは下げる。
【００１１】 ＰＬＬ回路のフィードバックループには、分周器（frequency divider）が一 般に設けられる。分周器は、整数値で出力発振信号を分割して周波数分割信号を
形成する。この周波数分割信号は、入力基準信号と比較される信号を形成する。
あるＰＬＬ回路においては、分周器は、例えば整数の段階量での設定による出力
発振信号の分割だけしかできない。また、そのＰＬＬ回路は、分周器の分周比で
乗じられた基準周波数に等しい出力周波数としての段階的な周波数の出力発振信
号のセットを発生するにすぎない。
【００１２】 分解能を向上させるため、あるＰＬＬ回路はΣΔ変調器を組み込むことによる
端数ｎ合成（fractional n synthesis）を用いる。出力発振信号を分割する分周
器による分周比は、ΣΔ変調器で発生した信号により決定される。このようなし
くみはΣΔ変調器制御式ＰＬＬ回路とよばれることがある。ΣΔ変調器の使用は
、ＰＬＬの高周波数分解能および広い帯域の両方が許容される点で有利である。
ΣΔ制御式ＰＬＬ回路が形成されると、コストおよび空間ともに有効性が向上す
る。しかも、このようなしくみは連続位相変調信号が発生することを可能にする
。また、チャネルの選択だけでなく、変調による直接およびディジタル制御を、
このようなしくみを組み入れた装置に供給することができる。例えば、米国特許
第５，０５５，８０２号は、ΣΔ変調器を用いる周波数シンセサイザを開示して
いる。
【００１３】 しかしながら、特にΣΔ変調器に加えられる入力信号が一定周波数値であると
き、変調器は、“リミットサイクル（limit cycle）”と呼ばれる状態に入りや すい。その後、分周比制御信号は、その信号自身を繰り返し始める可能性がある
。このような信号がＰＬＬ回路の分周器に加えられると、出力発振信号は不要な
トーンを発生する可能性がある。このようなトーンは、ΣΔ変調器制御式ＰＬＬ
回路が一部を形成する送信局および受信局の動作に悪影響を及ぼす。
【００１４】 ΣΔ変調器の繰り返し動作に起因するトーンの発生に関する問題を解決するた
めに、いくつかの手法が開発されたが、これらの手法はコスト高となり実装は困
難である。例えば、ΣΔ変調器の繰り返し動作により生じた誤差をキャンセルす
るために、ＰＬＬ回路へのアナログ誤差信号のフィードフォワーディング（feed
-forwarding）を施すことがある。ＲＦハードウェアのマッチングには困難と高 コストを伴い、いずれにせよ、この実施で問題を解決するには装置にいくらコス
トをかけられるか見通しがつかない。
【００１５】 したがって、ΣΔ変調器制御式ＰＬＬ回路のΣΔ変調器の、許容できる動作を
より確実にする手法があれば有益であろう。
【００１６】 本発明は、ＰＬＬ回路に関するかかる背景に鑑みてなされたものであり、有益
な改善が導き出された。
【００１７】 （発明の概要） 本発明は、有益なΣΔ変調器制御式ＰＬＬ回路を提供する。ΣΔ変調器制御式
ＰＬＬ回路は、ΣΔ変調器の繰り返し動作を防止する手法による動作を行わせる
ことが可能であり、それによって、ＰＬＬ回路で発生した出力発振信号の一部で
ある不要なトーンの発生を回避する。ΣΔ変調器制御式回路は、入力基準信号に
関連する出力発振信号を発生する。このΣΔ変調器による制御によれば、出力発
振信号は、従来の回路では発生しやすかったトーン信号を発生しない。
【００１８】 本発明の１の観点では、ΣΔ変調器制御式ＰＬＬ回路は、入力基準信号に関す
る搬送周波数信号の安定性をもたらすための周波数シンセサイザを形成する。周
波数シンセサイザで発生する出力発振信号の所望の発振周波数に対応した周波数
入力信号が、ΣΔ変調器に供給される。周波数入力信号に関連する信号は、ディ
ザ信号と加算され、その加算された値はΣΔ変調器の動作中に量子化される。Σ
Δ変調器で発生する出力信号は分周比制御信号を形成し、ＰＬＬ回路の分周器の
分周比の制御に用いられる。ＰＬＬ回路のＶＣＯで発生した出力発振信号は、Ｐ
ＬＬ回路に加えられる入力基準信号およびΣΔ変調器に加えられる周波数入力信
号に関連する。疑似ランダムのディザ信号も、ΣΔ変調器に供給され、入力周波
数信号に関連する信号と加算されるので、ΣΔ変調器がリミットサイクルに入る
可能性が低減される。それによって、ＶＣＯで発生する出力発振信号には不要な
トーンが含まれないことになる。
【００１９】 ディザ信号は、好ましくは量子化の直前に加えられ、ディザ信号から発生する
ディザ雑音および量子化により発生する量子化雑音がΣΔ変調器のノイズシェイ
ピングにより同様に処理される。
【００２０】 本発明の別の観点では、ＩＱ変調器の一部を形成するために周波数シンセサイ
ザが用いられる。ＩＱ変調器は、例えば、セルラー通信システムで動作する無線
送信機の一部を形成するために使用される。ＩＱ変調器は、例えば、セルラー通
信システムの無線基地局に実装される。同様にＩＱ変調器は、セルラー通信シス
テムの移動端末にも実装される。
【００２１】 ＶＣＯにより発生する出力発振信号は、通信システムが変調動作の間、伝達さ
れる情報のＩ成分およびＱ成分が乗った搬送波もしくは別のアップミキシング（
up-mixing）信号を形成する。ΣΔ制御式ＰＬＬ回路の使用の利点は、従来のΣ Δ変調器制御式ＰＬＬ回路に付随する不要なトーンの発生に関する問題がなくな
るところにある。
【００２２】 本発明の別の観点では、ＧＭＳＫ（ガウシアン・ミニマム・シフト・キーイン
グ；gaussian mimimum shift keying）信号のような変調信号を発生する変調器 を提供する。情報信号はΣΔ変調器への入力として供給される。ΣΔ変調器への
適用に先立って、ディザ信号も、ΣΔ変調器に供給され、情報信号と合成される
。ΣΔ変調器で発生する分周比制御信号も、当該情報信号の情報内容を含む。そ
れにより、ＶＣＯは、ΣΔ変調器に供給される情報信号の情報が変調された出力
発振信号がその変調信号を形成するような手法で、調整される。ディザ信号もΣ
Δ変調器で使用されるので、ΣΔ変調器は、リミットサイクルに入り繰り返し出
力を発生することは起こりにくくなる。したがって、ＰＬＬ回路で発生した変調
信号を形成する出力発振信号には、不要なトーンが含まれにくくなる。
【００２３】 本発明の別の観点では、ΣΔ変調器制御式ＰＬＬ回路は、例えばセルラー通信
システム、衛星通信システムその他の無線通信システムといった通信システムで
動作する受信回路のような受信回路の一部を形成する周波数シンセサイザとして
実現される。
【００２４】 したがって、これらの、および別の観点では、装置および関係する方法は、Ｐ
ＬＬ（位相ロックループ；phase-locked-loop）回路の分周器に利用するための 分周比制御信号を発生する。ＰＬＬ回路は、ＶＣＯ出力信号を発生するＶＣＯ（
電圧制御発振器；voltage-controlled oscillator）を有する。このＶＣＯは、 入力基準信号と所望の関係を維持する。また、ＶＣＯ出力信号は、設定された分
周比でＶＣＯ出力信号を分周する分周器を有するフィードバックループに入力さ
れる。分周比制御信号の値は、設定された分周比により決定される。ディザ信号
発生器は少なくとも擬似的なランダム値のディザ信号を発生する。さらに、第１
の信号特性を有する周波数入力信号を受信し、また、ディザ信号発生器で発生し
たディザ信号を受信するため、ΣΔ変調器のようなノイズ整形器が接続される。
ノイズ整形器は、周波数入力信号とディザ信号とに関連する信号とを加算する。
ここで形成された加算値に応じて、分周比制御信号が発生する。分周比制御信号
は、第２の信号特性を有する分周比制御信号に形成される。
【００２５】 本発明の完全な評価およびその範囲は、簡潔な概要をなす添付図面、以下に示
す本発明の実施形態の詳細な説明、および特許請求の範囲から得られよう。
【００２６】 （詳細な説明） まず、図１を参照して、一般に１０で示される、本発明の実施形態に係るΣΔ
変調器制御式ＰＬＬ回路は、ＰＬＬ回路１２を具備する。ＰＬＬ回路１２は、Ｐ
ＬＬ回路１２を調整するための入力基準信号をライン１４を経由して受信する。
ライン１４からの入力基準信号は、好ましくは定常的な周波数特性を有する。
【００２７】 回路１０がセルラー通信システムの無線基地局の一部をなす場合、例えば、ラ
イン１４から到来する入力基準信号は、無線基地局の動作のために準拠する標準
規格に示される周波数安定度の要求に適合し、またはその要求を上回る周波数安
定特性を有する。同様に、回路１０が移動端末の一部をなす場合には、ライン１
４から供給される入力基準信号も、かかる標準規格に示される周波数安定度の要
求に適合し、またはその要求を上回る周波数安定特性を有する。
【００２８】 ライン１４は、位相検波器（phase detector）１６の第１の入力に接続されて
いる。ライン１８は、位相検波器１６の第２の入力に接続されている。ライン１
８は、矢印２２で示されるフィードバックループの一部を形成する。フィードバ
ックループ２２は、ＶＣＯ２４の出力側に接続されている。また、フィードバッ
クループ２２は、分周器（frequency divider） ２８を含む。図示の如くフィー
ドバックループが接続されると、ＶＣＯ２４より発生する出力発振信号が分周器
２８に与えられる。そして、分周器２８で生成された分周信号（frequency-divi
ded signal）は、位相検波器１６の第２の入力に供給される。
【００２９】 ＰＬＬ回路１２は更に、位相検波器１６とＶＣＯ２４との間にフィルタ（filt
er）３２を具備する。フィルタ３２は、位相検波器１６で生成された信号をフィ
ルタリングすることが可能である。
【００３０】 ＰＬＬ回路１２の動作中、ライン２６に出力された出力発振信号は、ライン１
４に入る入力基準信号と周波数上の関係を維持する。ＶＣＯ２４で生成された出
力発振信号は、分周器２８に供給され、分周器２８で生成された分周信号とライ
ン１４から入力された入力基準信号との位相差が比較される。位相検波器１６は
、与えられた信号間の位相差の代表信号を生成する。フィルタ３２によるフィル
タリングの後、ＶＣＯ２４には、位相検波器１６で検出された位相差の代表電圧
信号が供給される。ＶＣＯ２４の発振周波数は、このような位相差に応じて変化
、すなわち、“ワープ（warped）”する。
【００３１】 それによって、ＶＣＯ２４で生成された出力発振信号は、ライン１４から与え
られる入力基準信号と周波数上の関係を維持するようになる。ＰＬＬ回路１２は
自己調整を行う。すなわち、ＶＣＯ２４で生成された出力発振信号の発振周波数
は、入力基準信号による調整に従いドリフトを始め、信号間の位相差が位相検波
器１６で検出され、そしてＶＣＯ２４は、ＶＣＯ、そこから発生する信号を入力
基準信号と所望の関係に戻るように、ワープする。
【００３２】 分周比（division factor）は、分周器２８がそこに供給される信号を分周す ることで得られる値である。供給された信号を分周する分周器によって分周比で
乗算されたＶＣＯ２４で発生する出力発振信号の周波数は、ライン１４に生成さ
れた入力基準信号の基準周波数に等しい。
【００３３】 供給された信号を分周する分周器２８による分周比は、ΣΔ変調器（ΣΔ mod
ulator）３８でライン３６に生成される分周比制御信号（division-factor cont
rol signal）により決定される。ΣΔ変調器３８は、ライン２６に出力される出
力発振信号の周波数を規定する周波数入力信号を、ライン４２を経由して、入力
として受信する。
【００３４】 ディザ信号発生器（dithering signal generator）４４で発生するディザ信号
（dithering signals）も、ライン４６を経由してΣΔ変調器３８に供給される 。ディザ信号および周波数入力信号に関係する信号は、ΣΔ変調器３８で合成さ
れ、その合成信号は、ΣΔ変調器の動作中に量子化される。
【００３５】 ΣΔ変調器は、供給された周波数入力信号の雑音成分を整形することができる
。すなわち、変調器は、変調器の動作中に生じた量子化雑音の周波数を押し上げ
る。ディザ信号は、変調器で量子化される信号をランダム化するため、周波数入
力信号と合成される。信号のランダム化は、ΣΔ変調器がリミットサイクルに入
り繰り返し出力を発生する可能性を低減させる。変調器３８で発生し、ライン３
６に出力される分周比制御信号を形成する信号は、端数ｎフィルタ合成器信号（
fractional n-filter synthesizer signal）を形成する。このような動作は、Ｖ
ＣＯ２４によってライン２６に出力された出力発振信号の周波数が、多数の選択
周波数値の中からいずれの値をとることを許容する。
【００３６】 図２は、ΣΔ変調器３８をディザ信号発生器４４と共に示している。周波数入
力信号が変調器に与えられるライン４２およびディザ信号発生器４４で発生する
ディザ信号が与えられるライン４６が、再び図示されている。
【００３７】 ここで、ΣΔ変調器３８には、Ｇ（ｚ）およびＨ（ｚ）で表された２つのフィ
ルタ５２および５４を有する単一ループのフィードバック回路が形成されている
。変調器３８は更に、量子化器（quantizer）５６および加算器（summing eleme
nts）５８および６２を具備している。フィルタ５４は、量子化器５６の出力と 加算器５８の入力との間のフィードバック接続されている。ライン４２はフィル
タ５２の入力に接続され、フィルタ５２の出力は加算器５８の入力に接続されて
いる。フィルタ出力は、ライン４２から与えられる周波数入力信号に関係する信
号を生成する。加算器５８で生成された加算値は加算器６２の入力に供給される
。そして、ライン４６は加算器６２の入力に接続されている。加算器は、供給さ
れた値を加算して加算信号を量子化器５６に供給する。量子化器５６で生成され
た量子化値は、ライン３６に生成される分周比制御信号を形成する。
【００３８】 変調器３８の雑音伝達関数（noise transfer function）ＮＴＦおよび信号伝 達関数（signal transfer function）ＳＴＦは、下記の式で定義される。
【００３９】 ＮＴＦ＝λ／（１＋λＨ（ｚ）） ＳＴＦ＝λＧ（ｚ）／（１＋λＨ（ｚ）） ただし、λは量子化ゲインである。
【００４０】 変調器の動作中、フィルタ５２および５４の特性の適正な選択により、フィー
ドバック処理の安定性の要求次第で、所望のノイズシェイピングが効果を奏する
。
【００４１】 特に、ライン４２から与えられた周波数入力信号が一定値のとき、または周波
数入力信号が、信号がサンプルされたレートに関係がある場合、変調器３８は、
図１に示す回路１０の動作が、繰り返し動作（repetitive behavior）を呈する ようになるかもしれない。ディザ信号発生器４４で発生し、変調器３８に供給さ
れるディザ信号は、変調器の量子化雑音のランダム性を増加させる。ディザ信号
発生器で発生するディザ信号の利用は、変調器がリミットサイクルに入り繰り返
し出力（repetitive outputs）が発生する結果、ＰＬＬ回路１２の繰り返し動作
を生じることの可能性を低減させる。
【００４２】 図示の如く、ディザ信号は、量子化器５６での量子化に先立って変調器に与え
られる。ディザ雑音（dithering noise）の伝達関数ＤＮＴＦは、先の式に示し た量子化によって生じた雑音伝達関数ＮＴＦと同じである。すなわち、ＤＮＴＦ
＝ＮＴＦである。したがって、ディザ雑音は、量子化雑音のそれと同じノイズシ
ェイピングを受けることになる。
【００４３】 図３は、２次のΣΔ変調器３８を、再びディザ信号発生器４４と共に示してい
る。変調器は、２つのフィルタ６６および６８を具備する。変調器は、ここでも
量子化器、ここでは量子化器７４、も備える。また、変調器は、３つの加算器７
６、７８、および８２を具備する。この２次変調器は、２つのフィードバック経
路を有し、第１のフィードバック経路には、量子化器７４の出力と加算器７８の
ネガティブ入力との間にＲＯＭ（読み出し専用メモリ；read only memory）テー
ブル（ROM table）８４が設けられている。第２のフィードバック経路は、ＲＯ Ｍテーブル８４と定ゲイン器（constant gain element）８６とから構成されて いる。ＲＯＭは、後述する数学的解析で示されるようなスケーリング（scaling ）の目的に用いられる。別の実施形態においてはこのＲＯＭの機能は必要ではな
く、ＲＯＭを具備することも不要である。
【００４４】 また、ディザ信号発生器４４で発生したディザ信号には、ライン４２に生成さ
れた周波数入力信号の代表信号が加算される。加算は、量子化器、ここでは量子
化器７４、への利用に先立って行われる。このような疑似ランダム値の加算は、
信号のランダム性を増加させる。そして、量子化信号の雑音成分が整形されて、
ライン３６に生成される分周比制御信号を形成する。ディザ信号は量子化器７４
の直前段に加えられる。したがって、ディザ信号に起因するディザ雑音と量子化
器で生じる量子化雑音とは、同様な影響を及ぼす。
【００４５】 図４もまた、ΣΔ変調器３８を、ディザ信号発生器４４と共に示している。こ
こで、変調器３８は３次のフィードフォワード変調器（feed-forward modulator
）である。この図に示される変調器３８は、カスケード変調器（cascaded modul
ator）、あるいはＭＡＳＨ（多段ノイズシェイピング；multi-stage noise shap
ing）変調器とよばれることもある。３次の変調器は、各々３８−１および３８ −２で指示される２つの２次変調部から構成されている。各２次変調部３８−１
および３８−２は、図３に示した実施形態の２次変調器３８の構成に相当する構
成をとる。図３に示した２次変調器３８において既に付した識別符号と共通の識
別符号を付してある。
【００４６】 この３次の変調器３８は更に、２次変調部３８−１および３８−２で生成され
た信号をフィルタリングするフィルタ９２および９４を具備する。フィルタ９２
および９４で作成されたフィルタ信号は、加算器９８の入力に加えられる。そし
て、そこで作成される加算信号は、ライン３６に出力される分周比制御信号を形
成する。
【００４７】 ディザ信号発生器４４は、ライン４６にディザ信号を出力する。ここで、ライ
ン４６は、変調器の構成部分３８−１および３８−２の両方の加算器８２の入力
側に接続されている。
【００４８】 図４に示した変調器３８の線形解析（linear analysis）は、ディザ雑音だけ でなく、変調器の下側部分３８−２からの量子化雑音もキャンセルすることを示
す。したがって、ΣΔ変調器３８が十分にランダム動作を示すかぎり、変調器の
上側部分３８−１の量子化雑音およびディザ雑音だけしか、変調器の雑音の挙動
に影響を及ぼさないことになる。
【００４９】 変調器３８の解析は更に、変調器３８の上側部分３８−１の量子化雑音の雑音
伝達関数ＮＴＦが、次式で定義されることを示す。
【００５０】 ＮＴＳ＝（ｚ−１）３／ｚ３
【００５１】 伝達関数が３次式である場合、３次の変調器で生じる量子化雑音およびディザ
雑音は３次の量で整形される。ディザ信号は、量子化雑音がフィルタリングされ
るのと同様にフィルタリングされる。これによりディザ雑音および量子化雑音は
同様に整形される。
【００５２】 変調器の部分３８−１および３８−２の量子化器７４は、ｍレベル量子化器で
ある。ｍレベル量子化器の例として、５レベル量子化器は、次のように示される
。
【００５３】
【数１】
【００５４】 ただし、αはセット｛１，２，３，．．．｝の成分である。
【００５５】 変調器の部分３８−１および３８−２のＲＯＭテーブル８４は各々、量子化器
によりそこに供給された入力値で乗じられた値αの出力を発生するように用いら
れる。値αは、量子化レベルをスケールするスケーリングファクタを定義する。
他の実施においては、スケーリングは別のやり方で行われ得る。
【００５６】 変調器３８の周波数分解能は、変調器３８への２つの異なる定入力信号により
生じ得る最小の周波数の差である。周波数分解能ｆｒｅｓは、次式で定義される
。
【００５７】 ｆｒｅｓ＝ｆｒｅｆ／α
【００５８】 パラメータαは、可変パラメータである。これにより、変調器３８および変調
器が一部をなすＰＬＬ回路の周波数分解能が制御可能である。
【００５９】 ＧＳＭセルラー通信システムにおいて動作する移動端末は、１３ＭＨｚまたは
その倍数の値のｆｒｅｆが便利よく用いられる。ＧＳＭセルラー通信システムの
シンボルレートにおけるチャネル間隔が、１３ＭＨｚから容易に誘導できること
から、かかるｆｒｅｆの値が有利に用いられる。ＰＬＬ回路１０（図１に示す）
は、ＰＬＬ変調器（例えば、図７に示す）を構成し、βをセット｛１，２，３，
．．．｝の成分とするとき、α＝｛１３ｅ６／２００ｅ３｝×β＝６５βの値に
よって、すべてのＧＳＭチャネルのための変調が発生し得る。
【００６０】 図５は、図１に示したΣΔ変調器制御式ＰＬＬ回路の一部をなすディザ信号発
生器４４を示している。図示の如くディザ信号発生器４４は、３つの疑似ランダ
ム雑音発生器（pseudo-random noise generator）１０２、１０４、および１０ ６と、ＲＯＭ1０８とから構成されている。疑似ランダム雑音発生器１０２、１ ０４、および１０６は各々、ＲＯＭ１０８の記憶域のアドレス指定に用いられる
１ビットの値をライン１１２、１１４、および１１６に出力する。ＲＯＭ１０８
から取得した値は、ライン４６に出力されるディザ信号を形成する。ＲＯＭ１０
８の各記憶域は、複数ビット値で構成される。先に示した図を用いて説明したよ
うに、ディザ信号は、ΣΔ変調器３８に与えられて、その変調器に別に与えられ
る周波数入力信号の代表信号と加算される。
【００６１】 他の実施形態においては、ライン４８に出力されたディザ信号はプリフィルタ
されてΣΔ変調器の別の場所で加算される。カスケードのΣΔ変調器においても
、異なる量子化器に対応するディザ信号が独立のディザ信号発生器により発生さ
せることが可能である。また、多値変調器（multi-level modulator）において は、ディザ信号を各量子化器に加える必要はない。
【００６２】 図６は、本発明の実施形態のＩＱ変調器を示す図であり、一般に１２０で示さ
れる。ＩＱ変調器は、図１に示したΣΔ変調器制御式ＰＬＬ回路１０をその一部
に含んでいる。この実施においては、ＰＬＬ回路１０は、高い周波数安定性のミ
キシング信号（mixing signals）を生成する周波数シンセサイザとして動作する
。ライン４２の回路１０への入力信号は、アップミキシング（up-mixing）の目 的で与えられるアップミキシング信号の周波数に対応する値を有する。
【００６３】 ＩＱ変調器１２０で変調される情報信号は、ライン１２２を介して供給される
。ライン１２２はＤＳＰ（ディジタル信号プロセッサ；digital signal process
or）１２４に接続されている。ＤＳＰ１２４は、そこに与えられた情報信号の同
相（in-phase）（Ｉ）および直交（quadrature-phase）（Ｑ）成分を各々、ライ
ン１２６および１２８に生成することが可能である。ライン１２６はＤ／Ａ（デ
ィジタル−アナログ；digital-to-analog）変換器１３２に接続され、ライン１ ２８はＤ／Ａ変換器１３４に接続されており、このＤ／Ａ変換器でＩおよびＱ成
分がアナログ形式に変換される。
【００６４】 変換器１３２は、ローパスフィルタ（low pass filter）１３８に接続される ライン１３６にアナログ信号を出力する。また、変換器１３４は、ローパスフィ
ルタ（low pass filter）１４２に接続されるライン１４０にアナログ信号を出 力する。フィルタ１３８および１４２は各々、フィルタ信号をライン１４４およ
び１４６に出力する。ライン１４４は乗算器１４８に接続され、ライン１４６は
乗算器１５２に接続されている。
【００６５】 ＰＬＬ回路１０によってライン２６に出力された信号は、乗算器１４８の第２
の入力に与えられる。また、ライン３６に出力された信号は、位相調整器（phas
e adjuster）１５４を介して乗算器１５２の第２の入力に与えられる。位相調整
器は、従来の手法で、そこに与えられた信号の９０°の位相オフセットを発生さ
せる。乗算器１４８および１５２は各々、与えられた信号のＩ成分およびＱ成分
をアップミックス（up-mix）し、ライン１５６および１５８にそのアップミック
スされた信号を出力する。 ライン１５６および１５８は加算器１６２の入力に 接続されている。加算器１６２は、与えられた信号を加算し、合成信号をライン
１６４に出力する。合成信号はその後、増幅されて送信される。
【００６６】 ΣΔ変調器制御式ＰＬＬ回路１０の動作は、不要なトーンを発生させることな
く高い周波数安定特性を有する信号を発生する。それにより、ライン１６４に出
力される信号は、同様に有利な特性を有することになる。周波数の高い分解能が
供給され、高速な周波数ホッピングが許容される。
【００６７】 図７は、本発明の実施形態のＰＬＬ変調器を示す図であり、概ね１７０で示さ
れる。ＰＬＬ変調器１７０は、先に図１に示したΣΔ変調器制御式ＰＬＬ回路１
０をその一部に含んでいる。ＰＬＬ回路１０の構成部分は、図１で既に用いられ
た識別符号により再度指定される。ＰＬＬ変調器１７０は、ライン１７２に生成
された情報信号を変調してライン２６に変調信号を出力することが可能である。
【００６８】 ライン１７２は波形発生器（waveform generator）１７４に接続されている。
波形発生器１７４は、ライン１７２から供給された情報信号の値に応じて、基準
周波数で割られた瞬時周波数値をライン１７６に出力することが可能である。ラ
イン１７６は、加算器１７８の入力に接続されている。加算器１７８は、ライン
１８２にも接続され、ライン１８２に生成されたオフセット周波数信号を受信す
る。加算器１７８はチャネル選択器（channel selector）として機能し、そこで
はライン１８２に生成されたオフセット周波数信号を使用して所望のチャネルオ
フセットを発生させる。
【００６９】 加算信号はライン４２に出力される。ライン４２はΣΔ変調器３８に接続され
、加算信号がそこに与えられる。分周器の分周比は、ライン３６に出力された分
周比制御信号により制御され、ライン１７２に生成された情報信号が変調されて
ライン２６に変調信号が形成される。フィルタ３２の通過帯域は、位相検波器１
６で生成された信号の情報成分を阻止しないよう十分に広くとられる。例えば、
ＧＭＳＫ（ガウシアン・ミニマム・シフト・キーイング；gaussian mimimum shi
ft keying）変調は、ＰＬＬ変調器１７０によって実現が可能である。
【００７０】 図８は、本発明の実施形態の方法を示したものであり、概ね１９０で示される
。ＰＬＬ回路の分周器に利用する分周比制御信号を発生する方法である。
【００７１】 まず、ブロック１９２に示すように、少なくとも疑似的なランダム値で作られ
るディザ信号が生成される。次に、ブロック１９４に示すように、ディザ信号は
周波数入力信号の代表信号と合成されて合成値を得る。この周波数入力信号は第
１の特性を有している。
【００７２】 そして、ブロック１９６に示すように、合成値が量子化されて量子化値を得る
。この量子化値は第２の特性を有しており、ＰＬＬ回路の分周器に与えられる分
周比制御信号を形成する。
【００７３】 したがって、本発明の実施形態は、不要なトーンを発生しにくい、安定性の高
い信号を生成することが可能なΣΔ変調器制御式ＰＬＬ回路を提供する。ΣΔ変
調器制御式ＰＬＬ回路は例えば、周波数シンセサイザ、あるいはＰＬＬ変調器を
形成するために、実施される。この回路は、安定性の高い信号が要求されるあら
ゆるインプリメンテーションに適用可能であり、また、例えば、セルラー通信シ
ステムの移動端末または無線基地局の、受信用回路または送信用回路の一部の構
成に適用可能である。
【００７４】 以上添付図面を用いて本発明の方法および装置の好適な実施形態について詳細
に説明したが、本発明は開示した実施形態に限定されるものではない。本発明の
範囲は特許請求の範囲によって画定される。
【図面の簡単な説明】
【図１】 本発明の実施形態に係るΣΔ変調器制御式ＰＬＬ回路の機能ブロック図である
。
【図２】 図１に示したΣΔ変調器制御式ＰＬＬ回路の一部であるΣΔ変調器の一例を示
す図である。
【図３】 本発明の実施形態による２次ΣΔ変調器の機能ブロック図である。
【図４】 本発明の別の実施形態による３次ΣΔ変調器の機能ブロック図である。
【図５】 図１に示したΣΔ変調器制御式ＰＬＬ回路の一部をなすディザ信号発生器の機
能ブロック図である。
【図６】 図１に示したΣΔ変調器制御式ＰＬＬ回路の一部をなすＩＱ変調器を示す図で
ある。
【図７】 図１に示したΣΔ変調器制御式ＰＬＬ回路の一部をなす変調器を示す図である
。
【図８】 本発明の実施形態の処理ステップを示すフローチャートである。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ， ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，Ｄ Ｋ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ， ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，Ｌ Ｔ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ， ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，Ｕ Ａ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 ＶＣＯ（電圧制御発振器；voltage-controlled oscillator ）出力信号を発生するＶＣＯを有するＰＬＬ（位相ロックループ；phase-locked
    -loop）回路であって、該ＶＣＯは入力基準信号により調整され、該ＶＣＯ出力 信号は、設定される分周比によって該ＶＣＯ出力信号を分周するための分周器を
    有するフィードバックループに接続されるＰＬＬ回路における、前記分周器に使
    用する分周比制御信号（該分周比制御信号の値は前記設定される分周比を決定づ
    ける）を発生する装置であって、 少なくとも擬似ランダム値の信号を発生するディザ信号発生器と、 第１の信号特性を有する周波数入力信号系列を受信し、および前記ディザ信号
    発生器で発生したディザ信号を受信するために接続される雑音整形器であって、
    そこで形成された加算値に応じて、第２の信号特性を有する分周比制御信号を発
    生する雑音整形器と、 を備えることを特徴とする装置。
  2. 【請求項２】 前記ディザ信号発生器は、 入力された複数の値を記憶するための記憶域を有するメモリ装置であって、該
    記憶域は少なくとも擬似ランダム手法によりアクセスされ、該複数の値は少なく
    とも前記ディザ信号の一部を形成する擬似ランダム信号を発生する前記擬似ラン
    ダム手法によりアクセスされる該記憶域に記憶されるメモリ装置を備えることを
    特徴とする請求項１に記載の装置。
  3. 【請求項３】 前記ディザ信号発生器は、 前記メモリ装置の前記記憶域のアドレス指定に使用される擬似ランダム雑音値
    を発生する少なくとも１の擬似ランダム雑音発生器を、更に備えることを特徴と
    する請求項２に記載の装置。
  4. 【請求項４】 前記少なくとも１の擬似ランダム雑音発生器は、 第１の擬似ランダムビットを発生する第１の擬似ランダム雑音発生器と、 第２の擬似ランダムビットを発生する第２の擬似ランダム雑音発生器と、 第３の擬似ランダムビットを発生する第３の擬似ランダム雑音発生器と、 を備え、 第１の擬似ランダムビットと、第２の擬似ランダムビットと、第３の擬似ラン
    ダムビットとで各ビットを構成する３ビットの組み合わせが、前記メモリ装置の
    記憶域のアドレス指定に使用される前記擬似ランダム雑音値を形成することを特
    徴とする請求項３に記載の装置。
  5. 【請求項５】 前記雑音整形器は、ΣΔ変調器からなることを特徴とする請
    求項１に記載の装置。
  6. 【請求項６】 前記ΣΔ変調器は、量子化器を備え、該量子化器への入力の
    前段で前記周波数入力信号と前記ディザ信号とが加算されることを特徴とする請
    求項５に記載の装置。
  7. 【請求項７】 前記ΣΔ変調器は、高次ΣΔ変調器からなることを特徴とす
    る請求項５に記載の装置。
  8. 【請求項８】 前記ΣΔ変調器は、 第１の２次ΣΔ変調器と第２の２次ΔΣ変調器とが従属接続されて構成される
    ３次フィードフォワードΣΔ変調器からなることを特徴とする請求項７に記載の
    装置。
  9. 【請求項９】 前記第１の２次ΣΔ変調器は、第１の量子化器を備え、前記
    第２の２次ΔΣ変調器は、第２の量子化器を備え、ディザ信号は、該第１および
    第２の量子化器の各々への入力の前段で、前記第１および第２の２次ΣΔ変調器
    の各々の周波数入力信号と加算されることを特徴とする請求項８に記載の装置。
  10. 【請求項１０】 前記雑音整形器と前記ディザ信号発生器とに接続されるク
    ロック信号発生器を更に備え、 該クロック信号発生器は、クロック信号を発生し、 前記雑音整形器および前記ディザ信号発生器は、該クロック信号の個々のクロ
    ックパルスの検出に応じて動作することが可能であることを特徴とする請求項１
    に記載の装置。
  11. 【請求項１１】 前記雑音整形器に接続されるクロック信号発生器を更に備
    え、 該クロック信号発生器は、クロック信号を発生し、 前記雑音整形器は、設定された該クロック信号のクロックパルスの検出に応じ
    て信号整形動作を行うことが可能であることを特徴とする請求項１に記載の装置
    。
  12. 【請求項１２】 前記ディザ信号発生器に接続されるクロック信号発生器を
    更に備え、 該クロック信号発生器は、クロック信号を発生し、 前記ディザ信号発生器は、設定された該クロック信号のクロックパルスの検出
    に応じてディザ信号を発生することが可能であることを特徴とする請求項１に記
    載の装置。
  13. 【請求項１３】 前記ＶＣＯをロックするための前記入力基準信号は、第１
    の周波数特性を有して発生し、前記クロック信号発生器で発生した前記クロック
    信号は、該第１の周波数特性にほぼ一致する特性を有するクロック信号であるこ
    とを特徴とする請求項１２に記載の装置。
  14. 【請求項１４】 前記雑音整形器に入力される前記周波数入力信号は、設定
    された搬送波周波数を規定する信号であることを特徴とする請求項１に記載の装
    置。
  15. 【請求項１５】 前記雑音整形器に入力される前記周波数入力信号は、情報
    信号を規定する信号であることを特徴とする請求項１に記載の装置。
  16. 【請求項１６】 分周比制御信号を発生する分周比制御信号発生回路（該分
    周比制御信号の値は、分周器に与えられ、該分周器の分周比を決定づける）であ
    って、 少なくとも疑似ランダム値のディザ信号を発生するディザ信号発生器と、 第１の信号特性を有する周波数入力信号を受信し、および前記ディザ信号発生
    器で発生した前記ディザ信号を受信するために接続される雑音整形器であって、
    前記ディザ信号と前記周波数入力信号とに応じて、第２の信号特性を有する分周
    比制御系列からなる分周比制御信号を発生する雑音整形器と、 を備えることを特徴とする分周比制御信号発生回路。
  17. 【請求項１７】 ＰＬＬ（位相ロックループ；phase-locked-loop）回路の 分周器に入力される分周比制御信号を発生する方法であって、 少なくとも疑似ランダム値からなるディザ信号を発生するディザ信号発生工程
    と、 合成信号を生成するために、前記ディザ信号発生工程で発生したディザ信号と
    、第１の特性を有する周波数入力信号とを合成する合成工程と、 第２の特性を有し、かつ、前記分周比制御信号を形成する量子化信号を生成す
    るために、前記合成工程で生成された合成信号を量子化する量子化工程と、 を有することを備える方法。
  18. 【請求項１８】 前記合成工程および前記量子化工程では共に、少なくとも
    前記周波数入力信号の一部の雑音成分を整形することを特徴とする請求項１７に
    記載の方法。
  19. 【請求項１９】 ＶＣＯ（電圧制御発振器；voltage-controlled oscillato
    r）出力信号を発生し、入力基準信号を受信するために接続されるＰＬＬ（位相 ロックループ；phase-locked-loop）回路の一部をなすＶＣＯの調整動作の方法 であって、 フィードバックループ内の分周器を前記ＶＣＯに接続する接続工程と、 少なくとも周波数入力信号とディザ系列との加算信号の雑音成分を所望の特性
    に整形することを可能とするΣΔ変調器において、分周比制御信号を発生する分
    周比制御信号発生工程と、 前記接続工程で接続された前記分周器に、前記分周比制御信号（該分周比制御
    信号の値は、供給されるフィードバック信号を分周する分周器のための分周比を
    決定する）を与える工程と、 分周信号を形成するために、前記分周比で前記フィードバック信号を分周する
    工程と、 該分周された信号と前記入力基準信号との位相差を検出する位相検波工程と、 前記位相検波工程で検出された位相差に応じて前記ＶＣＯの発振を調整する発
    振調整工程と、 を有することを特徴とする方法。
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