KR20010015841A - Σδ변조기-제어 위상동기루프 회로 및 관련 방법 - Google Patents

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Abstract

ΣΔ변조기-제어, 위상동기루프 회로(10)와 관련 방법은, 원치 않은 톤을 보이지 않는 주파수-조정된 신호(26)를 발생한다. 디더링신호(46)가 발생되어 ΣΔ변조기(38)에 제공된다. ΣΔ변조기(38)는 PLL회로(12)의 일부를 형성하는 분주기 (28)의 분주-인수를 제어하는데 사용하는 분주-인수 제어신호(36)를 형성한다. ΣΔ변조기(38)에 인가된 디더링신호(46)들은, ΣΔ변조기(38)가 제한 싸이클을 도입하여 반복적인 출력신호를 발생할 공산을 감소시킨다.

Description

ΣΔ변조기-제어 위상동기루프 회로 및 관련 방법{ΣΔMODULATOR-CONTROLLED PHASE-LOCKED-LOOP CIRCUIT AND ASSOCIATED METHOD}
통신시스템은 통신채널을 통해 송신국과 수신국 간에 정보를 통신하도록 작동할 수 있다. 무선통신시스템은 송신국과 수신국 간의 정보를 통신시키는 통신채널이 전자기 스펙트럼의 일부에 형성되는, 통신시스템이다. 셀룰러 통신시스템은 예컨대, 다수-사용자, 무선통신시스템이다.
무선통신시스템에 할당된 전자기 스펙트럼부의 부분들은 전형적으로 대역이 제한된다. 즉, "대역(bandwidth)"으로 부르는, 한정된 스펙트럼부만을 소정의 무선통신시스템이 사용할 수 있게 된다. 상기 시스템에서 사용할 수 있는 무선채널 모두는 할당된 대역폭 내에 한정되어야만 한다. 때때로, 무선통신시스템의 용량은 시스템에 할당된 대역폭으로 제한된다.
따라서, 무선통신시스템의 통신용량이 극대화 되도록, 무선통신시스템에 할당된 대역폭의 효율적인 사용이 필요하다. 무선통신시스템에 할당된 대역폭을 보다 효율적으로 사용할 수 있게 하는 방식은, 할당된 대역폭 내에 규정되는 채널들의 숫자를 보다 크게 만든다.
기술진보는 무선통신시스템에 할당된 대역폭의 보다 효율적인 사용을 촉진하였다. 진보된 통신기술들이 구현된 무선통신시스템들은, 할당된 대역폭 내에 규정되게 되는 통신채널들의 숫자를 증가시켜, 시스템의 효율적인 통신용량을 증가시켰다.
예컨대, 몇몇 무선통신시스템에서, 디지탈 변조기술을 구현하여, 통신시스템의 유효 용량을 증가시켰다. 무선통신시스템에 디지탈 변조기술을 사용하면, 통신시스템에서 작동하는 송신국과 수신국 간에 정보 통신을 위해, 경감된 량의 주파수 스펙트럼이 필요하다. 디지탈 변조기술을 사용하면, 단일 반송파가 다수의 채널들로 분할되어, 다수의 송신국과 수신국 간에 정보를 전송하는데 단일 반송파를 사용할 수 있다.
다른 변조기술들 뿐만 아니라 디지탈 변조기술을 사용하는 무선통신시스템에서, 정보는, 무선채널이 규정되는 반송주파수에 또는 그 위에 중심이 있는 변조신호를 형성하는 주파수의 반송파에 변조된다. 정보가 변조되는 반송파는, 채널이 규정되는 반송파에서부터 변조신호가 드리프트되지 않도록 주파수 안정특성을 가져야만 한다. 그렇지 않고, 만일 정보가 변조되는 반송파신호가 적절한 주파수 안정성이 없다면, 송신국이 송신한 변조신호는 지정된 채널에서부터 드리프트되어, 다른 채널 상의 진행중인 통신을 간섭하게 된다.
따라서, 정보가 변조되는 반송파가 조건에 맞는 주파수 안정특성을 가지도록 하기 위한 시도들이 있었다. 예컨대, 종종, 위상동기루프(Phase-locked-loop; PLL)회로들이 송신국의 일부분을 형성한다. 위상동기루프(PLL)회로는 전형적으로, 입력 기준신호에 관련되는 주파수의 출력 발진신호를 가지는 전압-제어(voltage-controlled; VCO) 발진기를 포함한다. VCO가 생성한 출력 발진신호에 관련된 신호는 입력 기준주파수와 비교한다. 이러한 신호들 간의 위상차에 응해, VCO에 전압이 인가되어 출력 발진신호의 주파수를 증가시키거나 또는 감소시킨다.
분주기(分周器)(frequency divider)는 전형적으로 PLL회로의 피드백 루프에 위치한다. 분주기는 출력발진신호를 정수값으로 분주하여, 분주(a frequency - divide) 신호를 형성한다. 상기 분주신호는 입력 기준신호와 비교하는 신호를 형성한다. 몇몇 PLL회로들에서, 분주기는 설정된, 단계적인 량(set, stepped amount), 예컨대 정수량으로 출력 발진소를 분주할 수만 있다. 그리고, 출력주파수가 분주기의 분주인수(the division factor)로 승산된 기준주파수와 동일하기 때문에, PLL회로는 단지, 설정된, 단계적인 주파수의 출력 발진신호만을 생성할 수 있다. 따라서, 출력 발진신호의 해상도(resolution)는 제한된다.
해상도를 개선하기 위해서, 몇몇 PLL회로들은 ΣΔ변조기를 포함함으로써 분수 n 합성(fractional n synthesis)을 사용한다. 분주기가 출력 발진신호를 분주하는 분주인수는 ΣΔ변조기가 생성한 신호로 결정된다. 이러한 구성은 때때로, ΣΔ- 제어 PLL회로라 부른다. ΣΔ변조기의 사용은 이점이 있어서, PLL의 고주파수 해상도와 높은 대역폭이 이루어진다. ΣΔ- 제어 PLL회로를 형성하면, 비용과 공간 효율성이 제공된다. 또한 이러한 구성은, 지속적인 위상 변조신호들을 생성할 수 있도록 한다. 그리고, 이러한 구성이 실시되는 장치에, 채널 선택뿐만 아니라, 변조에 대한 직접 및 디지탈제어가 제공될 수 있다. 예컨대, 미합중국특허 제5, 055,802호는 ΣΔ변조기를 사용하는 주파수 신시사이저(synthesizer)를 기술하고 있다.
그러나, ΣΔ변조기에 인가된 입력신호가 일정한 주파수값이면, 변조기는 "제한-싸이클"로 부르는 것을 입력할 수 있다. 그러면, 분주인수 제어신호는 스스로 반복을 시작하게 된다. 이러한 신호가 PLL회로의 분주기에 인가되면, 출력 발진신호는 원치 않은 톤을 나타내게 된다. 이러한 톤들은, ΣΔ변조기-제어 PLL회로가 일부분을 형성하는 송신 또는 수신국의 작동에 악영향을 미친다.
ΣΔ변조기의 반복 습성(repetitive behavior)에 의해 야기된 톤의 생성과 관련된 문제점들을 감소시키기 위한 몇몇 방법들이 개발되었지만, 이러한 방법들은 구현하는데 비용이 들고 또한 구현하기 어렵다. 예컨대, ΣΔ변조기의 반복 습성에 의해 야기된 에러를 상쇄하기 위해 PLL에 아날로그 에러신호의 피드-포워딩(feed - forwarding)이 때때로 제공된다. RF하드웨어의 매칭(정합)이 필요하기 때문에 어려움이 나타나고 또한 비용이 비싸지며, 결국에는 부품값의 불확실성이 상기 해결책의 성공적인 구현을 제한하게 된다.
따라서, ΣΔ변조기-제어 PLLL회로의 ΣΔ변조기의 기준에 맞는 동작을 보장하는 방법이 좋을 수 있다.
이 발명의 배경에 비추어 보아, 본 발명의 현저한 개선이 끌어내는 것은, PLL회로에 관련된 정보이다.
본 발명은 무선전화장치의 일부를 구성하는 PLL과 같은, PLL(phase-locked-loop)회로에 관한 것이다.특히, 본 발명은 ΣΔ변조기-제어(modulator-controlled) PLL회로에 관한 것이다. 디더링(Dithering)신호들을 발생하여 ΣΔ변조기에 제공한다. ΣΔ변조기는 디더링 신호에 의해 부분적으로 결정된 값들의 분할-인자(a division-factor) 제어신호를 형성한다. 디더링 신호는 적어도, 본질적으로 무작위이고, 또한 ΣΔ변조기에 이의 적용은, ΣΔ변조기가 제한 싸이클(a limit cycle)을 입력하고 또한 반복적인 의사(spurious) 출력신호를 생성할 공산을 감소시킨다.
ΣΔ변조기가 제한 싸이클을 도입하여 반복적인 출력신호를 덜 생성하기 때문에, PLL을 제어하기 위해 변조기에서부터 형성된 제어신호들은 ΣΔ변조기-제어 PLL회로에 의해 형성된 주파수-조절(a frequency-regulated) 신호에 원치 않은 톤(tone)들의 발생을 일으킬 가망이 없다.
한 구현에서, ΣΔ변조기-제어 회로는 주파수 합성기를 형성한다. 다른 구현에서, ΣΔ변조기-제어 PLL 회로는 GMSK(gaussian minimum shift keyin; 가우스 최소 편이 변조)-변조된 신호와 같은, 변조신호를 생성하는 변조기를 형성한다.
도 1은 본 발명 실시예의 ΣΔ변조기-제어 PLL회로의 기능 블록도.
도 2는 예시적인 ΣΔ변조기를 보여주는, 도 1에 도시된 ΣΔ변조기-제어 PLL회로의 일부를 설명하는 도면.
도 3은 본 발명 실시예에 따른 2차 ΣΔ변조기를 보여주는, 도 2에 도시된 것과 유사한, 기능 블록도.
도 4는 본 발명의 다른 실시예에 따른 3차 ΣΔ변조기를 보여주는, 도 2에 도시된 것과 유사한 기능 블록도.
도 5는 도 1에 도시된 ΣΔ변조기-제어 PLL회로의 일부를 형성하는, 디더링신호 발생기의 기능 블록도.
도 6은 도 1에 도시된 ΣΔ변조기-제어 PLL회로가 일부를 형성하고 있는, IQ변조기를 설명하는 도면.
도 7은 도 1에 도시된 ΣΔ변조기-제어 PLL회로가 일부를 형성하고 있는, 변조기를 설명하는 도면.
도 8은 본 발명 실시예의 방법단계를 나열한 방법 흐름도.
따라서, 본 발명의 목적은 ΣΔ변조기 제어 PLL회로를 제공하는 것이다. ΣΔ변조기-제어 PLL회로는, ΣΔ변조기의 반복 습성을 피하여, PLL회로가 생성한 출력 발진신호의 일부로서 원치 않는 톤들이 생성되는 것을 피하는 방식으로 동작할 수 있다. ΣΔ변조기-제어 회로는 입력 기준신호에 관련되는 출력 발진신호를 발생한다. 출력 발진신호를 ΣΔ변조기로 제어하는 동안에, 출력 발진신호는, 통상적인 회로들이 나타내 보일 수 있는 신호 톤들을 보이지 않는다.
본 발명의 특징에 있어서, ΣΔ변조기-제어 PLL회로는 입력 기준신호에 관련된, 안정된 반송주파수 신호를 발생하는 주파수 신시사이저를 형성한다. 주파수 신시사이저가 생성한, 원하는 발진주파수의 출력 발진신호에 따라 주파수 입력신호들이 ΣΔ변조기에 제공된다. 주파수 입력신호들에 관련된 신호들은 디더링신호와 합산되고, 합산된 값들은 ΣΔ변조기의 작동 동안에 양자화된다. ΣΔ변조기가 생성한 출력신호는, PLL회로의 분주기의 분주인수를 제어하는데 사용하는 분주-인수 제어신호를 형성한다. PLL회로의 VCO가 생성한 출력 발진신호는 PLL회로에 인가된 입력 기준신호에 관련되고 또한 ΣΔ변조기에 인가된 주파수 입력신호에 관련된다. 또한, 의사-무작위(pseudo-random) 디더링신호가 ΣΔ변조기에 제공되어, 입력 주파수신호들과 관련된 신호들과 합산되기 때문에, ΣΔ변조기가 제한싸이클을 도입할 공산(likelihood)이 감소한다. 이로써, VCO가 생성한 출력 발진신호는 원치 않은 톤들을 포함하지 않게 된다.
양자화 직전에 디더링신호들이 인가되어, 디더링신호들이 생성한 디더링잡음과 양자화로 생성된 양자화잡음이 ΣΔ변조기의 잡음 정형(noise shaping)으로 비슷하게 처리된다.
본 발명의 다른 특징에 있어서, GMSK(가우스 최소 편이 변조)신호와 같은 변조신호를 생성하는 변조기가 제공된다. ΣΔ변조기에 입력으로서 정보신호들이 제공된다. 또한 디더링신호가 ΣΔ변조기에 제공되어, ΣΔ변조기에 인가되기 전에 상기 정보신호와 결합된다. 또한 ΣΔ변조기가 생성한 분주-인수 제어신호는 정보신호의 정보내용(the information content)을 포함한다. 이로써, VCO에서 발생한 출력 발진신호가, ΣΔ변조기에 제공된 정보신호들의 정보로 변조된 변조신호를 형성하도록, VCO를 조절한다. 또한, ΣΔ변조기가 디더링신호를 사용하기 때문에, ΣΔ변조기가 제한 싸이클을 도입하여 반복 출력을 덜 생성하게 된다. 따라서, PLL회로가 생성한 변조신호를 형성하는 출력 발진신호는 원치 않은 톤들을 포함하지 않게 된다.
본 발명의 또 다른 특징에 있어서, 예컨대, 셀룰러 통신시스템, 위성통신시스템, 또는 다른 무선 통신시스템과 같은 통신시스템에서 동작할 수 있는 수신회로와 같은, 수신회로의 일부를 형성하는 주파수 신시사이저로서, ΣΔ변조기-제어 PLL회로가 구현된다.
따라서 이들 특징들과 다른 특징에 있어서, 장치와 관련 방법은 PLL(phase - locked-loop)회로의 분주기에 인가하기 위한 분주-인수 제어신호를 생성한다. PLL회로는 VCO 출력신호를 발생하는 VCO(voltage-controlled oscillator)를 가진다. VCO는 입력 기준신호와 요망하는 관계로 유지된다. 그리고, VCO 출력신호는 선택된 분주-인수로 VCO 출력신호를 분주하는 분주기를 가지는 피드백 루프에 연결된다. 분주-인수 제어신호의 값들은 선택된 분주인수로 결정된다. 디더신호 발생기는 적어도 의사-무작위 값들의 디더신호를 발생한다. 그리고 ΣΔ변조기와 같은 잡음 정형기(a noise shaper)는 제1신호특성을 가지는 주파수 입력신호들을 수신하고 또한 디더신호 발생기가 발생한 디더신호들을 수신하도록 연결된다. 상기 잡음 정형기는 주파수 입력신호들에 관련된 신호들과 디더신호들을 합산한다. 상기의 합산된 값들에 응해, 분주-인수 제어신호가 발생한다. 분주-인수 제어신호는 제2신호특성을 가지는 분주-인수 제어신호들로 형성된다.
본 발명의 보다 완전한 이해와 이의 범위는 아래에 간략하게 요약된 첨부도면들과, 이후부터 전개하는 본 발명의 바람직한 실시예의 상세한 설명으로부터 알 수 있다.
먼저 도 1을 참조하여 보면, 본 발명 실시예의 ΣΔ변조기-제어 PLL회로(10)는 PLL회로(12)를 포함한다. PLL회로(12)는 선로(14)를 통해, PLL회로(12)가 조정되게 되는 입력 기준신호를 수신하도록 연결된다. 선로(14)에 인가된 입력 기준신호는 바람직하게 안정된 주파수특성을 가진다.
예컨대, 회로(10)가 셀룰러 통신시스템의 무선 기지국의 일부를 형성하게 되면, 선로(14) 상에서 발생한 입력 기준신호는, 무선기지국이 동작할 수 있는 시방 표준서에 주어진 주파수 안정성이라는 필요조건에 맞는, 또는 초과하는 주파수 안정특성을 가진다. 비슷하게, 회로(10)가 이동단말기의 일부를 형성하면, 선로(14) 상에 제공된 입력 기준신호 또한, 시방 표준서에 주어진 주파수 안정성의 필요조건을 충족하는 도는 초과하는 주파수 안정특성을 가진다.
선로는 위상검출기(16)의 제1입력에 연결된다. 선로(18)는 위상검출기(16)의 제2입력에 연결된다. 선로(18)는 피드백 루프(22)의 일부를 형성한다. 피드백 루프(22)는 VCO(24)의 출력측에 연결된다. 그리고, 피드백 루프(22)는 분주기(28)를 포함한다. 도시된 바와 같이, 피드백 루프가 연결되면, VCO(24)가 생성한 출력 발진신호는 분주기(28)에 인가된다. 또한, 분주기(28)가 발생한 분주 신호는 위상검출기(16)의 제2입력에 제공된다.
PLL회로(12)는 위상검출기(16)와 VCO(24) 간에 연결된 필터(32)를 더 포함한다. 필터(32)는 위상검출기(16)가 발생한 신호들을 필터링하도록 동작할 수 있다.
PLL회로(12)의 동작 동안에, 선로(26) 상에 발생한 출력 발진신호는 선로(14) 상에 발생한 입력 기준신호와 주파수 관계로 유지된다. VCO(24)가 발생한 출력 발진신호는 분주기(28)에 제공되고, 분주기(28)에 의해 생성된 분주신호와 선로(14)에 발생한 입력 기준신호 간의 위상차를 비교한다. 위상검출기(16)는 위상검출기에 인가된 신호들 간의 위상 차이를 나타내는 신호를 발생한다. 필터(32)로 상기 신호를 필터링한 후에, VCO(24)에는 위상검출기(16)가 검출한 위상 차이를 나타내는 전압신호가 제공된다. 이러한 위상차에 응해 VCO(24)의 발진주파수가 변경된다. 즉 "랩(warped)"된다.
이로써, VCO(24)가 발생한 출력 발진신호는 라인(14) 상에 인가된 입력 기준신호에 주파수관계로 유지된다. PLL회로(12)는 자동-조정(self-regulating)회로이다. 즉, 만일 VCO(24)가 발생한 출력 발진신호의 발진주파수가 입력 기준신호와 조정을 벗어나 드리프트를 시작하면, 위상검출기(16)가 신호들 간의 위상차이를 검출하고, VCO(24)는 VCO와 이로부터 발생한 신호를 입력 기준신호와 원하는 관계로 다시 되돌려 놓기 위해 랩된다.
분주인수는, 분주기(28)가 분주기에 제공된 신호를 분주하는 값이다. VCO (24)가 생성한 출력 발진신호의 주파수는, 분주기가 분주기에 인가된 신호를 분주하는 분주인수로 승산된, 선로(14) 상에 발생한 입력 기준신호의 기준주파수와 동일하다.
분주기(28)가 분주기에 제공된 신호를 분주하는 분주인수는 ΣΔ변조기(38)에 의해 선로(36) 상에 발생한 분주-인수 제어신호에 의해 결정된다. ΣΔ변조기 (38)는 선로(42)를 통해, 선로(26) 상에 발생한 출력 발진신호가 나타나는 주파수를 규정하는 주파수 입력신호들을 수신한다.
디더링신호 발생기(44)가 발생한 디더링신호는 또한, 선로(46)를 통해 ΣΔ변조기(38)에 제공된다. 디더링신호와 주파수 입력신호들에 관련된 신호들은 ΣΔ변조기(38)에 의해 결합되고, 결합된 신호들은 ΣΔ변조기의 동작 동안에 양자화된다.
ΣΔ변조기는 변조기에 인가된 주파수 입력신호들의 잡음성분을 정형화하도록 동작할 수 있다. 즉, 변조기는 변조기의 동작 동안에 발생한 양자화 잡음을 주파수로 "푸시(push)"업한다. 디더링신호들은 주파수 입력신호들고 결합되어, 변조기에 의해 양자화되는 신호들을 무작위화 한다(randomize). 신호들의 무작위화는, ΣΔ변조기가 제한 싸이클을 도입하여 반복적인 출력을 생성하는 공산을 감소시킨다. 선로(36) 상에 발생한 분주-인수 제어신호를 형성하는, 변조기(38)가 생성한 신호는 분수 n 필터 신시사이저 신호를 형성한다. 이러한 동작은, VCO(24)에 의해 선로(26) 상에 발생한 출력 발진신호의 주파수가 선택된 많은 주파수값들 중 임의 것이 되도록 한다.
도 2는 디더링신호 발생기(44)와 함께 ΣΔ변조기(38)를 설명한다. 주파수 입력신호를 변조기에 인가하는 선로(42)와 디더링신호 발생기(44)에 의해 디더링신호들이 발생하는 선로(46)를 이 도면에서 다시 설명한다.
ΣΔ변조기(38)는, 각각 G(z)와 H(z)로 표시되는 두 개의 필터(52 및 54)를 가지는 단일-루프 피드백 회로를 형성하는 것으로 도시되어 있다. 변조기(38)는 또한, 양자화기(56)와 합산소자(58 및 62)를 포함한다. 필터(54)는 양자화기(56)의 출력과 합산소자(58)에 대한 입력 간에 피드백 접속으로 연결된다. 선로(42)는 필터(52)를 통해 입력에 연결되고, 필터(52)의 출력은 합산소자(58)의 입력에 연결된다. 필터의 출력은 선로(42) 상에 인가된 주파수 입력신호에 관련된 신호를 형성한다. 합산소자(58)가 형성한 합산값들은 합산소자(62)에 대한 입력에 제공된다. 또한, 선로(46)는 합산소자(62)의 입력에 연결된다. 합산소자는 합산소자에 제공된 값들을 합산하여, 합산된 신호를 양자화기(56)에 제공한다. 양자화기(56)이 발생한, 양자화된 값들은 선로(36)에 발생하는 분주-인수 제어신호를 형성한다.
변조기의 잡음전달함수(noise transfer function; NTE)와 신호전달함수( signal transfer function; STF)는 다음 식으로 규정된다.
여기서 λ는 양자화기의 이득이다.
필터(52 및 54) 특성들의 적절한 선택을 통해, 변조기의 작동 동안에, 원하는 잡음 정형이 수행되어, 피드백 구성의 안정성 필요조건이 이루어진다.
특히, 선로(42) 상에 발생한 주파수 입력신호들이 상수값이거나 또는 주파수 입력신호들이 신호가 샘플링되는 속도에 관련된다면, 변조기(38)는 도 1에 도시된 회로(10)가 반복 습성을 보이게 되는 동작을 야기시킨다. 디더링신호 발생기 (44)에 의해 발생되어 변조기(38)에 인가된 디더링신호들은 변조기의 양자화잡음의 무작위성을 증가시킨다. 디더링신호 발생기가 발생한 디더링신호들의 인가는, 변조기가 제한 싸이클을 도입하여, PLL회로(12)의 반복습성이 되게 되는 반복적인 출력을 생성하게 될 공산을 감소시킨다.
상기에서 설명하였듯이, 디더링신호들은 양자화기(56)에 의한 양자화에 앞서 변조기에 인가된다. 디더링신호의 전달함수, DNTF는 이전의 식으로 표시되고 또한 양자화에 의해 야기되는 잡음전달함수, NTF와 같다. 즉, DNTF신호는 NTF와 같다. 따라서, 디더링잡음은 양자화잡음의 잡음 정형과 같은 잡음 정형이 이루어지게 된다.
도 3은 디더링신호 발생기(44)와 함께, 2차(second-order) ΣΔ변조기(38)를 설명한다. 변조기는 두 개의 필터소자, 즉 필터소자(66 및 68)을 포함한다. 변조기는 양자화기, 여기서는 양자화기(74)를 포함한다. 또한, 변죄는 세 개의 합산소자, 소자 76, 78 및 82를 포함한다. 상기 2차 변조기는 두 개의 피드백 경로를 포함하고, 제1피드백 경로는 양자화기(74)의 출력과 합산소자(76)에 대한 음의 입력 사이에 연결된 ROM(판독전용메모리) 테이블(84)을 포함한다. 제2피드백 경로는 ROM 테이블(84)과 상수이득(a constant gain) 소자(86)로 형성된다. 상기 제2피드백 경로는 양자화기(74)의 출력과 합산소자(78)에 대한 음의 입력 사이에 연결된다. ROM은, 아래에서 나타나게 되는 수학적 해석으로 표시되게 되는 스케일링(scaling)의 목적에 사용한다. 다른 실시예에서, ROM의 기능은 필요치 않아, ROM을 배제한다.
다시, 디더링신호 발생기(44)가 발생한 디더링신호를 형성하는 디더링신호들은 선로(42) 상에서 발생한 주파수 입력신호들을 나타내는 신호들과 함께 합산된다. 양자기화기(74)에 인가하기 전에 합산이 수행된다. 이러한 의사-무작위 값들의 부가는 신호의 무작위성을 증가시킨다. 또한, 양자화된 신호의 잡음성분들은 선로 (36) 상에 발생한 분주-인수 제어신호를 형성하도록 정형된다. 양자화기(74) 직전에 디더링신호들이 인가된다. 따라서, 디더링신호에 의해 야기된 디더링잡음과 양자화기에 의해 발생한 양자화잡음은 비슷하게 행동한다.
도 4는 또한 디더링신호 발생기(44)와 함께 ΣΔ변조기(38)를 설명한다. 여기에서, 변조기(38)는 3차, 피드-포워드 변조기를 형성한다. 이 도면에 도시된 변조기(38)는 때때로, 캐스캐이드 변조기(a cascaded modulator) 또는 MASH(multi- stage noise shaping) 변조기로서 부른다. 3차 변조기는 두 개의 2차 변조부(38-1 및 38-2)로 형성된다. 2차 변조부(38-1 및 38-2) 각각은 도 3에 도시된 실시예의 2차 변조기(38)를 구성하는 것과 동일한 구조를 포함한다. 도 3에 도시된 2차 변조기에 관해 이전에 도시하고 또한 설명한 구조를 식별하는데 공통 표시를 사용한다.
3차 변조기(38)는 또한 2차 변조부(38-1 및 38-2)가 발생한 신호들을 필터링하는 필터(92 및 94)들을 더 포함한다. 필터(92 및 94)가 생성한, 필터링된 신호들은 합산소자(98)의 입력들에 인가된다. 또한, 합산된 신호들은 선로(36) 상에 발생하는 분주-인수 제어신호를 형성한다.
디더링신호 발생기(44)는 선로(46) 상에 디더링신호를 발생한다. 여기서 선로(46)는 변조기 부품부(38-1 및 38-2) 둘 다의 합산소자(82)의 입력측에 연결된다.
도 4에 도시된 변조기(38)의 선형 해석은, 디더링잡음 뿐만 아니라, 변조기의 저부(38-2)로부터의 양자화 잡음이 상쇄된다는 것을 나타낸다. 따라서, ΣΔ변조기(38)가 무작위 습성을 충분히 보이는 한은, 변조기의 상부(38-1)의 양자화 잡음, 및 디더링잡음만이 변조기의 잡음 습성에 영향을 준다.
변조기(38)의 해석은 다음의 식으로 규정되는, 변조기(38)의 상부(38-1)의 양자화 잡음의 잡음전달함수, NTF를 더 나타낸다.
전달함수가 3차 식이기 때문에, 3차 변조기가 나타내는 양자화 잡음과 디더링 잡음은 3차 량으로 정형화된다. 디더링신호는, 양자화 잡음을 필터링하는 방식과 동일한 방식으로 필터링된다. 이로써, 디더링잡음과 양자화 잡음은 동일한 방식으로 정형화된다.
변조부(38-1 및 38-2)의 양자화기(74)는 m-레벨 양자화기다. 예시적인 m-레벨 양자화기, 여기서는 5-레벨 양자화기를 다음과 같이 나타낸다.
여기에서 α는 {1,2,3,...} 내 집합의 원소이다.
변조부(38-1 및 38-2)들의 ROM 테이블(84)은 양자화기에 의해 제공된 입력값으로 승산되는 값 α인 출력을 발생하는데 사용된다. 값 α는 양자화 레벨을 스케일링하는 스케일링 인수를 규정한다. 다른 구현에서, 스케일링은 다른 방식으로 수행될 수 있다.
변조기(38)의 주파수 해상도는, 두 개의 상이한, 일정한 입력신호들에 의해 변조기(38)에 발생할 수 있는 최소 주파수 차이리다. 주파수 해상도(fres)는 다음 식으로 규정된다.
변수 α는 수정할 수 있는 변수이다. 이로써, 변조기(38)의 해상도와 변조기기 일부를 구성하는 PLL회로의 해상도를 제어할 수 있다.
GSM 셀룰러 통신시스템에서 작동할 수 있는 이동단말기에서, 통상적으로, 13㎒의 fref값, 또는 이의 배수를 사용한다. GSM 셀룰러 통신시스템의 심벌레이트( symbol rate)에서 채널 간격(channel spacing)을 13㎒ 주파수에서부터 쉽게 끌어낼 수 있기 때문에, 이러한 fref값을 유익하게 사용할 수 있다. (도 1에 도시된)PLL회로(10)가 (도 7에 도시된) PLL-변조기를 형성하면, 모든 GSM채널에 대한 변조가, α=(13e6/200e3) ×β=65β의 값으로 생성될 수 있게 된다. 여기서 β는 집합 {1,2,3,...}의 원소이다.
도 5는 도 1에 도시된 ΣΔ변조기-제어 PLL회로의 일부를 형성하는 디더링신호 발생기(44)를 설명한다. 여기서, 디더링신호 발생기(44)는 세 개의 의사-무작위잡음 발생기(102, 104 및 106)과 ROM(108)으로 형성되는 것으로 도시되어 있다. 의사-무작위잡음 발생기(102, 104 및 106)는 각각 선로(112, 114, 및 116) 상에 단일-비트 값들을 발생시키고, 이 값들은 ROM(108)의 메모리 위치를 어드레스하는데 사용된다. ROM(108)에서부터 검색한 값들은 선로(46) 상에 발생하는 디더링신호들을 형성한다. ROM(108)의 각 메모리위치는 다수-비트 값으로 형성된다. 앞서 도면들에 관해 설명하였듯이, 디더링신호들은 ΣΔ변조기(38)에 인가되어, 변조기에 개별적으로 인가된 주파수 입력신호들을 나타내는 신호들과 함께 합산된다.
다른 실시예에서, 선로(48) 상에 발생하는 디더링신호들은 선-필터링되어, ΣΔ변조기의 다른 위치에서 가산된다. 캐스캐이드된 ΣΔ변조기에서, 상이한 양자화기에 대응하는 디더링신호들이 독립된 디더링 발생기들에 의해 발생될 수 있다. 또한, 다중-레벨 변조기에서, 양자화기들 각각에 디더링신호들을 가산할 필요가 없다.
도 6은 본 발명 실시예의 IQ 변조기(120)를 설명한다. IQ 변조기(120)는 그의 일부분으로서, 도 1에 도시된 ΣΔ변조기-제어 PLL회로(10)를 포함한다. 이 실시에서, PLL회로(10)는 높은 주파수 안정성의 믹싱신호(mixing signal)를 발생하는 주파수 신시사이저로서 작동할 수 있다. 회로(10)에 대한, 선로(42) 상의 입력신호는 업-믹싱(up-mixing) 목적을 위해 인가되게 되는 업-믹싱신호의 주파수에 대응하는 값의 것이다.
IQ변조기(120)가 변조하게 되는 정보신호는 선로(122)를 통해 변조기에 제공된다. 선로(122)는 DSP(디지탈 신호 프로세서)(124)에 연결된다. DSP(124)는 DSP에 인가되는 선로(126 및 128) 상의 정보신호의 동상(in-phase)(I-)과 직각위상( quadrature-phase)(Q-) 성분을 발생시키도록 동작할 수 있다. 선로(126)는 D/A (디지탈-아날로그)변환기(132)에 연결되고, 선로(128)는 I- 와 Q- 성분들을 아날로그형태로 변환하는 D/A 변환기(134)에 연결된다.
변환기(132)는 저역통과 필터(138)에 연결되는 선로(136) 상에 아날로그 신호를 발생한다. 또한, 변환기(134)는 저역통과 필터(142)에 연결되는 선로(140) 상에 아날로그 신호를 발생한다.필터(138 및 142)들은 선로(144 및 146) 상에 필터링된 신호들을 각각 발생한다. 선로(144)는 승산기(148)의 입력에 연결되고, 선로 (146)는 승산기(152)의 입력에 연결된다.
PLL회로(10)가 선로(26) 상에 발생한 신호는 승산기(148)의 제2입력에 연결된다. 또한, 선로(36) 상에 발생한 신호는 위상조정기(154)를 통해 승산기(152)의 제2입력에 연결된다. 위상조정기는 통상적인 방식으로, 위상조정기에 인가된 신호에 90°위상 오프셋을 도입한다. 이로써, 승산기(148 및 152)는 승산기에 인가된 I-성분 및 Q-성분 신호들을 업-믹스하여, 선로(156 및 158) 상에 업-믹스된 신호를 각각 발생한다. 선로(156 및 158)들은 합산소자(162)의 입력들에 연결된다. 합산소자(162)는 합산소자에 인가된 신호들을 함께 합산하여, 선로(164) 상에 합산된 신호를 발생한다. 이후에, 상기 합산된 신호는 증폭되어 전송된다.
ΣΔ변조기-제어 PLL회로(10)의 동작은 원치 않은 톤을 나타내지 않는, 높은 주파수 안정성의 신호를 발생한다. 이로써, 선로(164) 상에 발생한 신호는 유사한, 유리한 특성을 가진다. 주파수의 높은 해상도가 제공되고 또한 빠른 주파수 호핑 (hopping)이 허용된다.
도 7은 본 발명 실시예의 PLL변조기(170)를 설명한다. PLL변조기(170)는 그의 일부로서, 앞서 도 1에서 도시한 ΣΔ변조기-제어 PLL회로(10)를 포함한다. PLL회로(10)의 부품부는 도 1에 대해 앞서 사용한 참조번호들을 사용한다. PLL변조기 (170)는 선로(172) 상에 발생한 정보신호를 변조하여 선로(26) 상에 변조된 신호를 형성하도록 동작할 수 있다.
선로(172)는 파형발생기(174)에 연결된다. 파형발생기(174)는, 선로(172)를 통해 파형발생기에 제공된 정보신호의 값들에 따라서, 선로(176) 상의 기준주파수로 분주된, 순간 주파수값들을 발생하도록 동작할 수 있다. 선로(176)는 합산소자 (178)에 대한 입력에 연결된다. 합산소자(178)는 또한, 선로(182) 상에 발생한 오프셋 주파수신호를 수신하도록 연결된다. 합산소자(178)는, 필요에 따라 채널오프셋을 발생하기 위해 선로(182) 상에 발생한 오프셋 주파수신호를 사용하는 채널선택기로서 기능한다.
선로(42) 상에 합산된 신호가 발생한다. 선로(42)는 ΣΔ변조기(38)에 연결되어 변조기에 합산된 신호를 인가한다. 선로(36) 상에 발생한 분주-인수 제어신호에 의해 제어되는, 분주기의 분주인수는 선로(172) 상에 발생한 정보신호들이 변조되어 선로(26) 상에 변조신호가 형성되도록 한다. 필터(32)의 대역은, 위상검출기 (16)가 발생한 신호의 정보 성분부들을 받아들이도록 충분히 넓다. 예컨대, GMSK(가우스 최소 편이 변조)변조를 PLL변조기(170)가 행할 수 있다.
도 8은 본 발명 실시예의 방법(190)을 설명한다. 상기 방법은, PLL회로의 분주기에 인가하기 위한 분주-인수 제어신호를 발생한다.
먼저, 블록(192)에서, 적어도 의사-무작위 값들로 형성된 디더링 신호들이 발생한다. 그러 다음, 블록(194)에서, 디더링 신호들은 주파수 입력신호들을 나타내는 신호들과 결합하여 결합값을 형성한다. 주파수 입력신호들은 제1특성을 가진다.
그런 다음, 블록(196)에서, 상기 결합값들은 양자화되어 양자화값이 형성된다. 상기 양자화값은 제2특성을 가지고 또한 PLL회로의 분주기에 인가되는 분주-인수 제어신호를 형성한다.
따라서, 본 발명의 실시예는, 원치 않는 톤들을 보이지 않는, 높은 안정성의 신호를 발생할 수 있는 ΣΔ변조기-제어 PLL회로를 제공한다. 예컨대, 상기 ΣΔ변조기-제어 PLL회로는 주파수 신시사이저 또는 PLL변조기를 형성하도록 구현한다. 상기 회로는, 높은 안정성의 신호가 필요한 소정의 구현에 적합하고 또한 셀룰러 통신시스템의 이동단말기 또는 기지국의 송신기 또는 수신기회로의 일부를 형성하는데 적합하다.
상기 설명은 본 발명의 구현함에 있어서, 바람직한 예들이고, 본 발명의 범위는 상기 설명에 의해 제한되어서는 안되며, 본 발명의 범위는 다음의 청구범위로 규정된다.

Claims (19)

  1. 입력기준신호로 VCO(전압-제어 발진기)를 조정하고 또한 VCO 출력신호는 선택된 분주-인수로 VCO 출력신호를 분주하는 분주기를 가지는 피드백 루프에 커플되며, 개선된 장치가 분주기에 인가를 위한 분주-인수 제어신호를 발생하고, 상기 분주-인수 제어신호의 값들은 상기 선택된 분주인수를 결정하는, VCO(전압-제어 발진기) 출력신호를 발생하는 VCO를 가지는 PLL(위상동기루프) 회로에서, 상기 장치가:
    적어도 의사-무작위 값들의 디더링신호를 발생하는 디더링신호 발생기와,
    제1신호 특성을 가지는 주파수 입력신호들의 시퀀스들과 상기 디더링신호 발생기가 발생한 디더링신호들을 수신하도록 연결되고, 합산값들에 응해, 제2신호 특성을 가지는 분주-인수 제어신호들로 형성된 분주-인수 제어신호를 발생하는 잡음 정형기를 포함하는 것을 특징으로 하는 장치.
  2. 제1항에 있어서, 상기 디더링신호 발생기는가, 그 안에 다수의 값들을 저장하는 메모리위치들을 가지는 메모리장치를 포함하고, 상기 메모리 위치들은 의사-무작위 방식으로 액세스되고, 의사-무작위 방식으로 액세스되는 상기 메모리 위치에 저장된 값들은 적어도, 상기 디더링신호들의 일부분을 형성하는 것을 특징으로 하는 장치.
  3. 제2항에 있어서, 상기 디더시퀀스 발생기가, 적어도 하나의 의사-무작위 잡음 발생기를 포함하고, 상기 의사-무작위 잡음 발생기는 의사-무작위 잡음값을 발생하고, 상기 의사-무작위 잡음값들은 상기 메모리장치의 상기 메모리위치들을 어드레스하는데 사용하는 것을 특징으로 하는 장치.
  4. 제3항에 있어서, 상기 적어도 하나의 의사-무작위 잡음 발생기가, 제1의사-무작위 비트들을 발생하는 제1의사-무작위 잡음 발생기와, 제2의사-무작위 비트들을 발생하는 제2의사-무작위 잡음 발생기와, 제3의사-무작위 비트들을 발생하는 제3의사-무작위 잡음 발생기를 포함하고, 제1의사-무작위 비트와 제2의사-무작위 비트와 제3의사-무작위 비트로 각각 구성된 3-비트 조합들이 상기 메모리장치의 상기 메모리위치들을 어드레스하는데 사용되는 의사-무작위 잡음값들 형성하는 것을 특징으로 하는 장치.
  5. 제1항에 있어서, 상기 잡음 정형기가 ΣΔ변조기를 포함하는 것을 특징으로 하는 장치.
  6. 제5항에 있어서, 상기 ΣΔ변조기가 양자화기를 포함하고 또한 상기 주파수 입력신호들과 디더신호들은 상기 양자화기에 인가되기 전에 함께 합산되는 것을 특징으로 하는 장치.
  7. 제5항에 있어서, 상기 ΣΔ변조기가 다수-차 ΣΔ 변조기로 구성되는 것을 특징으로 하는 장치.
  8. 제7항에 있어서, 상기 ΣΔ변조기가, 캐스캐이드 접속으로 함께 접속된 제1의 2차 ΣΔ변조기와 제2의 2차 ΣΔ변조기로 형성된 3차 피드 포워드 ΣΔ변조기로 구성되는 것을 특징으로 하는 장치.
  9. 제8항에 있어서, 상기 제1의 2차 ΣΔ변조기가 제1양자화기를 포함하고 또한 상기 제2의 2차 ΣΔ변조기가 제2양자화기를 포함하며, 디더링신호들은 상기 제1 및 제2양자화기에 각각 인가되기 전에 상기 제1 및 제2 ΣΔ변조기 각각에서 주파수값 입력신호들과 함께 합산되는 것을 특징으로 하는 장치.
  10. 제1항에 있어서, 상기 잡음 정형기와 상기 디더신호 발생기에 연결되는 클럭신호 발생기를 더 포함하고, 상기 클럭신호 발생기는 클럭신호를 발생하고, 상기 잡음 정형기와 상기 디더신호 발생기는 클럭신호의 개별적인 클럭펄스의 검출에 응해 동작할 수 있는 것을 특징으로 하는 장치.
  11. 제1항에 있어서, 상기 잡음 정형기에 연결된 클럭신호 발생기를 더 포함하고, 상기 클럭신호 발생기는 클럭신호를 발생하며, 상기 잡음 정형기는 상기 클럭신호의 선택된 클럭펄스의 검출에 응해 신호-정형 동작을 수행하도록 동작할 수 있는 것을 특징으로 하는 장치.
  12. 제1항에 있어서, 상기 디더신호 발생기에 연결된 클럭신호 발생기를 더 포함하고, 상기 클럭신호 발생기는 클럭신호를 발생하며, 상기 디더신호 발생기는 상기 클럭신호의 선택된 클럭펄스의 검출에 응해 디더신호들을 발생하도록 동작할 수 있는 것을 특징으로 하는 장치.
  13. 제12항에 있어서, VCO가 동기되는 입력 기준신호가 제1특성의 주파수에서 발생하고, 상기 클럭신호 발생기가 발생한 상기 클럭신호는 상기 제1특성의 주파수에 대응하는 클럭신호 주파수인 것을 특징으로 하는 장치.
  14. 제1항에 있어서, 상기 잡음 정형기가 연결되어 수신하는 상기 주파수 입력신호들은 선택된 반송주파수를 규정하는 신호들을 포함하는 것을 특징으로 하는 장치.
  15. 제1항에 있어서, 상기 잡음 정형기가 연결되어 수신하는 상기 주파수 입력신호들은 정보신호를 규정하는 신호들을 포함하는 것을 특징으로 하는 장치.
  16. 분주기에 인가되면, 그 값들이 분주기의 분주인수를 결정하는 분주-인수 제어신호를 발생하는 분주-인수 선택신호 발생기회로에 있어서,
    적어도 의사-무작위 값들로 된 디더신호들을 발생하는 디더신호 발생기와,
    제1신호 특성을 가지는 주파수 입력신호들과 상기 디더신호 발생기가 발생한 디더신호들을 수신하도록 연결되고, 상기 더더신호들과 상기 주파수 입력신호들에 응해, 제2신호 특성을 가지는 분주-인수 제어시퀀스들로 형성된 분주-인수 제어신호를 발생하는 잡음 정형기를 포함하는 것을 특징으로 하는 분주-인수 선택신호 발생기회로.
  17. PLL(위상동기루프)회의 분주기에 인가하기 위한 분주-인수 제어신호를 발생하는 방법에 있어서,
    적어도 의사-무작위 값들로 형성된 디더신호들을 발생하는 단계와,
    상기 발생단계 동안에 발생한 디더신호들을, 제1특성을 가지는 주파수 입력신호들과 결합하여 결합값들을 형성하는 단계와,
    상기 결합단계 동안에 형성된 상기 결합값들을 양자화하여, 제2특성을 가지고 또한 분주-인수 제어신호를 형성하는 양자화값들을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  18. 제17항에 있어서, 상기 결합단계와 상기 양자화단계들은 함께, 상기 주파수값 입력들 중 적어도 잡음성분부를 정형화하는 것을 특징으로 하는 방법.
  19. VCO 출력신호를 방생하고 또한 입력 기준신호를 수신하도록 연결되는 PLL(위상동기루프) 회로의 일부를 형성하는 VCO(전압-제어 발진기)의 동작을 조정하는 방법에 있어서,
    분주기를 VCO에 피드백 루프로 연결하는 단계와,
    주파수 입력시퀀스들로 형성된 합산값들 중 적어도 잡음성분들을 디더 시퀀스들로 원하는 특성으로 정형화하도록 동작할 수 있는 ΣΔ변조기에서 분주-인수 제어신호를 발생하는 단계와,
    상기 연결단계 동안에 연결된 분주기에, 그 값이, 분주기에 제공된 피드백 신호를 분주기가 분주할 때 사용하는 분주-인수를 결정하는 분주-인수 제어신호를 인가하는 단계와,
    상기 분주-인수로 상기 피드백 신호를 분주하여 분주신호를 형성하는 단계와,
    분주신호와 입력 기준신호 간의 위상 차이를 결정하는 단계와,
    상기 결정단계 동안에 결정된 위상 차이에 응해 상기 VCO의 발진을 조정하는 단계를 포함하는 것을 특징으로 하는 방법.
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