KR20190000024A - 디지털 위상 고정 루프 및 디지털 위상 고정 루프의 동작 방법 - Google Patents

디지털 위상 고정 루프 및 디지털 위상 고정 루프의 동작 방법 Download PDF

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Abstract

본 발명은 디지털 위상 고정 루프에 관한 것이다. 본 발명의 디지털 위상 고정 루프는 디지털 위상 검출기, 디지털 루프 필터, 디지털 제어 발진기, 발진 신호의 주파수를 제1 분배값에 따라 분배하여 분주 신호로 출력하는 제1 분주기, 발진 신호의 주파수를 제2 분배값에 따라 분배하여 출력 신호로 출력하는 제2 분주기, 분주 신호의 사이클들이 경과함에 따라 미리 정해진 패턴에 기반하여 제1 분배값을 디더링하는 디더링 블록, 그리고 분주 신호에 대해 위상 도메인에서 제2 저대역 통과 필터링을 수행하고, 제2 저대역 통과 필터링의 결과를 피드백 신호로 출력하는 디지털 위상 도메인 필터로 구성된다.

Description

디지털 위상 고정 루프 및 디지털 위상 고정 루프의 동작 방법{DIGITAL PHASE LOCKED LOOP AND OPERATING METHOD OF DIGITAL PHASE LOCKED LOOP}
본 발명은 디지털 회로에 관한 것으로, 더 상세하게는 디지털 위상 고정 루프 및 디지털 위상 고정 루프의 동작 방법에 관한 것이다.
위상 고정 루프는 입력 클럭에 고정(locked)되는 출력 클럭을 생성한다. 위상 고정 루프는 반도체 집적 회로에서 클럭을 전달하는 데에 사용된다. 반도체 제조 공정이 발전하면서, 반도체 집적 회로의 공급 전압이 낮아지고 있다. 또한, 누설 전류의 허용 범위의 요구치가 낮아지고 있다. 상술된 제약으로 인해, 아날로그 방식의 위상 고정 루프의 설계는 더 어려워지고 있다.
아날로그 방식의 위상 고정 루프의 설계의 어려움을 해결하기 위하여, 아날로그 방식의 위상 고정 루프를 대체하는 디지털 방식의 위상 고정 루프에 대한 연구가 수행되고 있다. 통상적으로, 아날로그 방식의 위상 고정 루트의 각 구성 요소들을 디지털 방식의 구성 요소로 대체하는 방향으로, 디지털 방식의 위성 고정 루프에 대한 연구가 진행되고 있다. 그런데 디지털 구성 요소로 대체된 부분들이 조합될 때에, 예측되지 않은 문제가 발견되고 있다.
본 발명의 목적은 상술한 문제를 해결하기 위한 것으로, 더 상세하게는 디더링에 의해 발생하는 인-밴드(In-band) 및 아웃-밴드(Out-band)의 잡음 및 스퍼(spur)를 감소시키는 디지털 위상 고정 루프 및 디지털 위상 고정 루프의 동작 방법을 제공하는 데에 있다.
본 발명의 실시 예에 따른 디지털 위상 고정 루프는 기준 주파수를 갖는 기준 신호의 위상과 제1 주파수를 갖는 피드백 신호의 위상을 비교하고, 피드백 신호의 위상이 기준 신호의 위상보다 앞서는지 또는 지연되는지를 가리키는 위상 정보를 출력하는 디지털 위상 검출기, 위상 정보에 대해 주파수 도메인(frequency domain)에서 제1 저대역 통과 필터링을 수행하고, 제1 저대역 통과 필터링의 결과를 디지털 코드로 출력하는 디지털 루프 필터, 제2 주파수를 갖는 발진 신호를 출력하고, 디지털 코드에 따라 발진 신호의 주파수를 조절하는 디지털 제어 발진기, 발진 신호의 제2 주파수를 제1 분배값에 따라 분배하여 제3 주파수를 갖는 분주 신호로 출력하는 제1 분주기, 발진 신호의 제2 주파수를 제2 분배값에 따라 분배하여 최종 주파수를 갖는 출력 신호로 출력하는 제2 분주기, 분주 신호를 수신하고, 분주 신호의 사이클들이 경과함에 따라 미리 정해진 패턴에 기반하여 제1 분배값을 디더링(dithering)하는 디더링 블록, 그리고 분주 신호에 대해 위상 도메인(phase domain)에서 제2 저대역 통과 필터링을 수행하고, 제2 저대역 통과 필터링의 결과를 피드백 신호로 출력하는 디지털 위상 도메인 필터를 포함한다.
본 발명의 다른 실시 예에 따른 디지털 위상 고정 루프는 기준 주파수를 갖는 기준 신호의 위상과 제1 주파수를 갖는 피드백 신호의 위상을 비교하고, 피드백 신호의 위상이 기준 신호의 위상보다 앞서는지 또는 지연되는지를 가리키는 위상 정보를 출력하는 디지털 위상 검출기, 위상 정보에 대해 주파수 도메인(frequency domain)에서 제1 저대역 통과 필터링을 수행하고, 제1 저대역 통과 필터링의 결과를 디지털 코드로 출력하는 디지털 루프 필터, 제2 주파수를 갖는 발진 신호를 출력하고, 디지털 코드에 따라 발진 신호의 주파수를 조절하는 디지털 제어 발진기, 발진 신호의 제2 주파수를 제1 분배값에 따라 분배하여 제3 주파수를 갖는 분주 신호로 출력하는 제1 분주기, 발진 신호의 제2 주파수를 제2 분배값에 따라 분배하여 최종 주파수를 갖는 출력 신호로 출력하는 제2 분주기, 분주 신호를 수신하고, 분주 신호의 사이클들이 경과함에 따라 미리 정해진 패턴에 기반하여 제1 분배값을 디더링(dithering)하는 디더링 블록, 분주 신호에 대해 위상 도메인(phase domain)에서 제2 저대역 통과 필터링을 수행하고, 제2 저대역 통과 필터링의 결과를 필터링된 신호로 출력하는 디지털 위상 도메인 필터, 그리고 필터링된 신호의 주파수를 제3 분배값에 따라 분배하여 피드백 신호로 출력하는 제3 분주기를 포함한다.
본 발명의 실시 예에 따른 디지털 위상 고정 루프의 동작 방법은, 디지털 위상 고정 루프의 디지털 위상 검출기가 기준 신호의 위상과 피드백 신호의 위상을 비교하고, 비교 결과를 위상 정보로 출력하는 단계, 디지털 위상 고정 루프의 디지털 루프 필터가 비교 결과인 위상 정보를 누산하고, 누산 결과를 디지털 코드로 출력하는 단계, 디지털 위상 고정 루프의 디지털 제어 발진기가 디지털 코드에 따라 발진 신호를 출력하는 단계, 디지털 위상 고정 루프의 제1 분주기가 제1 분배값을 디더링하며 제1 분배값에 따라 발진 신호를 분주하여 분주 신호를 출력하는 단계, 그리고 디지털 위상 고정 루프의 디지털 위상 도메인 필터가 분주 신호에 대해 저대역 통과 필터링을 수행하여 다음 클럭 사이클의 다음 피드백 신호로 출력하는 단계를 포함한다.
본 발명에 따르면, 디지털 위상 고정 루프에 디지털 위상 도메인 필터가 제공된다. 디지털 위상 도메인 필터는 디더링에 의해 발생하는 잡음과 스퍼(spur)를 억제한다. 따라서, 인-밴드(In-band) 및 아웃-밴드(Out-band)의 잡음 및 스퍼(spur)가 감소된 디지털 위상 고정 루프 및 디지털 위상 고정 루프의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 디지털 위상 고정 루프를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 디지털 위상 고정 루프의 동작 방법을 보여주는 순서도이다.
도 3은 디지털 위상 도메인 필터가 없는 경우의 발진 신호, 분주 신호, 그리고 기준 신호의 예들을 보여주는 타이밍도이다.
도 4는 디지털 위상 검출기가 출력하는 위상 정보의 평균을 보여준다.
도 5는 디지털 위상 도메인 필터가 제공되지 않는 디지털 위상 고정 루프의 주파수 응답의 예를 보여준다.
도 6은 본 발명의 실시 예에 따른 디지털 위상 도메인 필터의 예를 보여주는 블록도이다.
도 7은 디지털 위상 도메인 필터가 적용되기 전과 적용된 후의 피드백 신호의 제1 주파수의 시간의 흐름에 따른 변화를 보여준다.
도 8은 도 5와 비교하여 잡음 및 스퍼들이 감소하는 예를 보여준다.
도 9는 위상 도메인에서 디지털 위상 도메인 필터에 의해 디지털 위상 고정 루프의 특성이 개선되는 예를 보여준다.
도 10은 본 발명의 실시 예에 따른 디지털 위상 검출기의 예를 보여준다.
도 11은 도 10의 위상 검출기가 동작하는 예를 보여주는 타이밍도이다.
도 12는 본 발명의 실시 예에 따른 디지털 루프 필터의 예를 보여준다.
도 13은 본 발명의 실시 예에 따른 디지털 제어 발진기의 예를 보여준다.
도 14는 응용 예에 따른 디지털 위상 고정 루프를 보여주는 블록도이다.
도 15는 다른 응용 예에 따른 디지털 위상 고정 루프를 보여주는 블록도이다.
도 16은 본 발명의 또 다른 응용 예에 따른 디지털 위상 고정 루프를 보여주는 블록도이다.
도 17은 도 16의 디지털 위상 고정 루프의 동작 방법을 보여주는 순서도이다.
도 18은 도 15의 디지털 위상 고정 루프의 응용 예에 따른 디지털 위상 고정 루프를 보여주는 블록도이다.
도 19는 도 18의 디지털 위상 고정 루프의 디지털 위상 도메인 필터의 예를 보여준다.
도 20은 도 19의 디지털 위상 고정 루프의 응용 예에 따른 디지털 위상 고정 루프를 보여주는 블록도이다.
도 21은 도 20의 디지털 위상 고정 루프의 동작 방법을 보여주는 순서도이다.
도 22는 도 18의 디지털 위상 고정 루프의 응용 예에 따른 디지털 위상 고정 루프를 보여주는 블록도이다.
도 23은 도 20의 디지털 위상 고정 루프의 응용 예에 따른 디지털 위상 고정 루프를 보여주는 블록도이다.
도 24는 도 15 및 도 18의 디지털 위상 고정 루프들의 응용 예에 따른 디지털 위상 고정 루프를 보여주는 블록도이다.
도 25는 도 16 및 도 20의 디지털 위상 고정 루프들의 응용 예에 따른 디지털 위상 고정 루프를 보여주는 블록도이다.
도 26은 도 25의 디지털 위상 고정 루프의 동작 방법을 보여주는 순서도이다.
도 27은 도 1의 디지털 위상 고정 루프의 응용 예를 보여준다.
도 28은 디더링 블록에 의해 분주 신호의 제3 주파수가 변조되는 예를 보여준다.
도 29는 도 27의 디지털 위상 고정 루프의 응용 예를 보여준다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 디지털 위상 고정 루프(100)를 보여주는 블록도이다. 도 1을 참조하면, 디지털 위상 고정 루프(100)는 디지털 위상 검출기(110, Digital Phase Detector), 디지털 루프 필터(120, Digital Loop Filter), 디지털 제어 발진기(130, Digitally Controlled Oscillator), 자동 주파수 교정기(140, Automatic Frequency Calibrator), 제1 분주기(150, Divider), 제2 분주기(160, Divider), 디더링 블록(170, Dithering Block), 디지털 위상 도메인 필터(180, Digital Phase Domain Filter)를 포함한다.
디지털 위상 검출기(110)는 외부 장치(미도시)로부터 기준 신호(REF)를 수신하고, 디지털 위상 도메인 필터(180)로부터 피드백 신호(FEED)를 수신할 수 있다. 기준 신호(REF)는 기준 주파수(fref)를 갖고, 피드백 신호(FEED)는 제1 주파수(f1)를 가질 수 있다. 디지털 위상 검출기(110)는 기준 신호(REF)와 피드백 신호(FEED)의 위상들을 비교할 수 있다.
예를 들어, 디지털 위상 검출기(110)는 피드백 신호(FEED)의 위상(예를 들어, 상승 또는 하강 엣지(rising or falling edge)의 위상)이 기준 신호(REF)의 위상(예를 들어, 상승 또는 하강 엣지의 위상)보다 앞서는지 또는 지연되는지 검출할 수 있다. 다른 예로서, 디지털 위상 검출기(110)는 기준 신호(REF)의 위상이 피드백 신호(FEED)의 위상보다 앞서는지 또는 지연되는지 검출할 수 있다. 디지털 위상 검출기(110)는 비교 결과를 위상 정보(PI)로서 출력할 수 있다.
디지털 루프 필터(120)는 디지털 위상 검출기(110)로부터 위상 정보(PI)를 수신할 수 있다. 디지털 루프 필터(120)는 위상 정보(PI)에 대해 주파수 도메인(frequency domain)에서 저대역 통과 필터링(low pass filtering)을 수행할 수 있다. 개념적으로, 디지털 루프 필터(120)는 위상 정보(PI) 중에서 통과 대역 내에 해당하는 정보를 누적(또는 적분)할 수 있다.
디지털 루프 필터(120)는 저대역 통과 필터링의 결과를 디지털 코드(DC)로 출력할 수 있다. 디지털 코드(DC)는 둘 이상의 비트들을 포함할 수 있다. 예를 들어, 디지털 루프 필터(120)는 누적의 결과를 특정한 개수의 비트들로 표현하고, 특정한 개수의 비트들을 디지털 코드(DC)로 출력할 수 있다. 디지털 코드(DC)의 둘 이상의 비트들은 각각 서로 다른 경로들을 통해 디지털 제어 발진기(130)로 전달될 수 있다.
디지털 제어 발진기(130)는 발진 신호(DCO)를 출력한다. 발진 신호(DCO)는 제2 주파수(f2)를 가질 수 있다. 고정(locking)이 시작되는 초기에, 디지털 제어 발진기(130)는 자동 주파수 교정기(140)로부터 출력되는 교정 신호(CAL)에 따라 발진 신호(DCO)의 제2 주파수(f2)를 조절할 수 있다. 이후에, 디지털 제어 발진기(130)는 디지털 코드(DC)에 따라 발진 신호(DCO)의 제2 주파수(f2)를 더 조절할 수 있다.
예를 들어, 디지털 제어 발진기(130)는 교정 신호(CAL)에 따라 제1 단위로 발진 신호(DCO)의 제2 주파수(f2)를 조절할 수 있다. 디지털 제어 발진기(130)는 디지털 코드(DC)에 따라 제2 단위로 발진 신호(DCO)의 제2 주파수(f2)를 조절할 수 있다. 제2 단위는 제1 단위보다 작을 수 있다.
자동 주파수 교정기(140)는 기준 신호(REF) 및 피드백 신호(FEED)를 수신한다. 고정(locking)이 시작되는 초기에, 자동 주파수 교정기(140)는 기준 신호(REF)와 피드백 신호(FEED)의 주파수(또는 위상)의 차이에 따라 교정 신호(CAL)를 출력할 수 있다. 자동 주파수 교정기(140)는 교정이 시작되는 초기에 피드백 신호(FEED)가 기준 신호(REF)를 더 빠르게 추종하도록, 발진 신호(DCO)의 제2 주파수(f2)를 제1 단위로 조절할 수 있다.
제1 분주기(150)는 발진 신호(DCO)를 수신한다. 제1 분주기(150)는 제1 분배값(M1)에 따라 발진 신호(DCO)의 제2 주파수(f2)를 분주할 수 있다. 제1 분주기(150)는 분주의 결과를 분주 신호(DIV)로 출력할 수 있다. 분주 신호(DIV)는 제2 주파수(f2)가 제1 분배값(M1)에 따라 분주된 제3 주파수(f3)를 가질 수 있다. 예를 들어, 제1 분배값(M1)은 제1 분주기(150)의 저장소(151)에 미리 저장되거나, 또는 외부 장치(미도시) 또는 디지털 위상 고정 루프(100)의 다른 구성 요소로부터 저장소(151)에 로드될 수 있다.
제2 분주기(160)는 발진 신호(DCO)를 수신할 수 있다. 제2 분주기(160)는 제2 분배값(M2)에 따라 발진 신호(DCO)의 주파수(f2)를 분주할 수 있다. 제2 분주기(160)는 분주의 결과를 출력 신호(OUT)로 출력할 수 있다. 출력 신호(OUT)는 제2 주파수(f2)가 제2 분배값(M2)에 의해 분배된 출력 주파수(fout)를 가질 수 있다. 예를 들어, 제2 분배값(M2)은 제2 분주기(160)의 저장소(161)에 미리 저장되거나, 또는 외부 장치(미도시) 또는 디지털 위상 고정 루프(100)의 다른 구성 요소로부터 저장소(161)에 로드될 수 있다.
디더링 블록(170)은 분주 신호(DIV)를 수신할 수 있다. 디더링 블록(170)은 분주 신호(DIV)의 클럭 사이클들이 진행함에 따라, 제어 코드(K)를 이용하여 제1 분배값(M1)을 디더링(dithering)할 수 있다. 예를 들어, 디더링 블록(170)은 주기적으로 또는 특정한 패턴에 따라, 제1 분배값(M1)의 시간의 흐름에 따른 평균이 정수가 아닌 값(예를 들어, 소수점을 갖는 값)이 되도록 디더링할 수 있다.
제어 코드(K)는 둘 이상의 비트들을 포함할 수 있다. 예를 들어, 디더링 블록(170)은 분주 신호(DIV)와 제어 코드(K)에 기반하여 디더링을 수행하는 델타-시그마 변조기(delta-sigma modulator)일 수 있다. 제어 코드(K)는 디더링 블록(170)의 저장소(171)에 미리 저장되거나, 또는 외부 장치(미도시) 또는 디지털 위상 고정 루프(100)의 다른 구성 요소로부터 저장소(171)에 로드될 수 있다.
디지털 위상 도메인 필터(180)는 분주 신호(DIV)를 수신할 수 있다. 디지털 위상 도메인 필터(180)는 위상 도메인에서 분주 신호(DIV)에 대해 저대역 통과 필터링을 수행할 수 있다. 예를 들어, 위상 도메인은 분주 신호(DIV)의 중심 주파수, 예를 들어 제3 주파수(f3)를 중심으로 주파수별 전력을 표시하되, 주파수 축을 로그 스케일로, 즉 위상에 해당하도록 표시한 도메인일 수 있다. 주파수 축은 지수적으로 증가하는 주파수를 나타낼 수 있다. 디지털 위상 도메인 필터(180)는 필터링의 결과를 피드백 신호(FEED)로 출력할 수 있다.
디더링 블록(170)은 디지털 위상 고정 루프(100)의 고정(lock-up) 속도를 증가시켜, 디지털 위상 고정 루프(100)의 성능을 향상시킨다. 그러나 디더링 블록(170)이 제1 분배값(M1)을 디더링하는 것은 위상 도메인에서 인-밴드(In-band) 잡음과 아웃-밴드(Out-band)의 잡음 및 스퍼를 유발할 수 있다. 특히, 아웃-밴드 스퍼는 디지털 위상 고정 루프(100)에서 주기적으로 고정이 해제되는 비선형성(nonlinearity)이 나타나는 문제를 유발할 수 있다.
이와 같은 문제를 해결하기 위하여, 본 발명의 실시 예에 따른 디지털 위상 고정 루프(100)는 디지털 위상 도메인 필터(180)를 포함한다. 디지털 위상 도메인 필터(180)는 위상 도메인에서 저대역 통과 필터링을 수행함으로써, 디더링 블록(170)에 의해 발생되는 잡음 및 스퍼를 억제한다. 따라서, 디지털 위상 고정 루프(100)의 신뢰성이 향상된다.
예시적으로, 자동 주파수 교정기(140)는 옵션일 수 있다. 자동 주파수 교정기(140)는 디지털 제어 발진기(130)와 결합되거나 또는 디지털 위상 고정 루프(100)에 포함되지 않을 수 있다. 자동 주파수 교정기(140)가 포함되지 않는 경우, 디지털 제어 발진기(130)는 교정 신호(CAL) 없이 디지털 코드(DC)에 따라 발진 신호(DCO)의 주파수를 조절할 수 있다.
도 2는 본 발명의 실시 예에 따른 디지털 위상 고정 루프(100)의 동작 방법을 보여주는 순서도이다. 도 1 및 도 2를 참조하면, S110 단계에서, 디지털 위상 검출기(110)는 피드백 신호(FEED)의 기준 신호(REF)에 대한 위상 앞섬(phase advance) 또는 위상 지연(phase delay)을 검출할 수 있다. 검출의 결과는 위상 정보(PI)로 출력된다.
S120 단계에서, 디지털 루프 필터(120)는 검출 결과를 누산할 수 있다. 예를 들어, 디지털 루프 필터(120)는 디지털 위상 검출기(110)로부터 출력되는 위상 정보(PI)를 누산할 수 있다. 누산의 결과는 디지털 코드(DC)로 출력될 수 있다. S130 단계에서, 디지털 제어 발진기(130)는 누산 결과에 따라 발진 신호(DCO)를 제어할 수 있다. 예를 들어, 디지털 제어 발진기(130)는 디지털 코드(DC)에 따라 발진 신호(DCO)의 제2 주파수(f2)를 제어할 수 있다.
예를 들어, 피드백 신호(FEED)의 위상이 기준 신호(REF)의 위상보다 앞서는 경우, 디지털 제어 발진기(130)는 디지털 코드(DC)에 따라 발진 신호(DCO)의 제2 주파수(f2)를 감소시킬 수 있다. 피드백 신호(FEED)의 위상이 기준 신호(REF)의 위상보다 지연되는 경우, 디지털 제어 발진기(130)는 디지털 코드(DC)에 따라 발진 신호(DCO)의 제2 주파수(f2)를 증가시킬 수 있다.
S140 단계에서, 제1 분주기(150)는 디더링 블록(170)으로부터의 소수점 디더링(fractional dithering)을 적용하며, 발진 신호(DCO)의 제2 주파수(f2)를 분주할 수 있다. 분주의 결과는 제3 주파수(f3)를 갖는 분주 신호(DIV)로 출력될 수 있다. S150 단계에서, 디지털 위상 도메인 필터(180)는 분주 신호(DIV)에 대해 위상 도메인에서 저대역 통과 필터링을 수행할 수 있다.
디지털 위상 도메인 필터(180)의 필터링에 의해, 디더링에 의해 발생하는 잡음 및 스퍼가 억제될 수 있다. 디지털 위상 도메인 필터(180)의 필터링의 결과는 피드백 신호(FEED)로 출력된다. S160 단계에서, 피드백 신호(FEED)는 디지털 위상 검출기(110)로 되먹임(feedback)된다.
도 3은 디지털 위상 도메인 필터(180)가 없는 경우의 발진 신호(DCO), 분주 신호(DIV), 그리고 기준 신호(REF)의 예들을 보여주는 타이밍도이다. 도 1 및 도 3을 참조하면, 발진 신호(DCO)의 주파수는 기준 신호(REF)의 주파수의 2배일 수 있다. 즉, 제1 분주기(150)의 제1 분배값(M1)은 '4'를 기반으로 디더링되는 것으로 가정된다.
제1 구간에서, 제1 분배값(M1)은 '4'일 수 있다. 분주 신호(DIV)는 디지털 제어 발진기(130)의 지터(jitter)의 영향을 받을 수 있다. 따라서, 분주 신호(DIV)의 상승 엣지는 제1 시점(T1)을 기준으로 제1 지터(J1)로 표시되는 가우시안 확률에 따라 위치할 수 있다. 기준 신호(REF)는 기준 신호(REF)의 신호원의 지터의 영향을 받는다. 따라서, 기준 신호(REF)의 상승 엣지는 제1 시점(T1)을 기준으로 제2 지터(J2)로 표시되는 가우시안 확률에 따라 위치할 수 있다.
제2 구간에서, 제1 분배값(M1)은 '4'일 수 있다. 분주 신호(DIV) 및 기준 신호(REF)의 상승 엣지들은 각각 제2 시점(T2)을 기준으로 제1 및 제2 지터들(J1, J2)로 표시되는 가우시안 확률에 따라 위치할 수 있다. 제2 구간의 이후에, 제1 분배값(M1)은 '5'로 디더링될 수 있다. 즉, 분주 신호(DIV)의 주파수는 발진 신호(DCO)의 1/5가 된다.
따라서, 분주 신호(DIV)의 상승 엣지와 기준 신호(REF)의 상승 엣지의 기준점들의 위치들이 달라진다. 기준 신호(REF)는 제4 시점(T4)을 기준으로 제2 지터(J2)로 표시되는 가우시안 확률에 따라 위치할 수 있다. 분주 신호(DIV)는 제5 시점(T5)을 기준으로 제1 지터(J1)로 표시되는 가우시안 확률에 따라 위치할 수 있다. 즉, 디더링에 의해 분주 신호(DIV)와 기준 신호(REF)의 기준점들의 사이에, 시간 차이(△T)가 발생한다.
도 4는 디지털 위상 검출기(110)가 출력하는 위상 정보(PI)의 평균(AVG(PI))을 보여준다. 도 4에서, 가로축은 시간 차이(△T)를 가리키고, 세로축은 평균(AVG(PI)을 가리킨다. 도 1, 도 3 및 도 4를 참조하면, 피드백 신호(FEED)의 위상이 기준 신호(REF)의 위상보다 지연된 때에, 위상 정보(PI)는 하이 레벨(High)일 수 있다. 피드백 신호(FEED)의 위상이 기준 신호(REF)의 위상보다 앞선(advance) 때에, 위상 정보(PI)는 로우 레벨(Low)일 수 있다.
도 3의 제1 및 제2 구간들에서, 분주 신호(DIV)의 상승 엣지의 가우시안 확률에 따른 위치와 기준 신호(REF)의 상승 엣지의 가우시안 확률에 따른 위치는 중복된다. 즉, 디더링에 의해 제1 분배값(M1)이 조절되지 않는 제1 및 제2 구간들에서, 제1 및 제2 지터들(J1, J2)에 의해, 피드백 신호(FEED)의 위상은 기준 신호(REF)의 위상보다 앞설 수도 있고 지연될 수도 있다.
즉, 시간 차이(△T)는 제1 및 제2 지터들(J1, J2)로 나타내어지는 오차 범위 내이며, 이는 디지털 위상 고정 루프(PLL)의 위상 추종에 의해 고정될 수 있다. 따라서, 시간의 흐름에 따라 위상 정보(PI)의 평균(AVG(PI))을 계산하면, 도 4에 도시된 것과 같이, 디더링에 의해 제1 분배값(M1)이 조절되지 않는 제1 및 제2 구간들에서 평균(AVG(PI))은 하이 레벨과 로우 레벨 사이에서 선형성(linearity)을 갖는 것으로 나타날 수 있다.
반면, 제2 구간의 이후와 같이 디더링에 의해 제2 분배값(M2)이 조절되는 경우, 분주 신호(DIV)의 상승 엣지의 가우시안 확률에 따른 위치와 기준 신호(REF)의 상승 엣지의 가우시안 확률에 따른 위치는 중복되지 않는다. 따라서, 디더링에 의해 제1 분배값(M1)이 조절될 때에, 위상 정보(PI)는 항상 하이 레벨 또는 로우 레벨로 나타난다. 평균(AVG(PI)) 또한 항상 하이 레벨 또는 로우 레벨로 나타난다.
즉, 디더링에 의해 제1 분배값(M1)이 조절될 때에(즉, 주기적으로 또는 특정한 패턴에 따라) 고정이 해제되는 현상이 발생할 수 있다. 또한, 도 4에 도시된 바와 같이, 제2 구간의 이후와 같이 디더링에 의해 제1 분배값(M1)이 조절되면, 시간 차이(△T)가 선형 범위를 벗어나 비선형 범위로 진입한다. 따라서, 디지털 위상 고정 루프(100)의 동작 영역에 비선형 영역이 포함된다. 동작 영역에 비선형 영역이 포함되는 것은 디지털 위상 고정 루프(100)의 성능을 저하시킨다.
도 5는 디지털 위상 도메인 필터(180)가 제공되지 않는 디지털 위상 고정 루프의 주파수 응답의 예를 보여준다. 도 5에서, 가로축은 주파수(F)를 나타내고, 세로축은 전력(P)을 나타낸다. 도 5를 참조하면, 주파수 응답은 중심 주파수(CF)를 기준으로 대칭적으로 나타난다. 디지털 위상 고정 루프가 비선형 영역에서 동작함에 따라, 다수의 스퍼들(SPUR)이 존재할 수 있다.
디지털 위상 고정 루프가 비선형 영역에서 동작하고, 잡음들 및 스퍼들(SPUR)이 발생하는 것을 방지하기 위하여, 본 발명의 실시 예에 따른 디지털 위상 고정 루프(100, 도 1 참조)는 디지털 위상 도메인 필터(180)를 포함한다. 디지털 위상 도메인 필터(180)는 위상 도메인에서 저대역 통과 필터링을 수행할 수 있다. 위상 도메인의 저대역 통과 필터링은 시간 차이(△T)가 비선형 영역으로 진입하는 것을 억제함으로써, 잡음 및 스퍼들(SPUR)을 억제할 수 있다.
도 6은 본 발명의 실시 예에 따른 디지털 위상 도메인 필터(180)의 예를 보여주는 블록도이다. 도 1 및 도 6을 참조하면, 디지털 위상 도메인 필터(180)는 제2 디지털 위상 검출기(181), 제2 디지털 루프 필터(182), 그리고 제2 디지털 제어 발진기(183)를 포함한다. 제2 디지털 위상 검출기(181)는 피드백 신호(FEED)와 분주 신호(DIV)의 위상 차이를 검출할 수 있다.
제2 디지털 위상 검출기(181)는 디지털 위상 검출기(110)와 동일한 구조를 가질 수 있으며, 다른 구조를 가질 수 있다. 제2 디지털 루프 필터(182)는 디지털 루프 필터(120)와 동일한 구조를 가질 수 있으며, 다른 구조를 가질 수 있다. 제2 디지털 루프 필터(180)와 디지털 루프 필터(120)의 대역폭들, 차수들, 그리고 품질 인자들은 같을 수 있으며 다를 수 있다.
제2 디지털 제어 발진기(183)의 구조는 디지털 제어 발진기(130)와 동일한 구조를 가질 수 있으며 다른 구조를 가질 수 있다. 제2 디지털 제어 발진기(183)의 주파수 범위는 디지털 제어 발진기(130)의 주파수 범위와 같을 수 있으며 다를 수 있다. 제2 디지털 제어 발진기(183)의 주파수 범위는 디지털 제어 발진기(130)의 주파수 범위보다 낮을 수 있다. 제2 디지털 제어 발진기(183)의 소비 전력은 디지털 제어 발진기(130)의 소비 전력보다 낮을 수 있다.
제2 디지털 위상 검출기(181), 제2 디지털 루프 필터(182), 그리고 제2 디지털 제어 발진기(183)는 분주 신호(DIV)와 동일한 주파수를 갖는 피드백 신호(FEED)를 출력하는 디지털 위상 고정 루프일 수 있다. 위상 고정 루프는 기준이 되는 신호(여기에서 분주 신호(DIV))의 위상을 특정한 시간(예를 들어, 제2 디지털 루프 필터(182)의 적분 시간))을 두고 추종한다. 따라서, 출력 신호(여기에서 피드백 신호(FEED))의 위상의 변화를 억제하는 위상 도메인의 저대역 통과 필터로 기능한다.
도 7은 디지털 위상 도메인 필터(180)가 적용되기 전과 적용된 후의 피드백 신호(FEED)의 제1 주파수(f1)의 시간의 흐름에 따른 변화를 보여준다. 도 7에서, 가로축은 시간(T)을 가리키고, 세로축은 주파수(F)를 가리킨다. 제1선(L1)은 디지털 위상 도메인 필터(180)가 적용되기 전의 피드백 신호의 주파수를 가리킨다. 제2선(L2)은 디지털 위상 도메인 필터(180)가 적용된 때의 피드백 신호(FEED)의 제1 주파수(f1)를 가리킨다.
도 1 및 도 7을 참조하면, 제1선(L1)은 중심 주파수(CF)를 중심으로 주기적으로(또는 패턴에 따라) 크게 변화하는 것으로 나타난다. 제1선(L1)의 변화는 주기적으로(또는 패턴에 따라) 디지털 위상 고정 루프(100)의 고정이 해제되는 현상에 의해 발생할 수 있다.
제2선(L2)은 중심 주파수(CF)를 중심으로 제1선(L1)보다 적은 변화를 보인다. 디지털 위상 도메인 필터(180)가 적용되면, 디지털 위상 고정 루프(100)는 비선형 영역으로 진입하지 않고 선형 영역에서만 동작한다. 따라서, 제1선(L1)과 같이 고정이 해제되는 현상 없이, 중심 주파수(CF), 즉 기준 신호(REF)의 기준 주파수(fref)를 정상적으로 추종할 수 있다.
도 8은 도 5와 비교하여 잡음 및 스퍼들(SPUR)이 감소하는 예를 보여준다. 도 8에서, 가로축은 주파수(F)를 나타내고, 세로축은 전력(P)을 나타낸다. 제3선(L3)은 도 5에 도시된 것과 동일한 주파수 응답을 보여주고, 제4선(L4)은 디지털 위상 도메인 필터(180)가 적용된 때의 디지털 위상 고정 루프(100)의 주파수 응답을 보여준다. 제4선(L4)을 제3선(L3)과 비교하면, 인-밴드 스퍼들(SPUR)이 35dB 정도 개선된다.
도 9는 위상 도메인에서 디지털 위상 도메인 필터에 의해 디지털 위상 고정 루프(100)의 특성이 개선되는 예를 보여준다. 도 9에서, 가로축은 로그 스케일로 증가하는 주파수(F)이고, 세로축은 출력 신호(OUT)의 기준 신호(REF)에 대한 잡음의 전력(P)을 나타낸다.
제5선(L5)은 디지털 위상 도메인 필터가 적용되지 않은 디지털 위상 고정 루프의 잡음의 특성을 나타낸다. 제6선(L6)은 디지털 위상 도메인 필터가 적용된 디지털 위상 고정 루프(100) 잡음의 특성을 나타낸다. 도 9에 도시된 바와 같이, 본 발명의 실시 예에 따른 디지털 위상 도메인 필터(180)가 적용되면, 인-밴드 및 아웃-밴드의 잡음 및 스퍼들이 감소한다.
제1 분배값(M1, 도 1 참조))의 디더링에 의한 잡음 및 스퍼를 감소시키기 위하여, 디지털-시간 변환기(DTC, Digital-to-Time)가 사용될 수 있다. 디지털-시간 변환기는 보상 로직의 제어에 따라, 분주 신호(DIV)의 지연량을 조절함으로써 시간 차이(△T, 도 3 참조)를 선형 영역(도 4 참조)으로 이동시킨다.
디지털-시간 변환기의 총 지연량은 기준 신호(REF)의 하나의 사이클과 동일하여야 한다. 이 기준을 만족시키기 위하여, 지연량을 계산 또는 설정하기 위한 보상 회로가 필요하다. 또한, 보상회로가 지연량을 계산 또는 설정하기 위한 보상 시간이 필요하다. 즉, 디지털-시간 변환기를 사용하면, 추가적인 복잡한 보상 회로가 필요하고, 디지털 위상 고정 루프가 동작하기 시작한 후 보상 시간 후에 출력 신호(OUT)가 기준 신호(REF)를 추종한다.
반면, 본 발명의 실시 예에 따르면, 디지털 위상 도메인 필터(180)는 위상 고정 루프와 동일한 구조를 가지며, 따라서 간단하게 구현될 수 있다. 또한, 디지털 위상 도메인 필터(180)가 적용되면, 디지털 위상 고정 루프(100)가 동작하기 시작한 후에 바로 출력 신호(OUT)가 기준 신호(REF)를 추종한다. 디지털 위상 도메인 필터(180)를 사용하는 디지털 위상 고정 루프(100)는 디지털-시간 변환기를 사용할 때와 비교하여 더 낮은 복잡도를 갖고, 더 빠른 고정 속도를 갖는다.
도 10은 본 발명의 실시 예에 따른 디지털 위상 검출기(110)의 예를 보여준다. 도 10을 참조하면, 디지털 위상 검출기(110)는 제1 플립플롭(111), 제2 플립플롭(112), 논리 게이트(113), 그리고 래치(114)를 포함한다. 제1 플립플롭(111), 제2 플립플롭(112), 논리 게이트(113), 그리고 래치(114)는 뱅-뱅(bang-bang) 디지털 위상 검출기를 형성할 수 있다.
제1 플립플롭(111)의 입력(D)에 전원 전압(VCC), 즉 로직 하이가 공급될 수 있다. 제1 플립플롭(111)의 클럭 입력에 기준 신호(REF)가 전달될 수 있다. 제2 플립플롭(112)의 입력(D)에 전원 전압(VCC), 즉 로직 하이가 공급될 수 있다. 제2 플립플롭(112)의 클럭 입력에 피드백 신호(FEED)가 전달될 수 있다. 제1 플립플롭(111)의 출력(Q)은 업 신호(UP)일 수 있다. 제2 플립플롭(112)의 출력(Q)은 다운 신호(DOWN)일 수 있다. 제1 및 제2 플립플롭들(111, 112)의 반전 출력들(/Q)은 사용되지 않을 수 있다.
논리 게이트(113)는 업 신호(UP) 및 다운 신호(DOWN)를 수신할 수 있다. 논리 게이트(113)는 업 신호(UP) 및 다운 신호(DOWN)에 대해 논리곱(AND) 연산을 수행할 수 있다. 논리 게이트(113)의 출력은 리셋 신호(RST)로서 제1 및 제2 플립플롭들(111, 112)의 리셋 입력들(R)에 전달될 수 있다.
래치(114)는 업 신호(UP) 및 다운 신호(DOWN)를 저장할 수 있다. 예를 들어, 래치(114)는 기준 신호(REF) 또는 피드백 신호(FEED)에 동기되어 업 신호(UP) 및 다운 신호(DOWN)를 저장할 수 있다. 래치(114)는 업 신호(UP) 및 다운 신호(DOWN) 중 하나, 업 신호(UP) 및 다운 신호(DOWN)가 조합된 결과, 또는 업 신호(UP) 및 다운 신호(DOWN)를 위상 정보(PI)로 출력할 수 있다.
도 11은 도 10의 위상 검출기가 동작하는 예를 보여주는 타이밍도이다. 도 10 및 도 11을 참조하면, 기준 신호(REF), 피드백 신호(FEED), 업 신호(UP), 다운 신호(DOWN), 그리고 리셋 신호들(RST)이 도시된다. 제1 구간에서, 피드백 신호(FEED)의 위상이 기준 신호(REF)의 위상보다 앞설 수 있다.
피드백 신호(FEED)의 상승 엣지에서, 제2 플립플롭(112)의 출력인 다운 신호(DOWN)가 하이 레벨이 된다. 기준 신호(REF)의 상승 엣지에서, 제1 플립플롭(111)의 출력인 업 신호(UP)가 하이 레벨이 된다. 업 신호(UP)와 다운 신호(DOWN) 모두가 하이 레벨이 되면, 리셋 신호(RST)가 하이 레벨이 된다. 리셋 신호(RST)가 하이 레벨이 되면, 업 신호(UP)와 다운 신호(DOWN) 모두 로우 레벨로 리셋될 수 있다.
다운 신호(DOWN)는 피드백 신호(FEED)의 상승 엣지에 동기되어 하이 레벨로 천이하고, 리셋 신호(RST)의 활성화에 따라 로우 레벨로 천이하는 펄스 신호일 수 있다. 업 신호(UP)는 기준 신호(REF)의 상승 엣지에 동기되어 하이 레벨로 천이하고, 리셋 신호(RST)의 활성화에 따라 로우 레벨로 천이하는 펄스 신호일 수 있다. 제1 구간에서 피드백 신호(FEED)의 위상이 기준 신호(REF)의 위상보다 앞서므로, 다운 신호(DOWN)의 펄스 폭이 업 신호(UP)의 펄스 폭보다 클 수 있다.
제2 구간에서, 피드백 신호(FEED)의 위상이 기준 신호(REF)의 위상보다 지연된다. 따라서, 제2 구간에서 다운 신호(DOWN)의 펄스 폭이 업 신호(UP)의 펄스 폭보다 작을 수 있다. 제3 구간에서, 피드백 신호(FEED)의 위상과 기준 신호(REF)의 위상이 일치한다. 다라서, 제3 구간에서, 다운 신호(DOWN)의 펄스 폭과 기준 신호(REF)의 펄스 폭이 일치한다. 래치(114)는 기준 신호(REF) 또는 피드백 신호(FEED)에 동기되어 업 신호(UP) 그리고/또는 다운 신호(DOWN)를 저장할 수 있다.
예시적으로, 래치(114)는 피드백 신호(FEED)에 동기되어 업 신호(DOWN) 그리고/또는 다운 신호(DOWN)를 저장하는 것으로 가정된다. 제1 구간에서, 피드백 신호(FEED)가 기준 신호(REF)보다 앞설 때에, 래치(114)는 업 및 다운 신호들(UP, DOWN)로 '01'을 저장할 수 있다. 제2 구간에서, 피드백 신호(FEED)가 기준 신호(REF)보다 지연될 때에, 래치(114)는 업 및 다운 신호들(UP, DOWN)로 '11'을 저장할 수 있다.
예시적으로, 래치(114)는 기준 신호(REF)에 동기되어 업 신호(DOWN) 그리고/또는 다운 신호(DOWN)를 저장하는 것으로 가정된다. 제1 구간에서, 피드백 신호(FEED)가 기준 신호(REF)보다 앞설 때에, 래치(114)는 업 및 다운 신호들(UP, DOWN)로 '11'을 저장할 수 있다. 제2 구간에서, 피드백 신호(FEED)가 기준 신호(REF)보다 지연될 때에, 래치(114)는 업 및 다운 신호들(UP, DOWN)로 '10'을 저장할 수 있다.
래치(114)는 업 및 다운 신호들(UP, DOWN), 업 및 다운 신호들(UP, DOWN) 중 하나, 또는 업 및 다운 신호들(UP, DOWN)을 조합하여 계산되는 신호를 위상 정보(PI)로 출력할 수 있다. 예를 들어, 래치(114)는 업 및 다운 신호들(UP, DOWN)의 펄스 폭들의 차이를 계산하고, 계산 결과를 위상 정보(PI)로 출력할 수 있다.
도 12는 본 발명의 실시 예에 따른 디지털 루프 필터(120)의 예를 보여준다. 예시적으로, 도 6의 제2 디지털 루프 필터(182) 또한 도 12에 도시된 것과 동일한 구조를 가질 수 있다. 도 1 및 도 12를 참조하면, 디지털 루프 필터(120)는 제1 증폭기(121), 제2 증폭기(122), 누산기(123), 그리고 덧셈기(126)를 포함한다.
제1 증폭기(121)는 위상 정보(PI)에 비례 이득(KP, Proportional Gain)을 적용하여 덧셈기(126)로 출력할 수 있다. 제2 증폭기(122)는 위상 정보(PI)에 적분 이득(KI, Integral Gain)을 적용하여 누산기(123)로 출력할 수 있다. 누산기(123)는 지연기(124) 및 누산기 덧셈기(125)를 포함한다.
누산기 덧셈기(125)는 제2 증폭기(122)의 출력과 지연기(124)의 출력을 더할 수 있다. 누산기 덧셈기(125)의 출력은 덧셈기(126) 및 지연기(124)로 전달된다. 지연기(124)는 누산기 덧셈기(125)의 출력을 지연하여 누산기 덧셈기(125)로 되먹일 수 있다.
덧셈기(126)는 제1 증폭기(121)의 출력과 누산기(123)의 출력을 더하여 디지털 코드(DC)로 출력할 수 있다. 예시적으로, 제1 증폭기(121), 제2 증폭기(122), 누산기(123), 그리고 덧셈기(126)는 기준 신호(REF) 또는 피드백 신호(FEED)에 동기되어 동작할 수 있다.
비례 이득(KP)과 적분 이득(KI)의 비율은 품질 인자와 같은 디지털 루프 필터(120)의 특성을 결정할 수 있다. 비례 이득(KP)과 적분 이득(KI)의 값들의 크기는 디지털 루프 필터(120)의 대역폭을 결정할 수 있다. 예를 들어, 비례 이득(KP)과 적분 이득(KI)의 값들이 증가할수록, 대역폭이 증가할 수 있다. 비례 이득(KP)과 적분 이득(KI)의 값들이 감소할수록, 대역폭이 감소할 수 있다.
도 13은 본 발명의 실시 예에 따른 디지털 제어 발진기(130)의 예를 보여준다. 도 1 및 도 13을 참조하면, 디지털 제어 발진기(130)는 제1 전류원들(131), 제2 전류원들(132), 제1 스위치들(133), 제2 스위치들(134), 전류 바이어스 블록(135), 그리고 인버터들(136)을 포함한다.
제1 전류원들(131)은 전원 전압(VCC)이 공급되는 노드와 제1 스위치들(133)의 사이에 연결된다. 제1 전류원들(131)은 각각 제1 스위치들(133)과 연결될 수 있다. 제1 스위치들(133)은 디지털 코드(DC)의 비트들 각각에 의해 제어될 수 있다. 즉, 디지털 코드(DC)는 제1 전류원들(131) 중 인버터들(136)에 전류를 공급하는 전류원들의 개수를 조절할 수 있다.
제2 전류원들(132)은 전원 전압(VCC)이 공급되는 노드와 제2 스위치들(134)의 사이에 연결된다. 제2 전류원들(132)은 각각 제2 스위치들(134)과 연결될 수 있다. 제2 스위치들(134)은 교정 신호(CAL)의 비트들 각각에 의해 제어될 수 있다. 즉, 교정 신호(CAL)는 제2 전류원들(132) 중 인버터들(136)에 전류를 공급하는 전류원들의 개수를 조절할 수 있다.
전류 바이어스 블록(135)은 제1 전류원들(131) 각각과 제2 전류원들(132) 각각이 공급하는 전류량들을 조절할 수 있다. 제1 전류원들(131)이 공급하는 전류량들은 동일하거나 서로 다를 수 있다. 제2 전류원들(132)이 공급하는 전류량들은 동일하거나 서로 다를 수 있다. 제2 전류원들(132) 각각이 공급하는 전류량은 제1 전류원들(131) 각각이 공급하는 전류량보다 클 수 있다.
인버터들(136)은 제1 전류원들(131) 중 제1 스위치들(133)에 의해 선택된 전류원들, 그리고 제2 전류원들(132) 중 제2 스위치들(134)에 의해 선택된 전류원들로부터 전류를 수신할 수 있다. 인버터들(136)은 수신되는 전류에 기반하여 동작할 수 있다. 인버터들(136)은 전류량이 증가하면 더 높은 주파수로 동작하고, 전류량이 감소하면 더 낮은 주파수로 동작할 수 있다. 인버터들(136) 사이의 노드들 중 하나는 발진 신호(DCO)로 출력될 수 있다. 인버터들(136)은 링(ring) 발진기를 형성할 수 있다.
도 14는 응용 예에 따른 디지털 위상 고정 루프(200)를 보여주는 블록도이다. 도 14를 참조하면, 디지털 위상 고정 루프(200)는 디지털 위상 검출기(210), 디지털 루프 필터(220), 디지털 제어 발진기(230), 자동 주파수 교정기(240), 제1 분주기(250), 제2 분주기(260), 디더링 블록(270), 디지털 위상 도메인 필터(280), 그리고 제3 분주기(290)를 포함한다.
제1 분주기(250)는 저장소(251)에 제1 분배값(M1)을 저장할 수 있다. 제2 분주기(260)는 저장소(261)에 제2 분배값(M2)을 저장할 수 있다. 디더링 블록(270)은 저장소(271)에 제어 코드(K)를 저장할 수 있다. 제3 분주기(290)는 저장소(291)에 제3 분배값(M3)을 저장할 수 있다.
도 1과 비교하면, 디지털 위상 고정 루프(200)는 제3 분주기(290)를 더 포함한다. 디지털 위상 도메인 필터(280)는 필터링된 신호(FIL)를 출력할 수 있다. 제3 분주기(290)는 제3 분배율(M3)로 필터링된 신호(FIL)를 분주할 수 있다. 제3 분주기(290)는 분주의 결과를 피드백 신호(FEED)로 출력할 수 있다. 예를 들어, 제3 분배값(M3)은 제3 분주기(290)의 저장소(291)에 미리 저장되거나, 또는 외부 장치(미도시) 또는 디지털 위상 고정 루프(200)의 다른 구성 요소로부터 저장소(291)에 로드될 수 있다.
제1 분주기(250)의 제1 분배값(M1)과 제3 분주기(290)의 제3 분배값(M1)의 곱은 도 1의 제1 분주기(150)의 제1 분배값(M1)과 동일할 수 있다. 제3 분주기(290)에 의해 제3 분배값(M3)이 디지털 위상 고정 루프(200)에 적용되면, 제1 분주기(250)의 제1 분배값(M1)이 도 1의 제1 분주기(150)의 제1 분배값(M1)보다 감소될 수 있다.
제1 분배값(M1)이 감소하면, 제1 분주기(250)가 출력하는 분주 신호(DIV)의 주파수가 도 1의 제1 분주기(150)가 출력하는 분주 신호(DIV)의 주파수보다 높다. 따라서, 디더링 블록(270)의 디더링에 의해 지터, 잡음 또는 스퍼가 추가되는 주파수 대역은 도 1의 디더링 블록(170)의 디더링에 의해 지터, 잡음 또는 스퍼가 추가되는 주파수 대역보다 높다.
따라서, 제1 분주기(250)로부터 출력되는 분주 신호(DIV)의 지터, 잡음 또는 스퍼가 디지털 위상 도메인 필터(280), 더 상세하게는 디지털 위상 도메인 필터(280)의 디지털 루프 필터(182, 도 6 참조)에 의해 억제되는 정도는 도 1의 제1 분주기(150)로부터 출력되는 분주 신호(DIV)의 지터, 잡음 또는 스퍼가 디지털 위상 도메인 필터(180), 더 상세하게는 디지털 위상 도메인 필터(180)의 디지털 루프 필터(182, 도 6 참조)에 의해 억제되는 정도보다 크다.
제3 분주기(290)가 제공됨으로써, 디더링 블록(270)의 디더링에 의해 추가되는 지터, 잡음 또는 스퍼는 디지털 위상 고정 루프(200)에서 더 용이하게 억제될 수 있다. 따라서, 디지털 위상 고정 루프(200)의 잡음이 더 억제되고, 동작 성능이 더 향상될 수 있다.
도 15는 다른 응용 예에 따른 디지털 위상 고정 루프(300)를 보여주는 블록도이다. 도 15를 참조하면, 디지털 위상 고정 루프(300)는 디지털 위상 검출기(310), 디지털 루프 필터(320), 디지털 제어 발진기(330), 자동 주파수 교정기(340), 제1 분주기(350), 제2 분주기(360), 디더링 블록(370), 디지털 위상 도메인 필터(380), 제3 분주기(390), 그리고 로직(301)을 포함한다.
제1 분주기(350)는 저장소(351)에 제1 분배값(M1)을 저장할 수 있다. 제2 분주기(360)는 저장소(361)에 제2 분배값(M2)을 저장할 수 있다. 디더링 블록(370)은 저장소(371)에 제어 코드(K)를 저장할 수 있다. 제3 분주기(390)는 저장소(3291)에 제3 분배값(M3)을 저장할 수 있다.
도 14의 디지털 위상 고정 루프(200)와 비교하면, 디지털 위상 고정 루프(300)는 로직(301)을 더 포함한다. 로직(301)은 제1 분주기(350)의 제1 분배값(M1), 제2 분주기(360)의 제2 분배값(M2), 그리고 제3 분주기(390)의 제3 분배값 중 적어도 하나를 조절할 수 있다.
예를 들어, 로직(301)은 내부적으로 정해진 알고리즘에 따라 제1 내지 제3 분배값들(M1~M3) 중 하나를 조절할 수 있다. 로직(301)은 외부 장치의 요청에 따라 또는 사용자의 조작에 따라 제1 내지 제3 분배값들(M1~M3) 중 하나를 조절할 수 있다.
예시적으로, 제1 및 제3 분배값들(M1, M3)의 곱은 일정하게 유지될 수 있다. 로직(301)이 제1 분배값(M1)을 증가 또는 감소시키는 경우, 로직(301)은 제1 분배값(M1)과 제3 분배값(M3)의 곱이 일정하도록 제3 분배값(M3)을 감소 또는 증가시킬 수 있다.
제1 분배값(M1)이 증가하고 제3 분배값(M3)이 감소하면, 분주 신호(DIV)의 주파수가 더 낮아진다. 따라서, 디지털 위상 도메인 필터(380)의 제2 디지털 제어 발진기(183, 도 6 참조)의 소비 전력이 감소할 수 있다. 제1 분배값(M1)이 감소하고 제3 분배값(M3)이 증가하면, 분주 신호(DIV)의 주파수가 더 높아진다. 따라서, 도 14를 참조하여 설명된 바와 같이, 디지털 위상 도메인 필터(380)에서 억제되는 잡음 또는 스퍼의 비율 또는 양이 더 증가할 수 있다.
도 16은 본 발명의 또 다른 응용 예에 따른 디지털 위상 고정 루프(400)를 보여주는 블록도이다. 도 16을 참조하면, 디지털 위상 고정 루프(400)는 디지털 위상 검출기(410), 디지털 루프 필터(420), 디지털 제어 발진기(430), 자동 주파수 교정기(440), 제1 분주기(450), 제2 분주기(460), 디더링 블록(470), 디지털 위상 도메인 필터(480), 제3 분주기(490), 로직(401), 그리고 에러 검출기(402)를 포함한다.
제1 분주기(350)는 저장소(351)에 제1 분배값(M1)을 저장할 수 있다. 제2 분주기(360)는 저장소(361)에 제2 분배값(M2)을 저장할 수 있다. 디더링 블록(370)은 저장소(371)에 제어 코드(K)를 저장할 수 있다. 제3 분주기(390)는 저장소(391)에 제3 분배값(M3)을 저장할 수 있다.
도 15의 디지털 위상 고정 루프(300)와 비교하면, 디지털 위상 고정 루프(400)는 에러 검출기(402)를 더 포함한다. 에러 검출기(402)는 위상 정보(PI)로부터 에러를 검출할 수 있다. 예를 들어, 에러는 출력 신호(OUT)의 기준 신호(REF)에 대한 에러를 나타낼 수 있다. 에러는 출력 신호(OUT)를 기준 신호(REF)에 고정할 때에 출력 신호(OUT)에 더해진 잡음 또는 스퍼를 나타낼 수 있다.
예를 들어, 에러 검출기(402)는 위상 정보(PI)의 누적 합 또는 누적 평균을 계산함으로써, 또는 위상 정보(PI)의 특정 클럭 사이클의 값과 그 이전 클럭 사이클의 값을 비교함으로써 에러를 검출할 수 있다. 에러 검출기(402)는 검출된 에러를 나타내는 에러 정보(EI)를 출력할 수 있다. 에러 정보(EI)는 현재 클럭 사이클 또는 최근 특정 개수의 클럭 사이클들 동안의 에러 또는 누적된 에러를 값으로 나타낼 수 있다.
로직(401)은 에러 검출기(402)로부터 에러 정보를 수신할 수 있다. 로직(401)은 에러 정보(EI)에 따라 제1 내지 제3 분배값들(M1~M3) 중 적어도 하나를 조절할 수 있다. 더 구체적으로, 로직(401)은 에러 정보(EI)에 따라 제1 및 제3 분배값들(M1, M3)의 곱을 유지하면서 제1 및 제3 분배값들(M1, M3)을 조절할 수 있다.
도 17은 도 16의 디지털 위상 고정 루프(400)의 동작 방법을 보여주는 순서도이다. 도 16 및 도 17을 참조하면, S210 단계에서, 에러 검출기(402)는 에러 정보(EI)를 검출할 수 있다. 검출된 에러 정보(EI)는 로직(401)으로 전달될 수 있다. S220 단계에서, 로직(401)은 현재 동작 모드가 절전 모드(power saving mode)인지 판단한다. 현재 동작 모드가 절전 모드이면, S250 단계가 수행된다. 현재 동작 모드가 절전 모드가 아닌 정상 모드이면, S230 단계가 수행된다.
현재 동작 모드가 정상 모드이면, S230 단계에서, 로직(401)은 에러 정보(EI)를 문턱값과 비교할 수 있다. 문턱값은 로직(401)에 미리 설정된 값일 수 있다. 문턱값은 외부 장치 또는 사용자에 의해 로직(401)에 설정되는 값일 수 있다. 에러 정보(EI)가 문턱값보다 작지 않으면, 로직(401)은 정상 모드를 유지하고 동작 모드를 변경하지 않는다.
에러 정보(EI)가 문턱값보다 작으면, S240 단계에서 로직(401)은 절전 모드로 진입하도록 디지털 위상 고정 루프(400)를 제어할 수 있다. 예를 들어, 로직(401)은 제1 및 제3 분배값들(M1, M3)의 곱을 유지하면서, 제3 분배값(M3)을 감소시키고 제1 분배값(M1)을 증가시킬 수 있다. 제3 분배값(M3)이 감소되면, 디지털 위상 도메인 필터(480)의 제2 디지털 제어 발진기(183, 도 6 참조)의 소비 전력이 감소할 수 있다.
현재 동작 모드가 절전 모드가 아니면, S250 단계에서, 로직(401)은 에러 정보(EI)가 문턱값과 같거나 그보다 큰 지 판단할 수 있다. 에러 정보(EI)가 문턱값과 같거나 그보다 크지 않으면, 로직(401)은 절전 모드를 유지하고 동작 모드를 변경하지 않는다. 에러 정보(EI)가 문턱값과 같거나 그보다 크면, S260 단계에서 로직(401)은 정상 모드로 진입할 수 있다. 예를 들어, 로직(401)은 제1 및 제3 분배값들(M1, M3)을 리셋할 수 있다.
예시적으로, 도 15 및 도 16에서, 로직(301 또는 401)은 제1 내지 제3 분배값들(M1~M3) 중 적어도 하나를 조절하는 것으로 설명되었다. 이에 더하여, 로직(301 또는 401)은 제1 내지 제3 분배값들(M1~M3) 중 적어도 하나를 단계적으로 조절할 수 있다. 예를 들어, 도 16에서, 로직(401)은 에러 정보(EI)의 값이 속한 범위에 따라 제1 및 제3 분배값들(M1, M3)을 단계적으로 조절(예를 들어, 증가 또는 감소)할 수 있다.
예시적으로, 도 17에 도시된 순서도는 디지털 위상 고정 루프(400)가 동작하는 하나의 클럭 사이클(예를 들어, 기준 신호(REF) 또는 피드백 신호(FEED)의 클럭 사이클) 동안에 수행될 수 있다. 다음 클럭 사이클에서, 도 17에 도시된 순서도에 따라 로직(401)은 동작 모드를 선택할 수 있다.
다른 예로서, 디지털 위상 고정 루프(400)가 동작하는 특정 개수의 클럭 사이클들 동안에, 에러 검출기(402)는 에러 정보(EI)를 누적할 수 있다. 누적된 에러 정보(EI)에 따라, 로직(401)은 동작 모드를 선택할 수 있다. 즉, 동작 모드의 선택은 특정한 개수의 기준 신호(REF) 또는 피드백 신호(FEED)의 클럭 사이클들 동안 한번씩 수행될 수 있다.
상술된 바와 같이, 에러 정보(EI)가 문턱값보다 작으면, 로직(401)은 절전 모드로 진입하도록 디지털 위상 고정 루프(400)를 제어할 수 있다. 에러 정보(EI)가 문턱값과 같거나 그보다 크면, 로직(401)은 정상 모드로 진입하도록 디지털 위상 고정 루프(400)를 제어할 수 있다.
'정상 모드' 및 '절전 모드'의 용어들은 디지털 위상 고정 루프(400)의 동작 모드를 구분하기 위해 사용되며, 본 발명의 기술적 사상을 한정하지 않는다. 예를 들어, '정상 모드'는 '절전 모드'보다 상대적으로 더 잡음을 억압한다는 관점에서 '잡음 억압 모드'로 불릴 수 있다. 또한, '절전 모드'는 '잡음 억압 모드'와 비교하여 '정상 모드'로 불릴 수 있다.
도 18은 도 15의 디지털 위상 고정 루프(300)의 응용 예에 따른 디지털 위상 고정 루프(500)를 보여주는 블록도이다. 도 18을 참조하면, 디지털 위상 고정 루프(500)는 디지털 위상 검출기(510), 디지털 루프 필터(520), 디지털 제어 발진기(530), 자동 주파수 교정기(540), 제1 분주기(550), 제2 분주기(560), 디더링 블록(570), 디지털 위상 도메인 필터(580), 제3 분주기(590), 그리고 로직(501)을 포함한다.
제1 분주기(550)는 저장소(551)에 제1 분배값(M1)을 저장할 수 있다. 제2 분주기(560)는 저장소(561)에 제2 분배값(M2)을 저장할 수 있다. 디더링 블록(570)은 저장소(571)에 제어 코드(K)를 저장할 수 있다. 제3 분주기(590)는 저장소(591)에 제3 분배값(M3)을 저장할 수 있다.
도 15의 디지털 위상 고정 루프(300)와 비교하면, 디지털 위상 고정 루프(500)에서 로직(501)은 제1 내지 제3 분배값들(M1~M3)을 조절하지 않는다. 디지털 위상 고정 루프(500)의 로직(501)은 디지털 위상 도메인 필터(580)를 제어할 수 있다.
도 19는 도 18의 디지털 위상 고정 루프(500)의 디지털 위상 도메인 필터(580)의 예를 보여준다. 도 18 및 도 19를 참조하면, 디지털 위상 도메인 필터(580)는 제2 디지털 위상 검출기(581), 제2 디지털 루프 필터(582), 그리고 제2 디지털 제어 발진기(583)를 포함한다.
제2 디지털 위상 검출기(581) 및 제2 디지털 제어 발진기(583)는 도 6의 제2 디지털 위상 검출기(181) 및 제2 디지털 제어 발진기(183)를 참조하여 설명된 것과 동일하게 동작할 수 있다. 따라서, 중복되는 설명은 생략된다. 제2 디지털 루프 필터(582)는 제1 및 제2 증폭기들(584, 585), 덧셈기(589), 그리고 누산기(586)를 포함한다. 누산기(586)는 누산기 덧셈기(587) 및 지연기(588)를 포함한다. 제2 디지털 루프 필터(582)는 도 6 및 도 12를 참조하여 설명된 제2 디지털 루프 필터(182)와 동일하게 동작할 수 있다. 따라서, 중복되는 설명은 생략된다.
로직(501)은 제1 증폭기(584)의 비례 이득(KP)과 제2 증폭기(585)의 적분 이득(KI)을 조절할 수 있다. 예를 들어, 로직(501)은 비례 이득(KP)과 적분 이득(KI)의 비율을 일정하게 유지하면서, 비례 이득(KP) 및 적분 이득(KI)을 증가 또는 감소시킬 수 있다.
비례 이득(KP) 및 적분 이득(KI)이 증가하면, 제2 디지털 루프 필터(582)의 대역폭이 증가한다. 대역폭이 증가하면, 분주 신호(DIV)와 필터링된 신호(FIL)의 위상 차이에 대한 정보 중 더 많은 부분이 제2 디지털 루프 필터(582)를 통과하여 제2 디지털 제어 발진기(583)로 전달된다. 따라서, 디지털 위상 고정 루프(500)의 출력 신호(OUT)가 기준 신호(REF)를 추종하는 응답 시간이 감소한다.
비례 이득(KP) 및 적분 이득(KI)이 감소하면, 제2 디지털 루프 필터(582)의 대역폭이 감소한다. 대역폭이 증가하면, 분주 신호(DIV)와 필터링된 신호(FIL)의 위상 차이에 존재하는 잡음 및 스퍼 중 더 많은 부분이 제2 디지털 루프 필터(582)에서 차단된다. 따라서, 디지털 위상 고정 루프(500)의 출력 신호(OUT)의 기준 신호(REF)에 대한 에러가 감소한다.
도 20은 도 19의 디지털 위상 고정 루프(500)의 응용 예에 따른 디지털 위상 고정 루프(600)를 보여주는 블록도이다. 도 20을 참조하면, 디지털 위상 고정 루프(600)는 디지털 위상 검출기(610), 디지털 루프 필터(620), 디지털 제어 발진기(630), 자동 주파수 교정기(640), 제1 분주기(650), 제2 분주기(660), 디더링 블록(670), 디지털 위상 도메인 필터(680), 제3 분주기(690), 로직(601), 그리고 에러 검출기(602)를 포함한다.
제1 분주기(650)는 저장소(651)에 제1 분배값(M1)을 저장할 수 있다. 제2 분주기(660)는 저장소(661)에 제2 분배값(M2)을 저장할 수 있다. 디더링 블록(670)은 저장소(671)에 제어 코드(K)를 저장할 수 있다. 제3 분주기(690)는 저장소(691)에 제3 분배값(M3)을 저장할 수 있다.
도 19의 디지털 위상 고정 루프(500)와 비교하면, 디지털 위상 고정 루프(600)는 에러 검출기(602)를 더 포함한다. 도 16을 참조하여 설명된 바와 같이, 에러 검출기(402)는 위상 정보(PI)로부터 에러를 검출할 수 있다. 예를 들어, 에러는 출력 신호(OUT)의 기준 신호(REF)에 대한 에러를 나타낼 수 있다.
로직(601)은 에러 검출기(602)로부터 에러 정보를 수신할 수 있다. 로직(601)은 에러 정보(EI)에 따라 디지털 위상 도메인 필터(680)를 조절할 수 있다. 더 구체적으로, 로직(601)은 디지털 위상 도메인 필터(680)의 제2 디지털 루프 필터(582)의 대역폭을 조절할 수 있다.
도 21은 도 20의 디지털 위상 고정 루프(600)의 동작 방법을 보여주는 순서도이다. 도 20 및 도 21을 참조하면, S310 단계에서, 에러 검출기(602)는 에러 정보(EI)를 검출할 수 있다. 검출된 에러 정보(EI)는 로직(601)으로 전달될 수 있다. S320 단계에서, 로직(601)은 현재 동작 모드가 잡음 억압 모드(noise suppression mode)인지 판단한다. 현재 동작 모드가 잡음 억압 모드이면, S350 단계가 수행된다. 현재 동작 모드가 잡음 억압 모드가 아닌 정상 모드이면, S330 단계가 수행된다.
현재 동작 모드가 정상 모드이면, S330 단계에서, 로직(601)은 에러 정보(EI)를 문턱값과 비교할 수 있다. 문턱값은 로직(601)에 미리 설정된 값일 수 있다. 문턱값은 외부 장치 또는 사용자에 의해 로직(601)에 설정되는 값일 수 있다. 에러 정보(EI)가 문턱값보다 크지 않으면, 로직(601)은 정상 모드를 유지하고 동작 모드를 변경하지 않는다.
에러 정보(EI)가 문턱값보다 크면, S340 단계에서 로직(601)은 잡음 억압 모드로 진입하도록 디지털 위상 고정 루프(600)를 제어할 수 있다. 예를 들어, 로직(601)은 비례 이득(KP) 및 적분 이득(KI)의 비율을 유지하면서 비례 이득(KP) 및 적분 이득(KI)을 감소시킬 수 있다. 비례 이득(KP) 및 적분 이득(KI)이 감소되면, 디지털 위상 도메인 필터(680)의 제2 디지털 루프 필터(482, 도 19 참조)의 대역폭이 감소한다. 따라서, 제2 디지털 루프 필터(482)에서 더 많은 잡음과 스퍼가 차단된다.
현재 동작 모드가 잡음 억제 모드가 아니면, S350 단계에서, 로직(601)은 에러 정보(EI)가 문턱값과 같거나 그보다 작은 지 판단할 수 있다. 에러 정보(EI)가 문턱값과 같거나 그보다 작지 않으면, 로직(601)은 잡음 억압 모드를 유지하고 동작 모드를 변경하지 않는다. 에러 정보(EI)가 문턱값과 같거나 그보다 작으면, S360 단계에서 로직(601)은 정상 모드로 진입할 수 있다. 예를 들어, 로직(601)은 비례 이득(KP) 및 적분 이득(KI)을 리셋할 수 있다.
예시적으로, 도 18 및 도 20에서, 로직(501 또는 601)은 비례 이득(KP) 및 적분 이득(KI)을 조절하는 것으로 설명되었다. 이에 더하여, 로직(501 또는 601)은 비례 이득(KP) 및 적분 이득(KI)을 단계적으로 조절할 수 있다. 예를 들어, 도 20에서, 로직(601)은 에러 정보(EI)의 값이 속한 범위에 따라 비례 이득(KP) 및 적분 이득(KI)을 단계적으로 조절(예를 들어, 증가 또는 감소)할 수 있다.
예시적으로, 도 21에 도시된 순서도는 디지털 위상 고정 루프(600)가 동작하는 하나의 클럭 사이클(예를 들어, 기준 신호(REF) 또는 피드백 신호(FEED)의 클럭 사이클) 동안에 수행될 수 있다. 다음 클럭 사이클에서, 도 21에 도시된 순서도에 따라 로직(601)은 동작 모드를 선택할 수 있다.
다른 예로서, 디지털 위상 고정 루프(600)가 동작하는 특정 개수의 클럭 사이클들 동안에, 에러 검출기(602)는 에러 정보(EI)를 누적할 수 있다. 누적된 에러 정보(EI)에 따라, 로직(601)은 동작 모드를 선택할 수 있다. 즉, 동작 모드의 선택은 특정한 개수의 기준 신호(REF) 또는 피드백 신호(FEED)의 클럭 사이클들 동안 한번씩 수행될 수 있다.
상술된 바와 같이, 에러 정보(EI)가 문턱값보다 크면, 로직(601)은 잡음 억압 모드로 진입하도록 디지털 위상 고정 루프(600)를 제어할 수 있다. 에러 정보(EI)가 문턱값과 같거나 그보다 작으면, 로직(601)은 정상 모드로 진입하도록 디지털 위상 고정 루프(600)를 제어할 수 있다.
도 22는 도 18의 디지털 위상 고정 루프(500)의 응용 예에 따른 디지털 위상 고정 루프(700)를 보여주는 블록도이다. 도 22를 참조하면, 디지털 위상 고정 루프(700)는 디지털 위상 검출기(710), 디지털 루프 필터(720), 디지털 제어 발진기(730), 자동 주파수 교정기(740), 제1 분주기(750), 제2 분주기(760), 디더링 블록(770), 디지털 위상 도메인 필터(780), 그리고 로직(701)을 포함한다.
제1 분주기(750)는 저장소(751)에 제1 분배값(M1)을 저장할 수 있다. 제2 분주기(760)는 저장소(761)에 제2 분배값(M2)을 저장할 수 있다. 디더링 블록(770)은 저장소(771)에 제어 코드(K)를 저장할 수 있다.
도 18과 비교하면, 디지털 위상 고정 루프(700)에 제3 분주기(590)가 제공되지 않는다. 로직(601)은 위상 도메인 필터(780)의 제2 디지털 루프 필터(482, 도 19 참조)의 대역폭을 조절할 수 있다. 제3 분주기(590)가 제공되지 않는 것을 제외하면, 디지털 위상 고정 루프(700)는 도 18의 디지털 위상 고정 루프(500)와 동일하다. 따라서, 중복되는 설명은 생략된다.
도 23은 도 20의 디지털 위상 고정 루프(600)의 응용 예에 따른 디지털 위상 고정 루프(800)를 보여주는 블록도이다. 도 23을 참조하면, 디지털 위상 고정 루프(800)는 디지털 위상 검출기(810), 디지털 루프 필터(820), 디지털 제어 발진기(830), 자동 주파수 교정기(840), 제1 분주기(850), 제2 분주기(860), 디더링 블록(870), 디지털 위상 도메인 필터(880), 로직(801), 그리고 에러 검출기(802)를 포함한다.
제1 분주기(850)는 저장소(851)에 제1 분배값(M1)을 저장할 수 있다. 제2 분주기(860)는 저장소(861)에 제2 분배값(M2)을 저장할 수 있다. 디더링 블록(870)은 저장소(871)에 제어 코드(K)를 저장할 수 있다.
도 20과 비교하면, 디지털 위상 고정 루프(800)에 제3 분주기(690)가 제공되지 않는다. 로직(801)은 에러 정보(EI)에 따라 디지털 위상 도메인 필터(880)의 제2 디지털 루프 필터(482, 도 19 참조)의 대역폭을 조절할 수 있다. 제3 분주기(890)가 제공되지 않는 것을 제외하면, 디지털 위상 고정 루프(800)는 도 20의 디지털 위상 고정 루프(600)와 동일하다. 따라서, 중복되는 설명은 생략된다.
도 24는 도 15 및 도 18의 디지털 위상 고정 루프들(300, 500)의 응용 예에 따른 디지털 위상 고정 루프(900)를 보여주는 블록도이다. 도 24를 참조하면, 디지털 위상 고정 루프(900)는 디지털 위상 검출기(910), 디지털 루프 필터(920), 디지털 제어 발진기(930), 자동 주파수 교정기(940), 제1 분주기(950), 제2 분주기(960), 디더링 블록(970), 디지털 위상 도메인 필터(980), 그리고 로직(901)을 포함한다.
제1 분주기(950)는 저장소(951)에 제1 분배값(M1)을 저장할 수 있다. 제2 분주기(960)는 저장소(961)에 제2 분배값(M2)을 저장할 수 있다. 디더링 블록(970)은 저장소(971)에 제어 코드(K)를 저장할 수 있다. 제3 분주기(990)는 저장소(991)에 제3 분배값(M3)을 저장할 수 있다.
도 15를 참조하여 설명된 바와 같이, 로직(901)은 제1 내지 제3 분배값들(M1~M3) 중 적어도 하나를 조절할 수 있다. 또한, 도 18을 참조하여 설명된 바와 같이, 로직(901)은 디지털 위상 도메인 필터(980)의 제2 디지털 루프 필터(482, 도 19 참조)의 대역폭을 조절할 수 있다.
도 25는 도 16 및 도 20의 디지털 위상 고정 루프들(400, 600)의 응용 예에 따른 디지털 위상 고정 루프(1000)를 보여주는 블록도이다. 도 25를 참조하면, 디지털 위상 고정 루프(1000)는 디지털 위상 검출기(1010), 디지털 루프 필터(1020), 디지털 제어 발진기(1030), 자동 주파수 교정기(1040), 제1 분주기(1050), 제2 분주기(1060), 디더링 블록(1070), 디지털 위상 도메인 필터(1080), 로직(1001), 그리고 에러 검출기(1002)를 포함한다.
제1 분주기(1050)는 저장소(1051)에 제1 분배값(M1)을 저장할 수 있다. 제2 분주기(1060)는 저장소(1061)에 제2 분배값(M2)을 저장할 수 있다. 디더링 블록(1070)은 저장소(1071)에 제어 코드(K)를 저장할 수 있다. 제3 분주기(1090)는 저장소(1091)에 제3 분배값(M3)을 저장할 수 있다.
도 16을 참조하여 설명된 바와 같이, 로직(1001)은 에러 정보(EI)에 따라 제1 내지 제3 분배값들(M1~M3) 중 적어도 하나를 조절할 수 있다. 또한, 도 20을 참조하여 설명된 바와 같이, 로직(1001)은 에러 정보(EI)에 따라 디지털 위상 도메인 필터(1080)의 제2 디지털 루프 필터(482, 도 19 참조)의 대역폭을 조절할 수 있다.
도 26은 도 25의 디지털 위상 고정 루프(1000)의 동작 방법을 보여주는 순서도이다. 도 25 및 도 26을 참조하면, S410 단계에서, 에러 검출기(1002)는 에러 정보(EI)를 검출할 수 있다. 검출된 에러 정보(EI)는 로직(1001)으로 전달될 수 있다. S420 단계에서, 로직(1001)은 현재 동작 모드가 잡음 억압 모드(noise suppression mode)인지 판단한다. 현재 동작 모드가 잡음 억압 모드이면, S450 단계가 수행된다. 현재 동작 모드가 잡음 억압 모드가 아닌 정상 모드이면, S430 단계가 수행된다.
현재 동작 모드가 정상 모드이면, S430 단계에서, 로직(1001)은 에러 정보(EI)를 문턱값과 비교할 수 있다. 문턱값은 로직(1001)에 미리 설정된 값일 수 있다. 문턱값은 외부 장치 또는 사용자에 의해 로직(1001)에 설정되는 값일 수 있다. 에러 정보(EI)가 문턱값보다 크지 않으면, 로직(1001)은 정상 모드를 유지하고 동작 모드를 변경하지 않는다.
에러 정보(EI)가 문턱값보다 크면, S440 단계에서 로직(1001)은 잡음 억압 모드로 진입하도록 디지털 위상 고정 루프(1000)를 제어할 수 있다. 예를 들어, 로직(1001)은 비례 이득(KP) 및 적분 이득(KI)의 비율을 유지하면서 비례 이득(KP) 및 적분 이득(KI)을 감소시킴으로써 대역폭을 줄일 수 있다. 또한, 로직(1001)은 제1 및 제3 분배값들(M1, M3)의 곱을 유지하면서, 제3 분배값(M3)을 증가시키고 제1 분배값(M1)을 감소시킬 수 있다.
현재 동작 모드가 잡음 억제 모드가 아니면, S450 단계에서, 로직(1001)은 에러 정보(EI)가 문턱값과 같거나 그보다 작은 지 판단할 수 있다. 에러 정보(EI)가 문턱값과 같거나 그보다 작지 않으면, 로직(1001)은 잡음 억압 모드를 유지하고 동작 모드를 변경하지 않는다. 에러 정보(EI)가 문턱값과 같거나 그보다 작으면, S460 단계에서 로직(1001)은 정상 모드로 진입할 수 있다. 예를 들어, 로직(1001)은 비례 이득(KP) 및 적분 이득(KI)을 리셋할 수 있다.
예시적으로, 도 24 및 도 25에서, 로직(901 또는 1001)은 비례 이득(KP) 및 적분 이득(KI), 그리고 제1 및 제3 분배값들(M1, M3)을 조절하는 것으로 설명되었다. 이에 더하여, 로직(901 또는 1001)은 비례 이득(KP) 및 적분 이득(KI), 그리고 제1 및 제3 분배값들(M1, M3)을 단계적으로 조절할 수 있다. 예를 들어, 도 25에서, 로직(1001)은 에러 정보(EI)의 값이 속한 범위에 따라 비례 이득(KP) 및 적분 이득(KI), 그리고 제1 및 제3 분배값들(M1, M3)을 단계적으로 조절(예를 들어, 증가 또는 감소)할 수 있다.
예시적으로, 도 24 및 도 25에서, 로직(901 또는 1001)은 비례 이득(KP) 및 적분 이득(KI), 그리고 제1 및 제3 분배값들(M1, M3)을 함께 조절하는 것으로 설명되었다. 그러나 로직(901 또는 1001)은 비례 이득(KP) 및 적분 이득(KI)을 제1 및 제3 분배값들(M1, M3)과 독립적으로 조절할 수 있다. 또한, 로직(901 또는 1001)은 제1 및 제3 분배값들(M1, M3)을 비례 이득(KP) 및 적분 이득(KI)과 독립적으로 조절할 수 있다.
예시적으로, 로직(901 또는 1001)은 비례 이득(KP) 및 적분 이득(KI)을 조절할 것인지 또는 제1 및 제3 분배값들(M1, M3)을 조절할 것인지를 외부 장치의 요청에 따라, 사용자의 제어에 따라, 또는 내부 알고리즘에 따라 결정할 수 있다. 예를 들어, 도 25에서, 로직(1001)은 비례 이득(KP) 및 적분 이득(KI)을 조절할 것인지 또는 제1 및 제3 분배값들(M1, M3)을 조절할 것인지를 에러 정보(EI)에 따라 결정할 수 있다.
예시적으로, 도 26에 도시된 순서도는 디지털 위상 고정 루프(1000)가 동작하는 하나의 클럭 사이클(예를 들어, 기준 신호(REF) 또는 피드백 신호(FEED)의 클럭 사이클) 동안에 수행될 수 있다. 다음 클럭 사이클에서, 도 25에 도시된 순서도에 따라 로직(1001)은 동작 모드를 선택할 수 있다.
다른 예로서, 디지털 위상 고정 루프(1000)가 동작하는 특정 개수의 클럭 사이클들 동안에, 에러 검출기(1002)는 에러 정보(EI)를 누적할 수 있다. 누적된 에러 정보(EI)에 따라, 로직(1001)은 동작 모드를 선택할 수 있다. 즉, 동작 모드의 선택은 특정한 개수의 기준 신호(REF) 또는 피드백 신호(FEED)의 클럭 사이클들 동안 한번씩 수행될 수 있다.
상술된 바와 같이, 에러 정보(EI)가 문턱값보다 크면, 로직(1001)은 잡음 억압 모드로 진입하도록 디지털 위상 고정 루프(1000)를 제어할 수 있다. 에러 정보(EI)가 문턱값과 같거나 그보다 작으면, 로직(1001)은 정상 모드로 진입하도록 디지털 위상 고정 루프(1000)를 제어할 수 있다.
도 27은 도 1의 디지털 위상 고정 루프(100)의 응용 예를 보여준다. 도 27을 참조하면, 디지털 위상 고정 루프(1100)는 디지털 위상 검출기(1110), 디지털 루프 필터(1120), 디지털 제어 발진기(1130), 자동 주파수 교정기(1140), 제1 분주기(1150), 제2 분주기(1160), 디더링 블록(1170), 그리고 디지털 위상 도메인 필터(1180)를 포함한다.
제1 분주기(1150)는 저장소(1151)에 제1 분배값(M1)을 저장할 수 있다. 제2 분주기(1160)는 저장소(1161)에 제2 분배값(M2)을 저장할 수 있다. 디더링 블록(1170)은 저장소(1171)에 제어 코드(K)를 저장할 수 있다.
도 1의 디지털 위상 고정 루프(100)와 비교하면, 디지털 위상 고정 루프(1100)의 디더링 블록(1170)은 변조 주파수(MF, modulation frequency) 및 변조 율(MR, modulation ratio)의 정보를 저장소들(1172, 1173)에 더 저장할 수 있다. 디더링 블록(1170)은 변조 주파수(MF) 및 변조 율(MR)에 따라 분주 신호(DIV)의 제3 주파수(f3)를 변조할 수 있다.
도 28은 디더링 블록(1170)에 의해 분주 신호(DIV)의 제3 주파수(f3)가 변조되는 예를 보여준다. 도 28에서, 가로 축은 시간(T)을 가리키고, 세로 축은 주파수(F)를 가리킨다. 도 27 및 도 28을 참조하면, 제3 주파수(f3)는 중심 주파수(CF)를 기준으로 변화할 수 있다. 중심 주파수(CF)는 제3 주파수(f3)가 변조되지 않는 때에 갖는 주파수일 수 있다.
예를 들어, 제3 주파수(f3)는 변조에 따라 주기적인 패턴을 갖고 변화할 수 있다. 제3 주파수(f3)가 변화하는 패턴의 주기는 변조 주파수(MF)의 역수에 해당할 수 있다. 제3 주파수(f3)의 변화 량(또는 변화 폭)은 변조 율(MR)에 따라 결정될 수 있다. 예를 들어, 제3 주파수(f3)는 중심 주파수(CF)를 기준으로 중심 주파수(CF)와 변조 율(MR)의 곱에 해당하는 만큼 변화할 수 있다.
예기적으로. 도 28에서 제3 주파수(f3)는 고정된 기울기로 최대 점으로부터 최저 점으로 감소하고 그리고 고정된 기울기로 최저 점으로부터 최대 점으로 증가하는 패턴을 갖는 것으로 도시된다. 그러나 제3 주파수(f3)의 패턴, 예를 들어 제3 주파수(f3)가 변화하는 파형은 도 28에 도시된 것으로 한정되지 않는다. 제3 주파수(f3)의 패턴(또는 파형)은 변조 주파수(MF)와 변조 율(MR)을 만족하며 다양하게 응용 및 수정될 수 있다.
예시적으로, 도 8의 제4선(L4)을 참조하여, 디지털 위상 고정 루프(100)의 주파수 응답의 예가 설명되었다. 도 27 및 도 28을 참조하여 설명된 바와 같이 변조 주파수(MF) 및 변조 율(MR)에 기반하여 제3 주파수(f3)가 변조되면, 주파수 응답에서 중심 주파수(CF)에 해당하는 부분이 더 확산될 수 있다. 예를 들어, 중심 주파수(CF)에 대응하는 부분의 전력은 감소하고, 중심 주파수(CF)에 인접한 부분의 전력은 증가할 수 있다.
변조 주파수(MF) 및 변조 율(MR)에 따라 제3 주파수(f3)가 변조되면, 디지털 위상 고정 루프(1100)에서 유래하는 전자기 간섭(EMI, electromagnetic interference)이 감소한다. 통상적인 디지털 위상 고정 루프에서 주파수가 변화하면, 잡음과 스퍼들로 인해 위상 고정이 실패할 수 있다.
본 발명의 실시 예에 따른 디지털 위상 고정 루프(1100)는 디지털 위상 도메인 필터(1180)를 이용하여 위상 도메인에서 필터링을 수행한다. 따라서, 도 28에 도시된 바와 같이 주파수가 변조되어도, 디지털 위상 고정 루프(1100)는 위상 고정을 정상적으로 수행할 수 있다. 즉, 디지털 위상 고정 루프(1100)는 디지털 회로로 구현되어 감소된 복잡도를 갖고, 위상 도메인 필터링을 수행하여 위상 고정을 선형으로 수행하고, 그리고 주파수 변조를 통해 전자기 간섭을 줄일 수 있다.
도 27을 참조하여 설명된 디지털 위상 고정 루프(1100)는 도 1 내지 도 26을 참조하여 설명된 디지털 위상 고정 루프들(100~1100)과 조합될 수 있다. 예를 들어, 도 1의 디지털 위상 고정 루프(100)의 디더링 블록(170), 도 14의 디지털 위상 고정 루프(200)의 디더링 블록(270), 도 15의 디지털 위상 고정 루프(300)의 디더링 블록(370)은 변조 주파수(MF) 및 변조 율(MR)에 따라 제3 주파수(f3)를 변조할 수 있다.
도 16의 디지털 위상 고정 루프(400)의 디더링 블록(470), 도 18의 디지털 위상 고정 루프(500)의 디더링 블록(570), 도 20의 디지털 위상 고정 루프(600)의 디더링 블록(670), 도 22의 디지털 위상 고정 루프(700)의 디더링 블록(770), 도 23의 디지털 위상 고정 루프(800)의 디더링 블록(870), 도 23의 디지털 위상 고정 루프(800)의 디더링 블록(870), 도 24의 디지털 위상 고정 루프(900)의 디더링 블록(970), 그리고 도 25의 디지털 위상 고정 루프(1000)의 디더링 블록(1070) 또한 변조 주파수(MF) 및 변조 율(MR)에 따라 제3 주파수(f3)를 변조할 수 있다.
도 29는 도 27의 디지털 위상 고정 루프(1100)의 응용 예를 보여준다. 도 29를 참조하면, 디지털 위상 고정 루프(1200)는 디지털 위상 검출기(1210), 디지털 루프 필터(1220), 디지털 제어 발진기(1230), 자동 주파수 교정기(1240), 제1 분주기(1250), 제2 분주기(1260), 디더링 블록(1270), 디지털 위상 도메인 필터(1280), 그리고 로직(1203)을 포함한다.
제1 분주기(1250)는 저장소(1251)에 제1 분배값(M1)을 저장할 수 있다. 제2 분주기(1260)는 저장소(1261)에 제2 분배값(M2)을 저장할 수 있다. 디더링 블록(1270)은 저장소(1271)에 제어 코드(K)를 저장할 수 있다.
도 27의 디지털 위상 고정 루프(1100)와 비교하면, 디지털 위상 고정 루프(1200)는 로직(1203)을 더 포함한다. 로직(1203)은 제3 주파수(f3)를 변조할지의 여부를 판단할 수 있다. 제3 주파수(f3)를 변조하기로 판단되면, 로직(1203)은 변조 주파수(MF) 및 변조 율(MR) 중 적어도 하나를 조절할 수 있다. 예를 들어, 로직(1203)은 내부적으로 정해진 알고리즘에 따라 변조 주파수(MF) 및 변조 율(MR) 중 적어도 하나를 조절할 수 있다.
로직(1203)은 환경의 변화에 따라 제3 주파수(f3)의 변조 여부를 판단할 수 있다. 예를 들어, 로직(1203)은 사용자에 의해 정해진 시간대에 또는 외부 장치로부터 요청이 있는 때에, 온도가 임계 값보다 높거나 낮을 때에, 제3 주파수(f3)를 변조하거나 또는 변조하지 않기로 판단할 수 있다. 로직(1203)은 사용자에 의해 정해진 시간 간격 또는 계산에 의해 획득되는 시간 간격에 따라 주기적으로 변조를 활성화 및 비활성화할 수 있다.
제3 주파수(f3)를 변조하는 경우, 로직(1203)은 환경의 변화에 따라 변조 주파수(MF) 및 변조 율(MR) 중 적어도 하나를 조절할 수 있다. 예를 들어, 로직(1203)은 사용자에 의해 정해진 시간대에 또는 외부 장치로부터 요청이 있는 때에, 온도가 임계 값보다 높거나 낮을 때에, 변조 주파수(MF) 및 변조 율(MR) 중 적어도 하나를 증가시키거나 또는 감소시킬 수 있다. 로직(1203)은 사용자에 의해 정해진 시간 간격 또는 계산에 의해 획득되는 시간 간격에 따라 주기적으로 변조 주파수(MF) 및 변조 율(MR) 중 적어도 하나를 증가시키거나 또는 감소시킬 수 있다.
도 27을 참조하여 설명된 디지털 위상 고정 루프(1100)는 도 1 내지 도 26을 참조하여 설명된 디지털 위상 고정 루프들(100~1100)과 조합될 수 있다. 예를 들어, 도 1의 디지털 위상 고정 루프(100)의 디더링 블록(170), 도 14의 디지털 위상 고정 루프(200)의 디더링 블록(270), 도 15의 디지털 위상 고정 루프(300)의 디더링 블록(370)은 변조 주파수(MF) 및 변조 율(MR)에 따라 제3 주파수(f3)를 변조할 수 있다.
디지털 위상 고정 루프들(100~300)에 변조 여부를 판단하고 그리고 변조 주파수(MF) 및 변조 율(MR) 중 적어도 하나를 조절하는 로직이 추가될 수 있다. 도 15의 디지털 위상 고정 루프(300)에서, 로직(301)에 변조 여부를 판단하고 그리고 변조 주파수(MF) 및 변조 율(MR) 중 적어도 하나를 조절하는 기능이 추가될 수 있다. 다른 예로서, 도 15의 디지털 위상 고정 루프(300)에서, 변조 여부를 판단하고 그리고 변조 주파수(MF) 및 변조 율(MR) 중 적어도 하나를 조절하는 추가적인 로직이 로직(301)과 별개로 제공될 수 있다.
도 16의 디지털 위상 고정 루프(400)의 디더링 블록(470), 도 18의 디지털 위상 고정 루프(500)의 디더링 블록(570), 도 20의 디지털 위상 고정 루프(600)의 디더링 블록(670), 도 22의 디지털 위상 고정 루프(700)의 디더링 블록(770), 도 23의 디지털 위상 고정 루프(800)의 디더링 블록(870), 도 23의 디지털 위상 고정 루프(800)의 디더링 블록(870), 도 24의 디지털 위상 고정 루프(900)의 디더링 블록(970), 그리고 도 25의 디지털 위상 고정 루프(1000)의 디더링 블록(1070) 또한 변조 주파수(MF) 및 변조 율(MR)에 따라 제3 주파수(f3)를 변조할 수 있다.
디지털 위상 고정 루프들(400~1000)에 변조 여부를 판단하고 그리고 변조 주파수(MF) 및 변조 율(MR) 중 적어도 하나를 조절하는 로직이 추가될 수 있다. 디지털 위상 고정 루프들(400~1000)에서, 로직들(401~1001)에 변조 여부를 판단하고 그리고 변조 주파수(MF) 및 변조 율(MR) 중 적어도 하나를 조절하는 기능이 추가될 수 있다. 다른 예로서, 디지털 위상 고정 루프들(400~1000)에서, 변조 여부를 판단하고 그리고 변조 주파수(MF) 및 변조 율(MR) 중 적어도 하나를 조절하는 추가적인 로직이 로직들(401~1001)과 별개로 제공될 수 있다.
도 4, 도 20, 도 23 및 도 25의 디지털 위상 고정 루프들(400, 600, 800, 1000)에서, 변조 여부의 판단 그리고 변조 주파수(MF) 및 변조 율(MR) 중 적어도 하나를 조절하는 판단은 에러 정보(EI)에 기반하여 수행될 수 있다. 예를 들어, 에러 정보(EI)가 가리키는 에러 율이 제1 임계 값보다 클 때 또는 작을 때, 변조가 활성화 또는 비활성화될 수 있다. 에러 율이 제2 임계 값보다 클 때 또는 작을 때, 변조 주파수(MF) 및 변조 율(MR) 중 적어도 하나가 증가 또는 감소될 수 있다.
상술된 실시 예들에서, "블록"의 용어를 사용하여 본 발명의 실시 예들에 따른 구성 요소들이 참조되었다. "블록"은 IC (Integrated Circuit), ASIC (Application Specific IC), FPGA (Field Programmable Gate Array), CPLD (Complex Programmable Logic Device) 등과 같은 다양한 하드웨어 장치들, 하드웨어 장치들에서 구동되는 펌웨어, 응용과 같은 소프트웨어, 또는 하드웨어 장치와 소프트웨어가 조합된 형태로 구현될 수 있다. 또한, "블록"은 IC 내의 반도체 소자들로 구성되는 회로들 또는 IP (Intellectual Property)를 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100, 1200; 디지털 위상 고정 루프
110, 210, 310, 410, 510, 610, 710, 810, 910, 1010, 1110, 1210; 디지털 위상 검출기
120, 220, 320, 420, 520, 620, 720, 820, 920, 1020, 1120, 1220; 디지털 루프 필터
130, 230, 330, 430, 530, 630, 730, 830, 930, 1030, 1130, 1230; 디지털 제어 발진기
140, 240, 340, 440, 540, 640, 740, 840, 940, 1040, 1140, 1240; 자동 주파수 교정기
150, 250, 350, 450, 550, 650, 750, 850, 950, 1050, 1150, 1250; 제1 분주기
160, 260, 360, 460, 560, 660, 760, 860, 960, 1060, 1160, 1260; 제2 분주기
170, 270, 370, 470, 570, 670, 770, 870, 970, 1070, 1170, 1270; 디더링 블록
180, 280, 380, 480, 580, 680, 780, 880, 980, 1080, 1180, 1280; 디지털 위상 도메인 필터
290, 390, 490, 590, 690, 990, 1090; 제3 분주기
301, 401, 501, 601, 701, 801, 901, 1001, 1201; 로직
402, 602, 802, 1002; 에러 검출기

Claims (20)

  1. 기준 주파수를 갖는 기준 신호의 위상과 제1 주파수를 갖는 피드백 신호의 위상을 비교하고, 상기 피드백 신호의 상기 위상이 상기 기준 신호의 상기 위상보다 앞서는지 또는 지연되는지를 가리키는 위상 정보를 출력하는 디지털 위상 검출기;
    상기 위상 정보에 대해 주파수 도메인(frequency domain)에서 제1 저대역 통과 필터링을 수행하고, 상기 제1 저대역 통과 필터링의 결과를 디지털 코드로 출력하는 디지털 루프 필터;
    제2 주파수를 갖는 발진 신호를 출력하고, 상기 디지털 코드에 따라 상기 발진 신호의 주파수를 조절하는 디지털 제어 발진기;
    상기 발진 신호의 상기 제2 주파수를 제1 분배값에 따라 분배하여 제3 주파수를 갖는 분주 신호로 출력하는 제1 분주기;
    상기 발진 신호의 상기 제2 주파수를 제2 분배값에 따라 분배하여 최종 주파수를 갖는 출력 신호로 출력하는 제2 분주기;
    상기 분주 신호를 수신하고, 상기 분주 신호의 사이클들이 경과함에 따라 미리 정해진 패턴에 기반하여 상기 제1 분배값을 디더링(dithering)하는 디더링 블록; 그리고
    상기 분주 신호에 대해 위상 도메인(phase domain)에서 제2 저대역 통과 필터링을 수행하고, 상기 제2 저대역 통과 필터링의 결과를 상기 피드백 신호로 출력하는 디지털 위상 도메인 필터를 포함하는 디지털 위상 고정 루프.
  2. 제1항에 있어서,
    상기 디지털 위상 도메인 필터는,
    상기 분주 신호의 위상과 상기 피드백 신호의 위상을 비교하고, 상기 피드백 신호의 상기 위상이 상기 분주 신호의 상기 위상보다 앞서는지 또는 지연되는지를 가리키는 제2 위상 정보를 출력하는 제2 디지털 위상 검출기;
    상기 제2 위상 정보에 대해 주파수 도메인(frequency domain)에서 제3 저대역 통과 필터링을 수행하고, 상기 제3 저대역 통과 필터링의 결과를 제2 디지털 코드로 출력하는 제2 디지털 루프 필터; 그리고
    상기 피드백 신호를 출력하고, 상기 제2 디지털 코드에 따라 상기 피드백 신호의 상기 제1 주파수를 조절하는 제2 디지털 제어 발진기를 포함하는 디지털 위상 고정 루프.
  3. 제2항에 있어서,
    상기 디지털 위상 검출기 및 상기 제2 디지털 위상 검출기는 동일한 구조를 갖는 디지털 위상 고정 루프.
  4. 제2항에 있어서,
    상기 디지털 루프 필터 및 상기 제2 디지털 루프 필터는 동일한 구조를 갖는 디지털 위상 고정 루프.
  5. 제2항에 있어서,
    상기 디지털 제어 발진기의 주파수 범위는 상기 제2 디지털 제어 발진기의 주파수 범위보다 높은 디지털 위상 고정 루프.
  6. 제2항에 있어서,
    상기 제2 디지털 루프 필터는,
    상기 제2 위상 정보에 제1 이득을 적용하여 출력하는 제1 증폭기;
    상기 제2 위상 정보에 제2 이득을 적용하여 출력하는 제2 증폭기;
    상기 제2 증폭기의 출력을 누산하는 누산기; 그리고
    상기 제1 증폭기의 출력과 상기 누산기의 출력을 합하여 상기 제2 디지털 코드로 출력하는 덧셈기를 포함하는 디지털 위상 고정 루프.
  7. 제6항에 있어서,
    상기 제1 증폭기의 상기 제1 이득과 상기 제2 증폭기의 상기 제2 이득을 조절하는 로직을 더 포함하는 디지털 위상 고정 루프.
  8. 제7항에 있어서,
    상기 위상 정보로부터 에러를 검출하고, 상기 검출된 에러의 에러 정보를 상기 로직으로 전달하는 에러 검출기를 더 포함하고,
    상기 로직은 상기 에러 정보에 따라 상기 제1 이득 및 상기 제2 이득을 조절하는 디지털 위상 고정 루프.
  9. 제8항에 있어서,
    정상 모드에서, 상기 에러 정보가 가리키는 에러의 양이 문턱값보다 크면 상기 로직은 잡음 억압 모드로 진입하고, 상기 잡음 억압 모드에서 상기 로직은 상기 제1 이득과 상기 제2 이득을 감소시키고,
    상기 잡음 억압 모드에서, 상기 에러 정보가 가리키는 상기 에러의 양이 상기 문턱값 이하이면 상기 로직은 상기 정상 모드로 진입하고, 상기 정상 모드에서 상기 로직은 상기 제1 이득과 상기 제2 이득을 리셋하는 디지털 위상 고정 루프.
  10. 제1항에 있어서,
    상기 디더링 블록은 변조 주파수 및 변조 율에 대한 정보를 저장하고, 상기 변조 주파수 및 상기 변조 율에 따라 상기 분주 신호의 상기 제3 주파수를 변조하도록 상기 제1 분주기를 제어하는 디지털 위상 고정 루프.
  11. 기준 주파수를 갖는 기준 신호의 위상과 제1 주파수를 갖는 피드백 신호의 위상을 비교하고, 상기 피드백 신호의 상기 위상이 상기 기준 신호의 상기 위상보다 앞서는지 또는 지연되는지를 가리키는 위상 정보를 출력하는 디지털 위상 검출기;
    상기 위상 정보에 대해 주파수 도메인(frequency domain)에서 제1 저대역 통과 필터링을 수행하고, 상기 제1 저대역 통과 필터링의 결과를 디지털 코드로 출력하는 디지털 루프 필터;
    제2 주파수를 갖는 발진 신호를 출력하고, 상기 디지털 코드에 따라 상기 발진 신호의 주파수를 조절하는 디지털 제어 발진기;
    상기 발진 신호의 상기 제2 주파수를 제1 분배값에 따라 분배하여 제3 주파수를 갖는 분주 신호로 출력하는 제1 분주기;
    상기 발진 신호의 상기 제2 주파수를 제2 분배값에 따라 분배하여 최종 주파수를 갖는 출력 신호로 출력하는 제2 분주기;
    상기 분주 신호를 수신하고, 상기 분주 신호의 사이클들이 경과함에 따라 미리 정해진 패턴에 기반하여 상기 제1 분배값을 디더링(dithering)하는 디더링 블록;
    상기 분주 신호에 대해 위상 도메인(phase domain)에서 제2 저대역 통과 필터링을 수행하고, 상기 제2 저대역 통과 필터링의 결과를 필터링된 신호로 출력하는 디지털 위상 도메인 필터; 그리고
    상기 필터링된 신호의 주파수를 제3 분배값에 따라 분배하여 상기 피드백 신호로 출력하는 제3 분주기를 포함하는 디지털 위상 고정 루프.
  12. 제11항에 있어서,
    상기 제1 분배값, 상기 제2 분배값 및 상기 제3 분배값 중 적어도 하나를 조절하는 로직을 더 포함하는 디지털 위상 고정 루프.
  13. 제12항에 있어서,
    상기 로직은 상기 제1 분배값 및 상기 제3 분배값의 곱이 일정하도록 상기 제1 분배값 및 상기 제3 분배값을 조절하는 디지털 위상 고정 루프.
  14. 제12항에 있어서,
    상기 위상 정보로부터 에러를 검출하고, 상기 검출된 에러의 에러 정보를 상기 로직으로 전달하는 에러 검출기를 더 포함하고,
    상기 로직은 상기 에러 정보에 따라 상기 제1 분배값 및 상기 제3 분배값을 조절하는 디지털 위상 고정 루프.
  15. 제14항에 있어서,
    정상 모드에서 상기 에러 정보가 가리키는 에러의 양이 문턱값보다 작으면 상기 로직은 절전 모드로 진입하고, 상기 절전 모드에서 상기 로직은 상기 제3 분배값을 감소시키고 상기 제1 분배값을 증가시키는 디지털 위상 고정 루프.
  16. 제15항에 있어서,
    상기 절전 모드에서, 상기 에러 정보가 가리키는 상기 에러의 양이 상기 문턱값 이상이면 상기 로직은 상기 정상 모드로 진입하고, 상기 정상 모드에서 상기 로직은 상기 제3 분배값과 상기 제1 분배값을 초기화하는 디지털 위상 고정 루프.
  17. 제12항에 있어서,
    상기 디지털 위상 도메인 필터는,
    상기 분주 신호의 위상과 상기 피드백 신호의 위상을 비교하고, 상기 피드백 신호의 상기 위상이 상기 분주 신호의 상기 위상보다 앞서는지 또는 지연되는지를 가리키는 제2 위상 정보를 출력하는 제2 디지털 위상 검출기;
    상기 제2 위상 정보에 대해 주파수 도메인(frequency domain)에서 제3 저대역 통과 필터링을 수행하고, 상기 제3 저대역 통과 필터링의 결과를 제2 디지털 코드로 출력하는 제2 디지털 루프 필터; 그리고
    상기 피드백 신호를 출력하고, 상기 제2 디지털 코드에 따라 상기 피드백 신호의 상기 제1 주파수를 조절하는 제2 디지털 제어 발진기를 포함하고,
    상기 제2 디지털 루프 필터는,
    상기 제2 위상 정보에 제1 이득을 적용하여 출력하는 제1 증폭기;
    상기 제2 위상 정보에 제2 이득을 적용하여 출력하는 제2 증폭기;
    상기 제2 증폭기의 출력을 누산하는 누산기; 그리고
    상기 제1 증폭기의 출력과 상기 누산기의 출력을 합하여 상기 제2 디지털 코드로 출력하는 덧셈기를 포함하는 디지털 위상 고정 루프.
  18. 제17항에 있어서,
    상기 로직은 상기 제1 증폭기의 상기 제1 이득과 상기 제2 증폭기의 상기 제2 이득을 더 조절하는 디지털 위상 고정 루프.
  19. 제18항에 있어서,
    상기 위상 정보로부터 에러를 검출하고, 상기 검출된 에러의 에러 정보를 상기 로직으로 전달하는 에러 검출기를 더 포함하고,
    정상 모드에서, 상기 에러 정보가 가리키는 에러의 양이 문턱값보다 크면 상기 로직은 잡음 억압 모드로 진입하고, 상기 잡음 억압 모드에서 상기 로직은 상기 제1 분배값을 감소시키고, 상기 제3 분배값을 증가시키고, 그리고 상기 제1 이득과 상기 제2 이득을 감소시키고,
    상기 잡음 억압 모드에서, 상기 에러 정보가 가리키는 상기 에러의 양이 상기 문턱값 이하이면 상기 로직은 상기 정상 모드로 진입하고, 상기 정상 모드에서 상기 로직은 상기 제1 분배값, 상기 제3 분배값, 그리고 상기 제1 이득과 상기 제2 이득을 리셋하는 디지털 위상 고정 루프.
  20. 디지털 위상 고정 루프의 동작 방법에 있어서:
    상기 디지털 위상 고정 루프의 디지털 위상 검출기가 기준 신호의 위상과 피드백 신호의 위상을 비교하고, 비교 결과를 위상 정보로 출력하는 단계;
    상기 디지털 위상 고정 루프의 디지털 루프 필터가 상기 비교 결과인 상기 위상 정보를 누산하고, 누산 결과를 디지털 코드로 출력하는 단계;
    상기 디지털 위상 고정 루프의 디지털 제어 발진기가 상기 디지털 코드에 따라 발진 신호를 출력하는 단계;
    상기 디지털 위상 고정 루프의 제1 분주기가 제1 분배값을 디더링하며 상기 제1 분배값에 따라 상기 발진 신호를 분주하여 분주 신호를 출력하는 단계; 그리고
    상기 디지털 위상 고정 루프의 디지털 위상 도메인 필터가 상기 분주 신호에 대해 저대역 통과 필터링을 수행하여 다음 클럭 사이클의 다음 피드백 신호로 출력하는 단계를 포함하는 동작 방법.
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