KR20240035101A - 델타시그마 변조기 - Google Patents

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Abstract

본 발명은 Multi-level quantizer를 이용하는 면적을 감소시키는 델타시그마 변조기에 관한 것으로, 일 실시예에 따른 델타시그마 변조기는 첫째 단 적분기와 둘째 단 적분기를 포함하고, 입력 신호를 적분하여 그 결과를 출력신호로 출력하는 루프필터, 축차 비교형 아날로그-디지털 변환회로를 포함하고, 상기 루프필터에서 출력되는 출력 신호의 아날로그 값을 다수의 양자화 레벨을 적용하여 다중비트 디지털 데이터로 출력하는 다중비트 양자화기, 상기 다중비트 양자화기에서 출력된 다중비트 신호의 가중치 평균화를 수행하여 출력하는 데이터 가중치 평균화기 및 상기 DWA 의 출력신호를 아날로그로 변환하는 디지털 아날로그 변환기를 포함하고, 축차 비교형 아날로그-디지털 변환회로는, 커패시터형 디지털-아날로그 변환기(CDAC: Capacitive Digital-to-Analog Converter), 비교기, SAR 로직을 포함하되, 상기 커패시터형 디지털-아날로그 변환기는 커패시터형 디지털-아날로그 변환 모드 또는 샘플링 커패시터 모드로 동작 가능하게 구성된 공유 커패시터부인 것을 특징으로 한다.

Description

델타시그마 변조기{delta-sigma ADC}
본 발명은 Multi-level quantizer를 이용하는 델타시그마 변조기에 관한 것으로, 그 면적을 감소시키는 델타시그마 변조기에 관한 것이다.
아날로그-디지털 변환기(ADC)는 각종 센서, IoT, 오디오, 통신시스템 등에서 필수적인 회로로, 저속 회로에서 좀 더 고해상도의 성능을 요구하게 되면서 delta- sigma ADC 구조를 이용한 회로설계 연구가 이루어지고 있다.
델타 시그마 ADC는 고해상도가 요구되고 신호 대역폭이 낮은 경우에 주로 사용되는 ADC로, 낮은 해상도를 가진 양자화기를 사용하여 양자화를 수행하되, 오버 샘플링 및 피드백 구조를 활용하여 높은 해상도를 가진다.
델타 시그마 ADC의 SNR(signal to noise ratio)을 높이기 위해서는 오버 샘플링 비율을 높이거나 양자화 전에 신호를 적분하는 필터의 차수를 증가시켜야 하나, 이는 소모 전력을 지나치게 증가시키거나 시스템을 불안정하게 할 수 있다.
디지털 회로기반의 SAR ADC의 경우 공정의 발달로 로직의 동작속도가 크게 향상되었을 뿐 아니라, 사용 가능한 전원전압이 감소함에 따라 디지털 회로에서 소모하는 전력 역시 급격히 감소하는 등 공정의 발달에 따른 경쟁력이 향상되어 최근 연구가 활발히 진행되고 있으나, 증가하는 해상도 및 회로의 잡음 크기에 따라 성능이 제한될 수 있다.
이러한 단점을 극복하기 위해 파이프라인 구조를 기반으로 낮은 속도의 sub-ADC를 다수 병렬로 연결하는 구조를 통해 고속 ADC를 구현할 수 있지만, 오프셋, 이득, 샘플링 타이밍 등 채널 간의 각종 비선형 부정합 등에 의하여 전체 ADC의 성능이 저하될 수 있다. 따라서 10비트 이상의 높은 해상도를 얻기 위해서는 구성회로의 잡음뿐 아니라 각종 채널 간 부정합 문제를 최소화할 필요가 있다. 이러한 채널 간 부정합 문제점들을 해결하기 위해서는 다양한 보정기법이 필수적이나 이는 추가적인 회로가 요구되어 전체 ADC의 하드웨어 복잡도를 높이는 한계가 있다.
KR 10-2125747 B1 KR 10-1156877 B1 US 5986512 B1 KR 10-2019-0084153 A
본 발명은 이 같은 기술적 배경에서 도출된 것으로, Multi-level quantizer를 이용하여 델타시그마 변조기의 물리적 면적을 감소시킬 수 있는 방안을 제공함에 그 목적이 있다.
상기의 과제를 달성하기 위한 본 발명은 다음과 같은 구성을 포함한다.
즉 본 발명의 일 실시예에 따른 델타시그마 변조기는 첫째 단 적분기와 둘째 단 적분기를 포함하고, 입력 신호를 적분하여 그 결과를 출력신호로 출력하는 루프필터, 축차 비교형 아날로그-디지털 변환회로를 포함하고, 상기 루프필터에서 출력되는 출력 신호의 아날로그 값을 다수의 양자화 레벨을 적용하여 다중비트 디지털 데이터로 출력하는 다중비트 양자화기, 상기 다중비트 양자화기에서 출력된 다중비트 신호의 가중치 평균화를 수행하여 출력하는 데이터 가중치 평균화기 및 상기 가중치 평균화기의 출력신호를 아날로그로 변환하는 디지털 아날로그 변환기를 포함하고, 축차 비교형 아날로그-디지털 변환회로는, 커패시터형 디지털-아날로그 변환기(CDAC: Capacitive Digital-to-Analog Converter), 비교기, SAR 로직을 포함하되, 상기 커패시터형 디지털-아날로그 변환기는 커패시터형 디지털-아날로그 변환 모드 또는 샘플링 커패시터 모드로 동작 그리고 analog adder의 동작도 가능하게 구성된 공유 커패시터부인 것을 특징으로 한다.
본 발명에 의하면 Multi-level quantizer를 이용하는 델타시그마 변조기의 물리적 면적을 감소시킬 수 있는 방안을 제공할 수 있는 효과가 도출된다.
도 1 은 일반적인 축차 비교형 아날로그-디지털 변환회로를 사용한 델타시그마 변조기의 블록도이다.
도 2 는 본 발명의 일 실시예에 따른 델타시그마 변조기의 동작을 설명하기 위한 참조도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 델타시그마 변조기의 구성을 설명하기 위한 예시도이다.
도 5 는 본 발명의 일 실시예에 따른 공유 커패시터부의 세부 구성을 설명하기 위한 예시도이다.
도 6 은 본 발명의 일 실시예에 따른 공유 커패시터의 모드별 동작을 제어하는 스위칭부의 동작을 설명하기 위한 타이밍도이다.
본 발명에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 발명에서 사용되는 기술적 용어는 본 발명에서 특별히 다른 의미로 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나, 과도하게 축소된 의미로 해석되지 않아야 한다.
본 명세서에 있어서 '부(部)'란, 하드웨어에 의해 실현되는 유닛(unit), 소프트웨어에 의해 실현되는 유닛, 양방을 이용하여 실현되는 유닛을 포함한다. 또한, 1개의 유닛이 2개 이상의 하드웨어를 이용하여 실현되어도 되고, 2개 이상의 유닛이 1개의 하드웨어에 의해 실현되어도 된다. 한편, '~부'는 소프트웨어 또는 하드웨어에 한정되는 의미는 아니며, '~부'는 어드레싱 할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 '~부'는 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들 및 변수들을 포함한다. 구성요소들과 '~부'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '~부'들로 결합하거나 추가적인 구성요소들과 '~부'들로 더 분리될 수 있다. 그뿐만 아니라, 구성요소들 및 '~부'들은 장치 또는 보안 멀티미디어카드 내의 하나 또는 그 이상의 CPU들을 재생시키도록 구현될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다.
도 1 은 일반적인 축차 비교형 아날로그-디지털 변환회로를 사용한 델타시그마 변조기의 예시도이다.
도 1과 같이 일반적으로 델타시그마 변조기는 적분기로 이루어진 루프필터, N-비트 양자화기, 가중치 평균화기(DWA: Data Weighted Averaging), DAC(Digital to analog converter)로 구성된다. 그리고 축차 비교형 아날로그-디지털 변환회로 내부에는 비교기, SAR LOGIC, CDAC를 포함하도록 구현된다.
즉, 일 실시예에 따른 델타시그마 변조기는 첫째 단 적분기와 둘째 단 적분기를 포함하고, 입력 신호를 적분하여 그 결과를 출력신호로 출력하는 루프필터(10), 축차 비교형 아날로그-디지털 변환회로를 포함하고, 상기 루프필터(10)에서 출력되는 출력 신호의 아날로그 값을 다수의 양자화 레벨을 적용하여 다중비트 디지털 데이터로 출력하는 다중비트 양자화기(20), 상기 다중비트 양자화기(20)에서 출력된 다중비트 신호의 가중치 평균화를 수행하여 출력하는 데이터 가중치 평균화기(40) 및 상기 데이터 가중치 평균화기(40)의 출력신호를 아날로그로 변환하는 디지털 아날로그 변환기(30)를 포함한다.
다중비트 양자화기(20)는 표본화된 아날로그 값을 양자화 레벨을 적용하여 디지털 데이터, 즉 초당 비트 수로 바꾸는 장치이다.
도 2 는 본 발명의 일 실시예에 따른 델타시그마 변조기의 동작을 설명하기 위한 참조도이다.
축차 비교형 아날로그-디지털 변환회로는 커패시터형 디지털-아날로그 변환기(CDAC: Capacitive Digital-to-Analog Converter, 24), 비교기, SAR 로직(22)을 포함하되, 상기 커패시터형 디지털-아날로그 변환기(24)는 커패시터형 디지털-아날로그 변환 모드 또는 샘플링 커패시터 모드로 동작 가능하게 구성된 공유 커패시터부로 구현된다.
즉 루프필터(10) 내 스위치-커패시터 적분기의 샘플링 커패시터는 delta-sigma modulator에서 가장 큰 면적을 차지한다. 커패시터의 면적을 줄이기위해 적분기의 샘플링 커패시터와 SAR ADC 내 커패시터형 디지털-아날로그 변환기(CDAC: Capacitive Digital-to-Analog Converter, 24)를 공유하고자 한다. 이를 위해서 델타시그마 변조기와 축차 비교형 아날로그-디지털 변환기로 동작할 때의 타이밍을 나누어 동작을 분리하도록 구현 가능하다.
아날로그-디지털 변환 회로 방식 중에 축차 비교형 아날로그-디지털 변환회로(Successive Approximation ADC)는 이진(binary) 탐색 방식으로 양자화하는 변환 방식이다.
내부에 DAC와 Comparator를 사용하여, 각각의 비트에 대해 한 클럭에 최상위 비트(MSB)부터 LSB쪽으로 비교하여 결정해나가는 방식이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 델타시그마 변조기의 구성을 설명하기 위한 예시도이다.
도 3 은 일반적인 구조의 경우로 둘째 단 적분기에 샘플링 커패시터(sampling cap)가 포함되고 CDAC가 별도로 존재한다. 일반적인 구조는 둘째 단 적분기의 샘플링 커패시터가 있고 입력신호 및 적분기들의 출력신호들을 더해주는 Analog adder, SAR ADC의 CDAC이 각각 존재한다. 일 실시예에 따른 델타시그마 변조기의 구조에서는 둘째 단 적분기의 샘플링 커패시터와 Analog adder, SAR ADC의 CDAC를 통합하여 동작 타이밍을 구분하여 공유하여 쓸 수 있도록 하는 것이 목표이다.
이에 따른 기대 효과로 둘째 단 적분기의 샘플링 커패시터와 Analog adder의 크기만큼의 면적을 줄일 수 있다.
도 4 와 같이 일 실시예에 따른 델타시그마 변조기는 둘째 단 적분기의 샘플링 커패시터와 축차 비교형 아날로그-디지털 변환회로(Successive Approximation ADC)의 커패시터형 디지털-아날로그 변환기(CDAC: Capacitive Digital-to-Analog Converter, 24)를 통합하여 공유 커패시터부(50)로 포함하고 동작 타이밍을 구분하여 공유하여 샘플링 커패시터(sampling cap)와 커패시터형 디지털-아날로그 변환기(CDAC: Capacitive Digital-to-Analog Converter, 24)를 각각 포함했을 때의 동작과 동일하게 동작하도록 구현될 수 있다.
그리고 타이밍을 추가하여 첫 번째 커패시터 배열(1st CAP Array)과 공유 커패시터부(50)를 공유할 수 있다.
도 5 는 본 발명의 일 실시예에 따른 공유 커패시터부의 세부 구성을 설명하기 위한 예시도이다.
일 실시예에 있어서 델타 시그마 변조기(delta-sigma modulator)동작과 축차 비교형 아날로그-디지털 변환회로(Successive Approximation ADC) 동작을 구분하기 위해 각각의 커패시터에 연결되는 스위칭부의 스위칭 동작을 제어하기 위해 4가지 위상 신호를 필요로 한다.
공유 커패시터부(50)는 4개의 상이한 위상 신호(Φ 1 ,Φ 2 ,Φ 3 ,Φ 4 )에 따라 상이한 전압을 공급받는 제1 커패시터, 제2 커패시터, 제3 커패시터, 제4 커패시터 및 제5 커패시터를 포함하고, 4개의 상이한 위상 신호(Φ 1 ,Φ 2 ,Φ 3 ,Φ 4 ) 중 하나에 따라 상기 제1 커패시터, 제2 커패시터, 제3 커패시터, 제4 커패시터 및 제5 커패시터 각각에 상이한 전압이 공급되도록 스위칭하는 스위칭부(55)를 더 포함한다.
본 발명의 일 양상에 있어서, 공유 커패시터부(50)가 축차 비교형 아날로그-디지털 변환회로(Successive Approximation ADC) 모드의 샘플링 동작시, 스위칭부(55)는, 제1 커패시터에 첫째 단 적분기의 출력이 연결되고, 제2 커패시터에 둘째 단 적분기의 출력이 연결되며, 상기 제3 커패시터와 상기 제4 커패시터와 상기 제 5 커패시터에 입력이 연결되도록 스위칭한다.
일 실시예에 있어서, Φ 1 은 축차 비교형 아날로그-디지털 변환회로(Successive Approximation ADC)의 샘플링 동작을 위한 위상이고 제1 커패시터(8C)에는 첫째 단 적분기의 출력이, 제2 커패시터(4C)에는 둘째 단 적분기의 출력, 제 3 커패시터(2C)와 제 4 커패시터와 제 5 커패시터(C)는 입력이 연결된다.
그리고 공유 커패시터부(50)가 축차 비교형 아날로그-디지털 변환회로(Successive Approximation ADC) 모드의 변환기로 동작시, 스위칭부(55)는 제1 커패시터와 제2 커패시터(4C)와 제5 커패시터(C)는 공통전압(Vcm)을 공급받고, 제3 커패시터(2C)와 제 4 커패시터는 참조전압(Vref)을 공급받도록 스위칭한다.
일 실시예에 있어서, 위상 신호(Φ 2 )는 축차 비교형 아날로그-디지털 변환회로(Successive Approximation ADC) 모드의 변환기 동작을 위한 위상으로 제1 커패시터(8C), 제2 커패시터(4C)와 제5 커패시터(C)는 공통전압(Vcm)으로 연결이 되어 위상 신호(Φ 1 )에서 샘플링한 값을 비교기 입력으로 전달하고 제3 커패시터(2C), 제4 커패시터(C)는 참조 전압(Vref)으로 연결되어 전압 값의 범위를 찾는다.
또한, 공유 커패시터부(50)가 델타시그마 변조기 모드의 샘플링 동작시, 스위칭부(55)는 제1 커패시터, 제2 커패시터, 제3 커패시터, 제4 커패시터 및 제5 커패시터에 첫째단 적분기의 출력 전압이 공급되도록 스위칭한다.
일 실시예에 있어서 Φ 3 은 델타시그마 변조기 모드의 샘플링 동작을 위한 위상이고 이때 공유 커패시터부(50)는 둘째 단 적분기의 샘플링 커패시터 역할을 한다. 이때 모든 커패시터는 Vint1p/m에 연결되어 첫째 단 적분기의 출력을 둘째 단 적분기로 전달하기 위해 샘플링하는 역할을 한다.
또한, 델타시그마 변조기 모드의 적분기로 동작시, 샘플링 커패시터 모드의 샘플링 동작에 의한 출력값을 둘째단 적분기의 적분 커패시터로 전달한다.
일 실시예에 있어서, Φ 4 은 delta-sigma modulator의 integrating 동작을 위한 위상으로 모든 커패시터가 공통전압(Vcm)에 연결되어 Φ 3 에서 샘플링한 값을 둘째 단 적분기의 적분 커패시터에 전달하는 위상이다.
도 6 은 본 발명의 일 실시예에 따른 공유 커패시터의 모드별 동작을 제어하는 스위칭부의 동작을 설명하기 위한 타이밍도이다.
즉, 도 6은 공유 커패시터부의 동작을 설명하기 위한 타이밍도 이다.
Φ 1 에서 첫째 단 적분기와 둘째 단 적분기에 저장된 값을 공유 커패시터부(50)가 샘플링한다.
Φ 2 에는 샘플링한 값을 이용하여 3-bit 2진 코드로 데이터를 출력한다.
그리고 Φ 3 에 delta-sigma modulator의 샘플 동작이 진행된 후 Φ 4 에서 샘플링 한 신호를 적분하는 동작으로 이어진다.
그리고 Φ 1 을 시작으로 위의 동작을 반복한다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10 : 루프필터 20 : 다중비트 양자화기
30 : 디지털 아날로그 변환기 40 : 데이터 가중치 평균화기

Claims (7)

  1. 첫째 단 적분기와 둘째 단 적분기를 포함하고, 입력 신호를 적분하여 그 결과를 출력신호로 출력하는 루프필터;
    축차 비교형 아날로그-디지털 변환회로를 포함하고, 상기 루프필터에서 출력되는 출력 신호의 아날로그 값을 다수의 양자화 레벨을 적용하여 다중비트 디지털 데이터로 출력하는 다중비트 양자화기;
    상기 다중비트 양자화기에서 출력된 다중비트 신호의 가중치 평균화를 수행하여 출력하는 데이터 가중치 평균화기; 및
    상기 가중치 평균화기의 출력신호를 아날로그로 변환하는 디지털 아날로그 변환기;를 포함하는, 델타시그마 변조기.
  2. 제1항에 있어서,
    축차 비교형 아날로그-디지털 변환회로는,
    커패시터형 디지털-아날로그 변환기(CDAC: Capacitive Digital-to-Analog Converter), 비교기, SAR 로직을 포함하되,
    상기 커패시터형 디지털-아날로그 변환기는 축차 비교형 아날로그-디지털 변환회로(Successive Approximation ADC) 모드 또는 델타시그마 변조기 모드로 동작 가능하게 구성된 공유 커패시터부인, 델타시그마 변조기.
  3. 제2항에 있어서,
    상기 공유 커패시터부는 4개의 상이한 위상 신호에 따라 상이한 전압을 공급받는 제1 커패시터, 제2 커패시터, 제3 커패시터, 제4 커패시터 및 제5 커패시터를 포함하고,
    4개의 상이한 위상 신호 중 하나에 따라 상기 제1 커패시터, 제2 커패시터, 제3 커패시터, 제4 커패시터 및 제5 커패시터 각각에 상이한 전압이 공급되도록 스위칭하는 스위칭부를 더 포함하는, 델타시그마 변조기.
  4. 제3항에 있어서,
    상기 축차 비교형 아날로그-디지털 변환회로(Successive Approximation ADC) 모드의 샘플링 동작시,
    상기 스위칭부는,
    제1 커패시터에 첫째 단 적분기의 출력이 연결되고, 제2 커패시터에 둘째 단 적분기의 출력이 연결되며, 상기 제3 커패시터와 상기 제4 커패시터와 상기 제5 커패시터에 입력이 연결되도록 스위칭하는 델타시그마 변조기.
  5. 제4 항에 있어서,
    상기 축차 비교형 아날로그-디지털 변환회로(Successive Approximation ADC) 모드의 변환기로 동작시,
    상기 스위칭부는,
    상기 제1 커패시터, 상기 제2 커패시터, 그리고 상기 제5 커패시터에 공통전압(Vcm)이 공급되고, 상기 제3 커패시터 및 상기 제4 커패시터는 참조 전압(Vref)이 공급되도록 구성된, 델타시그마 변조기.
  6. 제3항에 있어서,
    델타시그마 변조기 모드의 샘플링 동작시,
    상기 스위칭부는 제1 커패시터, 제2 커패시터, 제3 커패시터, 제4 커패시터 및 제5 커패시터에 첫째 단 적분기의 출력 전압이 공급되도록 하는, 델타시그마 변조기.
  7. 제6항에 있어서,
    델타시그마 변조기 모드의 적분기 동작시,
    샘플링 커패시터 모드의 샘플링 동작에 의한 출력 값을 둘째 단 적분기의 적분 커패시터로 전달하는, 델타시그마 변조기.
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