JP2014230113A

JP2014230113A - シグマデルタ変調器

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Publication number: JP2014230113A
Application number: JP2013108526A
Authority: JP
Inventors: 對馬　肩吾; Kengo Tsushima; 肩吾對馬
Original assignee: Japan Radio Co Ltd
Current assignee: Japan Radio Co Ltd
Priority date: 2013-05-23
Filing date: 2013-05-23
Publication date: 2014-12-08
Anticipated expiration: 2033-05-23
Also published as: JP6121240B2

Abstract

【課題】雑音フロアを上昇させることなく、シグマデルタ変調器の安定性を保証しつつ、出力信号の周期性に応じたスプリアスを低減する。【解決手段】シグマデルタ変調器Ｓは、出力信号Ｙの時間平均を一定に保ちつつ、出力信号Ｙの周期性をくずすことにより、出力信号Ｙの周期性に応じたスプリアスを低減する。シグマデルタ変調器Ｓは、入力信号Ｘを積分し積分信号を生成する積分回路と、積分信号を量子化し出力信号Ｙを生成する量子化回路と、を有するシグマデルタ変調部１と、積分信号の信号値を繰り返し更新するにあたり、積分信号の信号値の更新タイミングの間における出力信号Ｙの時間平均の測定値を、量子化回路の量子化ステップ幅に対する入力信号Ｘの直流成分に関する比率に等しくする積分信号値更新部２と、を備える。【選択図】図１

Description

本発明は、入力一定時のＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路の分数分周回路及び入力一定時のＤ／Ａ（デジタル／アナログ）変換回路などに適用されるシグマデルタ変調器において、スプリアスを低減する技術に関する。

シグマデルタ変調器は、積分回路で入力信号を積分し積分信号を生成し、量子化回路で積分信号を量子化し出力信号を生成し、量子化ノイズのシェーピングを生かし、ＰＬＬ回路の分数分周回路、Ａ／Ｄ変換回路及びＤ／Ａ変換回路などに適用される。

特許第３４６１７９９号公報特許第４１５５４０６号公報

特許文献１、２では、シグマデルタ変調器は、ＰＬＬ回路の分数分周回路に適用される。シグマデルタ変調器は、図７に示した先鋭なピークの配列のように、出力信号の周期性に応じたスプリアスを発生させ、ＰＬＬ回路の性能に大きく影響する。

そこで、特許文献１では、シグマデルタ変調器は、入力側に対して、ディザ信号を付加することにより、出力信号の周期性に応じたスプリアスを低減する。しかし、特許文献１では、ディザ信号発生回路が必要であるため、回路規模が大きくなるという問題があり、ディザ信号が付加されるため、雑音フロアが上昇するという問題がある。

そこで、特許文献２では、シグマデルタ変調器は、入力側に対して、出力側の微分信号をフィードバックすることにより、出力信号の周期性に応じたスプリアスを低減する。このように、特許文献２では、ディザ信号発生回路が必要でないため、回路規模が大きくなるという問題がない。しかし、特許文献２では、出力側から入力側へのフィードバックが必要であるため、シグマデルタ変調器の安定性が保証されないという問題がある。

そして、Ａ／Ｄ変換回路及びＤ／Ａ変換回路などでも、ＰＬＬ回路の分数分周回路と同様に、出力信号に応じたスプリアスや特許文献１、２における問題が存在する。

そこで、前記課題を解決するために、本発明は、雑音フロアを上昇させることなく、シグマデルタ変調器の安定性を保証しつつ、出力信号の周期性に応じたスプリアスを低減することを目的とする。

上記目的を達成するために、出力信号の時間平均を一定に保ちつつ、出力信号の周期性をくずすことにより、出力信号の周期性に応じたスプリアスを低減する。

具体的には、本発明は、入力信号を積分し積分信号を生成する積分回路と、前記積分信号を量子化し出力信号を生成する量子化回路と、を有するシグマデルタ変調部と、前記積分信号の信号値を繰り返し更新するにあたり、前記積分信号の信号値の更新タイミングの間における前記出力信号の時間平均の測定値を、前記量子化回路の量子化ステップ幅に対する前記入力信号の直流成分に関する比率に等しくする積分信号値更新部と、を備えることを特徴とするシグマデルタ変調器である。

この構成によれば、シグマデルタ変調器は、ディザ信号を付加せず、雑音フロアを上昇させない。さらに、シグマデルタ変調器は、出力側から入力側へのフィードバックを必要とせず、自変調器の安定性を保証する。そのうえで、シグマデルタ変調器は、出力信号の時間平均を一定に保ちつつ、出力信号の周期性をくずすことにより、出力信号の周期性に応じたスプリアスを低減することができる。

また、本発明は、前記積分信号値更新部は、前記積分信号の信号値の更新タイミングの間隔を、前記積分信号の信号値を更新しない状態における、前記出力信号の測定値が周期的に変化する１周期と比べて、等しく又は長く設定することを特徴とするシグマデルタ変調器である。

この構成によれば、シグマデルタ変調器は、積分信号値の更新間隔を短くし過ぎないことにより、自変調器の動作を安定にすることができ、積分信号値の更新間隔を様々に設定することにより、出力信号の周期性をさらにくずしやすくなる。

また、本発明は、前記量子化回路の量子化ステップ幅は、２のべき乗に等しく、前記積分信号値更新部は、前記積分信号の信号値に対して、２以外の素数、１、並びに２以外の素数及び１を含む乱数のうち、いずれかの分だけ加算又は減算を行うことを特徴とするシグマデルタ変調器である。

この構成によれば、シグマデルタ変調器は、加算値又は減算値を量子化ステップ幅と互いに素とすることにより、出力信号の周期性をさらにくずしやすくなる。

また、本発明は、前記シグマデルタ変調部は、高次シグマデルタ変調部であり、前記積分信号値更新部は、いずれかの次数の前記積分信号の信号値を更新することを特徴とするシグマデルタ変調器である。

この構成によれば、シグマデルタ変調器は、積分信号値の更新次数を様々に設定することにより、出力信号の周期性をさらにくずしやすくなる。

また、本発明は、前記シグマデルタ変調部は、前段の量子化雑音を後段の入力信号とする、ＭＡＳＨ（Ｍｕｌｔｉ−ｓｔＡｇｅｎｏｉｓｅＳＨａｐｉｎｇ）シグマデルタ変調部であり、前記積分信号値更新部は、いずれかの次数の前記積分信号の信号値を更新することを特徴とするシグマデルタ変調器である。

この構成によれば、シグマデルタ変調器は、積分信号値の更新次数を様々に設定することにより、出力信号の周期性をさらにくずしやすくなる。そして、ＭＡＳＨシグマデルタ変調部は、シグマデルタ変調器の動作を安定にすることができる。

このように、本発明は、雑音フロアを上昇させることなく、シグマデルタ変調器の安定性を保証しつつ、出力信号の周期性に応じたスプリアスを低減することができる。

本発明のシグマデルタ変調器の構成を示す図である。本発明のシグマデルタ変調部のビヘイビアモデルを示す図である。本発明のシグマデルタ変調部の実モデルを示す図である。本発明のシグマデルタ変調部の出力信号を示す図である。本発明の積分信号値更新部の構成を示す図である。本発明のシグマデルタ変調器の出力信号のタイムチャートである。本発明及び従来技術のシグマデルタ変調器の出力信号の周波数特性である。

添付の図面を参照して本発明の実施形態を説明する。以下に説明する実施形態は本発明の実施の例であり、本発明は以下の実施形態に制限されるものではない。なお、本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。

シグマデルタ変調器が、ＰＬＬ回路の分数分周回路に適用されるときには、入力信号は、所望の分数分周に応じた直流成分のみ含む。シグマデルタ変調器が、Ｄ／Ａ変換回路などに適用されるときには、入力信号は、時間経過に従って一定である直流成分のみ含む。

本発明では、シグマデルタ変調器は、出力信号の時間平均を一定に保ちつつ、出力信号の周期性をくずすことにより、出力信号の周期性に応じたスプリアスを低減する。そのため、シグマデルタ変調器が、ＰＬＬ回路の分数分周回路及びＤ／Ａ変換回路などのうち、いずれに適用されるときでも、入力信号として、直流成分のみ考える。

本発明のシグマデルタ変調器Ｓの構成を図１に示す。シグマデルタ変調器Ｓは、シグマデルタ変調部１及び積分信号値更新部２から構成される。

シグマデルタ変調部１は、入力信号を積分し積分信号を生成する積分回路と、積分信号を量子化し出力信号を生成する量子化回路と、を有する。

本発明のシグマデルタ変調部１のビヘイビアモデルを図２に示す。シグマデルタ変調部１は、第１〜第３シグマデルタ変調部１１〜１３から構成される。

図２において、シグマデルタ変調部１は、前段の量子化雑音を後段の入力信号とする、ＭＡＳＨシグマデルタ変調部であるが、変形例として、シグマデルタ変調部１は、一般的な高次デルタシグマ変調部でもよい。図２において、ＭＡＳＨシグマデルタ変調部は、シグマデルタ変調器Ｓの動作を安定にすることができる。

シグマデルタ変調部１は、全体として、入力信号Ｘを入力し、出力信号Ｙを生成する。ここで、シグマデルタ変調部１は、不図示のクロックを用いて動作する。

第１シグマデルタ変調部１１は、積分回路（伝達関数１／（１−ｚ^−１））で入力信号Ｘを積分し積分信号を生成し、量子化回路（符号Ｑ_１）で積分信号を量子化し出力信号Ｙ_１を生成する。ここで、積分信号の信号値は、図５及び図６で後述のように更新されうる。

第２シグマデルタ変調部１２は、積分回路（伝達関数１／（１−ｚ^−１））で、第１シグマデルタ変調部１１の量子化雑音Ｑ_１を積分し積分信号を生成し、量子化回路（符号Ｑ_２）で積分信号を量子化し出力信号Ｙ_２を生成する。ここで、積分信号の信号値は、第１シグマデルタ変調部１１と同様に、図５及び図６で後述のように更新されうる。

第３シグマデルタ変調部１３は、積分回路（伝達関数１／（１−ｚ^−１））で、第２シグマデルタ変調部１２の量子化雑音Ｑ_２を積分し積分信号を生成し、量子化回路（符号Ｑ_３）で積分信号を量子化し出力信号Ｙ_３を生成する。ここで、積分信号の信号値は、第１シグマデルタ変調部１１と同様に、図５及び図６で後述のように更新されうる。

デルタシグマ変調部１の全体としての出力信号Ｙは、第１デルタシグマ変調部１１の出力信号Ｙ_１と、微分回路（伝達関数１−ｚ^−１）を介した第２デルタシグマ変調部１２の出力信号Ｙ_２と、微分回路（伝達関数（１−ｚ^−１）^２）を介した第３デルタシグマ変調部１３の出力信号Ｙ_３と、を加算したものである。出力信号Ｙの時間平均は、出力信号Ｙ_１には依存するが、微分回路を介した出力信号Ｙ_２、Ｙ_３には依存しない。

本発明のシグマデルタ変調部１の実モデルを図３に示す。シグマデルタ変調部１は、第４〜第６シグマデルタ変調部１４〜１６から構成される。

図３において、シグマデルタ変調部１は、前段の量子化雑音を後段の入力信号とする、ＭＡＳＨシグマデルタ変調部であるが、変形例として、シグマデルタ変調部１は、一般的な高次デルタシグマ変調部でもよい。図３において、ＭＡＳＨシグマデルタ変調部は、シグマデルタ変調器Ｓの動作を安定にすることができる。

第４シグマデルタ変調部１４は、信号ａ［０］（＝入力信号Ｘ）をアキュミュレータで積分する。信号ｃ［０］は、アキュミュレータのオーバフロー時に１となり、アキュミュレータの非オーバフロー時に０となる。信号ｄ［０］は、アキュミュレータの量子化雑音である。信号ｂ［０］は、アキュミュレータの積分信号値である。

ここで、後述のｄｅｔ＿ｆｌａｇ＝０が出力されているときには、信号ｂ［０］を更新することなく、通常のアキュミュレータの処理が行われる。一方で、後述のｄｅｔ＿ｆｌａｇ＝１が出力されているときには、信号ｂ［０］を更新することがあり、更新前の信号ｂ［０］に信号ｕ［０］を加算又は減算して更新後の信号ｂ［０］を生成する。

第５シグマデルタ変調部１５は、信号ａ［１］（＝信号ｄ［０］）をアキュミュレータで積分する。信号ｃ［１］は、アキュミュレータのオーバフロー時に１となり、アキュミュレータの非オーバフロー時に０となる。信号ｄ［１］は、アキュミュレータの量子化雑音である。信号ｂ［１］は、アキュミュレータの積分信号値である。

ここで、後述のｄｅｔ＿ｆｌａｇ＝０が出力されているときには、信号ｂ［１］を更新することなく、通常のアキュミュレータの処理が行われる。一方で、後述のｄｅｔ＿ｆｌａｇ＝１が出力されているときには、信号ｂ［１］を更新することがあり、更新前の信号ｂ［１］に信号ｕ［１］を加算又は減算して更新後の信号ｂ［１］を生成する。

第６シグマデルタ変調部１６は、信号ａ［２］（＝信号ｄ［１］）をアキュミュレータで積分する。信号ｃ［２］は、アキュミュレータのオーバフロー時に１となり、アキュミュレータの非オーバフロー時に０となる。信号ｄ［２］は、アキュミュレータの量子化雑音である。信号ｂ［２］は、アキュミュレータの積分信号値である。

ここで、後述のｄｅｔ＿ｆｌａｇ＝０が出力されているときには、信号ｂ［２］を更新することなく、通常のアキュミュレータの処理が行われる。一方で、後述のｄｅｔ＿ｆｌａｇ＝１が出力されているときには、信号ｂ［２］を更新することがあり、更新前の信号ｂ［２］に信号ｕ［２］を加算又は減算して更新後の信号ｂ［２］を生成する。

信号ｇ［１］は、信号ｃ［１］と、信号ｅ［１］（＝信号ｃ［２］）と、信号ｅ［１］（＝信号ｃ［２］）の遅延反転信号ｆ［１］と、を加算したものである。信号ｇ［０］は、信号ｃ［０］と、信号ｅ［０］（＝信号ｇ［１］）と、信号ｅ［０］（＝信号ｇ［１］）の遅延反転信号ｆ［０］と、を加算したものである。デルタシグマ変調部１の全体としての出力信号Ｙは、信号ｇ［０］である。出力信号Ｙの時間平均は、信号ｃ［０］には依存するが、微分回路を介した信号ｃ［１］及び信号ｃ［２］には依存しない。

本発明のシグマデルタ変調部１の出力信号Ｙを図４に示す。ここで、入力信号Ｘは、クロックタイミング毎に、１であり一定であるとする。そして、量子化回路の量子化ステップ幅は、いずれの量子化回路についても、６４であるとする。

図４の上段では、ＭＡＳＨの次数は１次であり、Ｓｉｎｇｌｅ−Ｓｔａｇｅとなる。出力信号Ｙは、６４クロック分の１周期パターンを有する。出力信号Ｙの時間平均は、１周期内で見れば、１／６４となるが、１周期以外の期間内で見れば、１／６４とならない。

図４の中段では、ＭＡＳＨの次数は２次である。出力信号Ｙは、６４クロック分の１周期パターンを有する。出力信号Ｙの時間平均は、１周期内で見れば、１／６４となるが、１周期以外の期間内で見れば、１／６４となることもならないこともある。

図４の下段では、ＭＡＳＨの次数は３次である。出力信号Ｙは、１２８クロック分の１周期パターンを有する。出力信号Ｙの時間平均は、１周期内で見れば、１／６４となるが、１周期以外の期間内で見れば、１／６４となることもならないこともある。

積分信号値更新部２は、積分信号の信号値を繰り返し更新するにあたり、積分信号の信号値の更新タイミングの間における出力信号Ｙの時間平均の測定値を、量子化回路の量子化ステップ幅に対する入力信号Ｘの直流成分に関する比率に等しくする。

本発明の積分信号値更新部２の構成を図１及び図５に示す。積分信号値更新部２は、分母カウント部２１、分子カウント部２２及び第１〜第３フラグ生成部２３〜２５から構成される。

分母カウント部２１及び分子カウント部２２は、積分信号の信号値の隣接する更新タイミングの間における、出力信号Ｙの時間平均を測定する。

分母カウント部２１は、クロックタイミング毎に、信号値‘１’を入力し、入力値を積算し、分母カウントｆｒａｃ＿ｄｅｎ＿ｓｕｍを算出する。ここで、分母カウント部２１は、積分信号の信号値の更新毎に、積算値を０に初期化する。

分子カウント部２２は、クロックタイミング毎に、出力信号Ｙを入力し、入力値を積算し、分子カウントｆｒａｃ＿ｎｕｍ＿ｓｕｍを算出する。ここで、分子カウント部２２は、積分信号の信号値の更新毎に、積算値を０に初期化する。

積分信号の信号値の隣接する更新タイミングの間における、出力信号Ｙの時間平均の測定値は、ｆｒａｃ＿ｎｕｍ＿ｓｕｍ／ｆｒａｃ＿ｄｅｎ＿ｓｕｍとなる。

第１フラグ生成部２３は、積分信号の信号値の隣接する更新タイミングの間における、出力信号Ｙの時間平均の測定値が、量子化回路の量子化ステップ幅に対する入力信号Ｘの直流成分に関する比率に等しいかどうかを判別する。

つまり、クロックタイミング毎に、入力信号ｆｒａｃ＿ｎｕｍ、量子化ステップ幅ｆｒａｃ＿ｄｅｎ、分子カウントｆｒａｃ＿ｎｕｍ＿ｓｕｍ及び分母カウントｆｒａｃ＿ｄｅｎ＿ｓｕｍを入力する。そして、ｆｒａｃ＿ｎｕｍ＿ｓｕｍ／ｆｒａｃ＿ｄｅｎ＿ｓｕｍ＝ｆｒａｃ＿ｎｕｍ／ｆｒａｃ＿ｄｅｎが成立するかどうかを判別する。ここで、上式が成立するときには、第１フラグとして、ｄｅｔ＿ｆｌａｇ１＝１を生成する。一方で、上式が成立しないときには、第１フラグとして、ｄｅｔ＿ｆｌａｇ１＝０を生成する。

第２フラグ生成部２４は、積分信号の信号値の更新タイミングの間隔を、積分信号の信号値を更新しない状態における、出力信号Ｙの測定値が周期的に変化する１周期と比べて、等しく又は長く設定する。ここで、積分信号の信号値を更新しない状態における、出力信号Ｙの測定値が周期的に変化する１周期は、例えば、図４の上中段での６４クロック分の１周期であり、又は、図４の下段での１２８クロック分の１周期である。

つまり、あらかじめ、上記の１周期を最短更新間隔Ｔに設定したうえで、クロックタイミング毎に、分母カウントｆｒａｃ＿ｄｅｎ＿ｓｕｍを入力する。そして、ｆｒａｃ＿ｄｅｎ＿ｓｕｍ≧Ｔが成立するかどうかを判別する。ここで、上式が成立するときには、第２フラグとして、ｄｅｔ＿ｆｌａｇ２＝１を生成する。一方で、上式が成立しないときには、第２フラグとして、ｄｅｔ＿ｆｌａｇ２＝０を生成する。

第３フラグ生成部２５は、第１、第２フラグ生成部２３、２４における上記の両方の条件を満足するかどうかを判別する。つまり、クロックタイミング毎に、第１フラグｄｅｔ＿ｆｌａｇ１及び第２フラグｄｅｔ＿ｆｌａｇ２を入力する。そして、第３フラグとして、ｄｅｔ＿ｆｌａｇ＝ｄｅｔ＿ｆｌａｇ１＆ｄｅｔ＿ｆｌａｇ２を生成する。

積分信号値更新部２は、クロックタイミング毎に、第３フラグｄｅｔ＿ｆｌａｇを参照する。ここで、ｄｅｔ＿ｆｌａｇ＝１であるときには、つまり、第１、第２フラグ生成部２３、２４における上記の両方の条件を満足するときには、入力信号Ｘの直流成分に関わらず強制的に、積分信号の信号値を更新する。一方で、ｄｅｔ＿ｆｌａｇ＝０であるときには、つまり、第１、第２フラグ生成部２３、２４における上記の少なくともいずれかの条件を満足しないときには、積分信号の信号値を更新しない。

本発明のシグマデルタ変調器Ｓの出力信号Ｙのタイムチャートを図６に示す。積分信号値更新部２は、時刻ｔ０、ｔ１、ｔ３、ｔ６において、積分信号の信号値を更新する。

積分信号値更新部２は、時刻ｔ０において、積分信号の信号値を更新する。そして、時刻ｔ１において、時刻ｔ０〜ｔ１における出力信号Ｙの時間平均の測定値が、量子化回路の量子化ステップ幅に対する入力信号Ｘの直流成分に関する比率に等しいと判別する。そこで、時刻ｔ１において、積分信号の信号値を更新する。

出力信号Ｙは、時刻ｔ０〜ｔ１において、図４で示したような１周期パターンＮｏ．１を、ちょうど１周期分有する。時刻ｔ０〜ｔ１の期間は、最短更新間隔Ｔに等しい。

積分信号値更新部２は、上述のように、時刻ｔ１において、積分信号の信号値を更新する。そして、時刻ｔ３において、時刻ｔ１〜ｔ３における出力信号Ｙの時間平均の測定値が、量子化回路の量子化ステップ幅に対する入力信号Ｘの直流成分に関する比率に等しいと判別する。そこで、時刻ｔ３において、積分信号の信号値を更新する。

出力信号Ｙは、時刻ｔ１〜ｔ３において、図４で示したような１周期パターンＮｏ．２を、１周期より長く２周期より短い期間分有する。図４の中下段で示したように、出力信号Ｙの時間平均は、１周期以外の期間内で見ても、量子化回路の量子化ステップ幅に対する入力信号Ｘの直流成分に関する比率に等しくなりうるのである。１周期パターンＮｏ．１、２は、それぞれ異なる。時刻ｔ１〜ｔ３の時間は、最短更新間隔Ｔより長い。

積分信号値更新部２は、上述のように、時刻ｔ３において、積分信号の信号値を更新する。そして、時刻ｔ６において、時刻ｔ３〜ｔ６における出力信号Ｙの時間平均の測定値が、量子化回路の量子化ステップ幅に対する入力信号Ｘの直流成分に関する比率に等しいと判別する。そこで、時刻ｔ６において、積分信号の信号値を更新する。

出力信号Ｙは、時刻ｔ３〜ｔ６において、図４で示したような１周期パターンＮｏ．３を、２周期より長く３周期より短い期間分有する。図４の中下段で示したように、出力信号Ｙの時間平均は、１周期以外の期間内で見ても、量子化回路の量子化ステップ幅に対する入力信号Ｘの直流成分に関する比率に等しくなりうるのである。１周期パターンＮｏ．１〜３は、それぞれ異なる。時刻ｔ３〜ｔ６の時間は、最短更新間隔Ｔより長い。

このように、シグマデルタ変調器Ｓは、ディザ信号を付加せず、雑音フロアを上昇させない。さらに、シグマデルタ変調器Ｓは、出力側から入力側へのフィードバックを必要とせず、自変調器Ｓの安定性を保証する。

そのうえで、シグマデルタ変調器Ｓは、出力信号Ｙの時間平均を一定に保ちつつ、出力信号Ｙの周期性をくずすことにより、出力信号Ｙの周期性に応じたスプリアスを低減することができる。そして、シグマデルタ変調器Ｓは、積分信号値の更新間隔を短くし過ぎないことにより、自変調器Ｓの動作を安定にすることができ、積分信号値の更新間隔を様々に設定することにより、出力信号Ｙの周期性をさらにくずしやすくなる。

ここで、積分信号値更新部２は、積分信号の信号値を更新するにあたり、図２及び図３に示したように、積分信号の信号値に対して、２以外の素数、１、並びに２以外の素数及び１を含む乱数のうち、いずれかの分だけ加算又は減算を行えばよい。

図２及び図３では、量子化回路の量子化ステップ幅は、６４（＝２^６）であるが、変形例として、量子化回路の量子化ステップ幅は、２のべき乗でもよく、２のべき乗でなくてもよい。図２では、積分信号の更新回路は、加算回路であるが、変形例として、図３と同様、積分信号の更新回路は、減算回路でもよい。

このように、シグマデルタ変調器Ｓは、加算値又は減算値を量子化ステップ幅と互いに素とすることにより、出力信号Ｙの周期性をさらにくずしやすくなる。

そして、積分信号値更新部２は、積分信号の信号値を更新するにあたり、図２及び図３に示したように、いずれかの次数の積分信号の信号値を更新すればよい。

図２では、積分信号値更新部２は、第１デルタシグマ変調部１１において、積分信号の信号値を更新することにより、出力信号Ｙ_１の１周期パターンを更新するのみならず、出力信号Ｙ_２、Ｙ_３の１周期パターンを更新することができる。そして、積分信号値更新部２は、第２、第３デルタシグマ変調部１２、１３において、積分信号の信号値を更新することにより、出力信号Ｙ_１の１周期パターンは更新しないけれども、出力信号Ｙ_２、Ｙ_３の１周期パターンを更新することができる。つまり、積分信号値更新部２は、出力信号Ｙ_１、Ｙ_２、Ｙ_３を加算した出力信号Ｙについて、１周期パターンの種類を増やすことができる。

図３では、積分信号値更新部２は、第４デルタシグマ変調部１４において、積分信号の信号値を更新することにより、信号ｃ［０］の１周期パターンを更新するのみならず、信号ｃ［１］、ｃ［２］の１周期パターンを更新することができる。そして、積分信号値更新部２は、第５、第６デルタシグマ変調部１５、１６において、積分信号の信号値を更新することにより、信号ｃ［０］の１周期パターンは更新しないけれども、信号ｃ［１］、ｃ［２］の１周期パターンを更新することができる。つまり、積分信号値更新部２は、信号ｃ［１］、ｃ［２］、ｃ［３］を加算した出力信号Ｙについて、１周期パターンの種類を増やすことができる。

このように、シグマデルタ変調器Ｓは、積分信号値の更新次数を様々に設定することにより、出力信号Ｙの周期性をさらにくずしやすくなる。

本発明及び従来技術のシグマデルタ変調器Ｓの出力信号Ｙの周波数特性を図７に示す。従来技術を適用するときには、シグマデルタ変調器Ｓは、先鋭なピークの配列のように、出力信号Ｙの周期性に応じたスプリアスを発生させる。本発明を適用するときには、シグマデルタ変調器Ｓは、出力信号Ｙの周波数特性の広がり具合が示すように、出力信号Ｙの周期性に応じたスプリアスを低減することができ、出力信号Ｙの周波数特性の低周波部分が示すように、出力信号Ｙの周期を長周期化することができる。

本発明のシグマデルタ変調器は、入力一定時のＰＬＬ回路の分数分周回路及び入力一定時のＤ／Ａ変換回路などで、出力信号の周期性に応じたスプリアスを低減することができる。

Ｓ：シグマデルタ変調器
１：シグマデルタ変調部
２：積分信号値更新部
１１：第１シグマデルタ変調部
１２：第２シグマデルタ変調部
１３：第３シグマデルタ変調部
１４：第４シグマデルタ変調部
１５：第５シグマデルタ変調部
１６：第６シグマデルタ変調部
２１：分母カウント部
２２：分子カウント部
２３：第１フラグ生成部
２４：第２フラグ生成部
２５：第３フラグ生成部

Claims

入力信号を積分し積分信号を生成する積分回路と、前記積分信号を量子化し出力信号を生成する量子化回路と、を有するシグマデルタ変調部と、
前記積分信号の信号値を繰り返し更新するにあたり、前記積分信号の信号値の更新タイミングの間における前記出力信号の時間平均の測定値を、前記量子化回路の量子化ステップ幅に対する前記入力信号の直流成分に関する比率に等しくする積分信号値更新部と、
を備えることを特徴とするシグマデルタ変調器。
前記積分信号値更新部は、前記積分信号の信号値の更新タイミングの間隔を、前記積分信号の信号値を更新しない状態における、前記出力信号の測定値が周期的に変化する１周期と比べて、等しく又は長く設定する
ことを特徴とする請求項１に記載のシグマデルタ変調器。
前記量子化回路の量子化ステップ幅は、２のべき乗に等しく、
前記積分信号値更新部は、前記積分信号の信号値に対して、２以外の素数、１、並びに２以外の素数及び１を含む乱数のうち、いずれかの分だけ加算又は減算を行う
ことを特徴とする請求項１又は２に記載のシグマデルタ変調器。
前記シグマデルタ変調部は、高次シグマデルタ変調部であり、
前記積分信号値更新部は、いずれかの次数の前記積分信号の信号値を更新する
ことを特徴とする請求項１から３のいずれかに記載のシグマデルタ変調器。
前記シグマデルタ変調部は、前段の量子化雑音を後段の入力信号とする、ＭＡＳＨ（Ｍｕｌｔｉ−ｓｔＡｇｅｎｏｉｓｅＳＨａｐｉｎｇ）シグマデルタ変調部であり、
前記積分信号値更新部は、いずれかの次数の前記積分信号の信号値を更新する
ことを特徴とする請求項１から３のいずれかに記載のシグマデルタ変調器。