JP5359336B2

JP5359336B2 - Ｄ／ａ変換器

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Publication number: JP5359336B2
Application number: JP2009028573A
Authority: JP
Inventors: 俊介林
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2009-02-10
Filing date: 2009-02-10
Publication date: 2013-12-04
Anticipated expiration: 2029-02-10
Also published as: JP2010187095A

Description

本発明は、デジタル信号をアナログ信号に変換するＤ／Ａ変換器に関する。

従来のＰＷＭ(Pulse Width Modulation)方式のＤ／Ａ変換器は、分解能を上げると変換周期が長くなり、結果として積分器の時定数が大きくなる（応答速度の低下）という問題があった。ＰＷＭ方式では、変換周期／基本クロックでＤ／Ａ変換の分解能が制約されるという欠点がある。例えば、１（ＭＨｚ）のクロックで動作する回路で１６ビット分解能のＰＷＭを実施するには、カウンタで２^１６までカウントする必要があり、この際の変換周期（ＰＷＭによって得られるパルス信号の周期）は約６５（ｍｓ）となる。つまり、このような長い変換周期を有するパルス信号を積分してリップルを減衰させるには、極めて大きな時定数の積分器が必要となる。なお、このようなＰＷＭ方式のＤ／Ａ変換器においてリップルの発生を解決する技術は、下記特許文献１及び２に開示されている。

特開２００１−５７５１９号公報実開平６−１３２３１号公報

上記のように、ＰＷＭ方式のＤ／Ａ変換器では、高分解能化と高速応答化との間でトレードオフが発生する。文献のような方式を極限まで進めるとデルタシグマ方式のＤ／Ａ変換器に行き着くが、このデルタシグマ方式は、信号変化点の数が被変換データによって大きく変動し、精度保証するには充分に高速な回路が必要となる。

このように、ＰＷＭ方式は、高分解能（例えば１６ビット以上の分解能）を実現する場合には応答速度の観点から不利であるが、８ビット程度の比較的低い分解能で良い場合には、Ｄ／Ａ変換器を簡便な回路で構成できるという利点がある。一方、デルタシグマ方式は、積分器の時定数の選び方次第で高分解能を実現できるという利点があるが、精度保証するには充分に高速な回路が必要となるという問題がある。

本発明は、上述した事情に鑑みてなされたものであり、簡便な構成で高分解能と高速応答とを両立することの可能なＤ／Ａ変換器を提供することを目的とする。

上記課題を解決するために、本発明の第１の態様によるＤ／Ａ変換器は、入力データに応じたパルス幅を有するパルス信号を生成するパルス信号生成部と、前記パルス信号を積分することで前記入力データに応じたアナログ信号を生成する積分部とを備えるＤ／Ａ変換器において、前記パルス信号生成部は、前記入力データの上位ビットデータをパルス幅変調することで得られる上位ビットパルス信号と、前記入力データの下位ビットデータをデルタシグマ変調することで得られるビット圧縮信号とを時分割で選択することにより加算することで前記パルス信号を生成することを特徴とする。

また、第１の態様によるＤ／Ａ変換器において、前記パルス信号生成部は、前記入力データを上位ビットデータと下位ビットデータに分割するデータ分割部と、前記上位ビットデータをパルス幅変調することで前記上位ビットパルス信号を生成するパルス幅変調部と、前記下位ビットデータをデルタシグマ変調することで前記ビット圧縮信号を生成するデルタシグマ変調部と、前記上位ビットパルス信号と前記ビット圧縮信号とを時分割で選択することにより加算することで前記パルス信号を生成する信号加算部とを備えることを特徴とする。

また、第１の態様によるＤ／Ａ変換器において、前記パルス幅変調部は、前記基本クロック及び当該基本クロックの２^Ｎp倍（Ｎｐは前記上位ビットデータのビット数）の周期を有する変換クロックを基に、１基本クロック単位でパルス幅が変化すると共に前記変換クロックと同一周期を有し、且つパルスの前または後に１基本クロック分の空き領域を有する前記上位ビットパルス信号を生成し、前記デルタシグマ変調部は、前記変換クロックに同期して前記ビット圧縮信号を生成し、前記信号加算部は、前記基本クロック及び前記変換クロックを基に、前記パルス幅変調部の出力と前記デルタシグマ変調部の出力とをスイッチングすることにより、前記ビット圧縮信号を前記上位ビットパルス信号の空き領域に挿入することを特徴とする。

さらに、本発明の第２の態様によるＤ／Ａ変換器は、入力データに応じたパルス幅を有するパルス信号を生成するパルス信号生成部と、前記パルス信号を積分することで前記入力データに応じたアナログ信号を生成する積分部とを備えるＤ／Ａ変換器において、前記パルス信号生成部は、前記入力データの下位ビットデータをデルタシグマ変調することで得られるビット圧縮信号と、前記入力データの上位ビットデータとを加算することで得られる加算データをパルス幅変調することで前記パルス信号を生成することを特徴とする。

また、第２の態様によるＤ／Ａ変換器において、前記パルス信号生成部は、前記入力データを上位ビットデータと下位ビットデータに分割するデータ分割部と、前記下位ビットデータをデルタシグマ変調することで前記ビット圧縮信号を生成するデルタシグマ変調部と、前記上位ビットデータと前記ビット圧縮信号とを加算した結果を加算データとして出力するデータ加算部と、前記加算データをパルス幅変調することで前記パルス信号を生成するパルス幅変調部とを備えることを特徴とする。

本発明によれば、ＰＷＭ方式の利点、つまりＤ／Ａ変換器を簡便な回路で構成できるという利点と、デルタシグマ方式の利点、つまり積分器の時定数の選び方次第で高分解能を実現できるという利点とを兼ね備えたＤ／Ａ変換器を実現することが可能である。

本発明の第１実施形態に係るＤ／Ａ変換器１の構成ブロック図である。Ｄ／Ａ変換器１の動作を表すタイミングチャートである。Ｄ／Ａ変換器１のデルタシグマ変調器２３の動作を表す真理値表である。本発明の第２実施形態に係るＤ／Ａ変換器１Ａの構成ブロック図である。Ｄ／Ａ変換器１Ａの動作を表すタイミングチャートである。

以下、図面を参照して、本発明の一実施形態について説明する。
〔第１実施形態〕
図１は、第１実施形態に係るＤ／Ａ変換器１の構成ブロック図である。この図１に示すように、第１実施形態に係るＤ／Ａ変換器１は、パルス信号生成器２、積分器３及び分周器４から構成されている。このように構成されたＤ／Ａ変換器１は、外部入力される基本クロックＣＬo（周波数ｆo、周期Ｔo＝１／ｆo）に同期して動作し、入力データ（デジタルデータ）Ｄinをアナログ信号Ａoutに変換して出力するものである。なお、本実施形態では、説明の便宜上、入力データＤinのビット数Ｎiを５ビットと想定して説明する。つまり、本実施形態に係るＤ／Ａ変換器１は、５ビットの分解能（分解能２^５＝３２）を有している。

パルス信号生成器２は、入力データＤinに応じたパルス幅を有するパルス信号Ｐoutを生成するものであり、より詳細には入力データＤinの上位ビットデータＤpをパルス幅変調することで得られる上位ビットパルス信号Ｓpと、入力データＤinの下位ビットデータＤsをデルタシグマ変調することで得られる１ビット信号（ビット圧縮信号）Ｓsとを時間領域で加算することで、上記パルス信号Ｐoutを生成する。このようなパルス信号生成器２は、データ分割器２１、パルス幅変調器２２、デルタシグマ変調器２３及び信号加算器２４から構成されている。

データ分割器２１は、分周器４から入力される変換クロックＣＬ１に同期して、入力データＤinをビット数Ｎpの上位ビットデータＤpと、ビット数Ｎsの下位ビットデータＤsとに分割し、上位ビットデータＤpをパルス幅変調器２２に出力すると共に、下位ビットデータＤsをデルタシグマ変調器２３に出力する。本実施形態では、入力データＤinの上位３ビット（Ｎp＝３）を上位ビットデータＤpとし、下位２ビット（Ｎs＝２）を下位ビットデータＤsとする場合を想定して説明する。また、変換クロックＣＬ１とは、Ｄ／Ａ変換器１の変換周期Ｔcを規定する信号であり、基本クロックＣＬoの２^Ｎp倍の周期を有する信号である。つまり、変換クロックＣＬ１の周期（変換周期Ｔc）は、上位ビットデータＤpのビット数Ｎpで決定付けられ、Ｔc＝Ｔo×２^Ｎp＝Ｔo×８で表される。

パルス幅変調器２２は、上位ビットデータＤpをパルス幅変調することで、上位ビットデータＤpに応じたパルス幅を有する上位ビットパルス信号Ｓpを生成して信号加算器２４の第１入力端子２４aに出力する。具体的には、このパルス幅変調器２２は、基本クロックＣＬo及び変換クロックＣＬ１を基に、１基本クロック単位（Ｔo単位）でパルス幅が変化すると共に変換クロックＣＬ１と同一周期（Ｔo×８）を有し、且つパルスの前（本実施形態では変換クロックＣＬ１の立ち上がりタイミングとパルスの立ち上がりタイミングとの間）に１基本クロック分の空き領域を有するパルス無しからＴ_０×７までのパルス幅の上位ビットパルス信号Ｓpを生成する。

デルタシグマ変調器２３は、下位ビットデータＤsをデルタシグマ変調することで１ビット信号Ｓsを生成するものであり、加算回路２３a及び遅延回路２３bから構成されている。これら加算回路２３a及び遅延回路２３bは、変換クロックＣＬ１に同期して動作するものである。加算回路２３aは、下位ビットデータＤsと遅延回路２３bの出力データ（２ビット）とを加算し、その加算データＳumを遅延回路２３bに出力すると共に、桁上りの発生結果を示すキャリー信号を１ビット信号Ｓsとして信号加算器２４の第２入力端子２４bに出力する。遅延回路２３bは、加算回路２３aから入力される加算データＳumを１変換クロック分（１Ｔc分）遅延させて加算回路２３aに出力する。

信号加算器２４は、パルス幅変調器２２から入力される上位ビットパルス信号Ｓpと、デルタシグマ変調器２３から入力される１ビット信号Ｓsとを時間領域で加算することでパルス信号Ｐoutを生成する。詳細には、この信号加算器２４は、第１入力端子２４a、第２入力端子２４b及び出力端子２４cを有する３端子スイッチング回路であり、基本クロックＣＬo及び変換クロックＣＬ１を基に、第１入力端子２４aに入力される上位ビットパルス信号Ｓpと、第２入力端子２４bに入力される１ビット信号Ｓsとをスイッチングして、１ビット信号Ｓsを上位ビットパルス信号Ｓpの空き領域に挿入することによりパルス信号Ｐoutを生成し、出力端子２４cからパルス信号Ｐoutを積分器３に出力する。

積分器３は、信号加算器２４から入力されるパルス信号Ｐoutを不完全積分することで、入力データＤinに応じたアナログ信号Ａoutを生成して外部に出力する。この積分器３は、ＲＣ回路等のアナログ・ローパス・フィルタによって構成されている。分周器４は、基本クロックＣＬoを上位ビットデータＤpのビット数Ｎpに応じて分周することで基本クロックＣＬoの２^Ｎp倍の周期（変換周期Ｔc＝Ｔo×８）を有する変換クロックＣＬ１を生成して、データ分割器２１、パルス幅変調器２２、デルタシグマ変調器２３及び信号加算器２４に出力する。

次に、上記のように構成されたＤ／Ａ変換器１によるデジタル／アナログ変換動作について、図２及び図３を参照して説明する。なお、以下では、入力データＤinとして「０１１０１」がＤ／Ａ変換器１に入力された場合（つまりデータ分割器２１によって、入力データＤinは上位ビットデータＤp＝「０１１」と、下位ビットデータＤs＝「０１」とに分割される）を想定して説明する。

図２は、基本クロックＣＬoと、変換クロックＣＬ１と、上位ビットパルス信号Ｓpと、１ビット信号Ｓsと、信号加算器２４のスイッチング状態及びパルス信号Ｐoutとの時間的関係を表すタイミングチャートである。また、図３は、デルタシグマ変調器２３に下位ビットデータＤs＝「０１」が入力された場合の、加算回路２３aの出力（加算データＳum、１ビット信号Ｓs（キャリー信号））と、遅延回路２３bの出力との時間変化を変換周期Ｔc毎に表した真理値表である。

図２において、時刻ｔ１をデジタル／アナログ変換動作の開始時刻とし、時刻ｔ２を時刻ｔ１から１変換周期（１Ｔc＝Ｔo×８）が経過した時刻とし、時刻ｔ３を時刻ｔ１から２変換周期（２Ｔc＝Ｔo×１６）が経過した時刻とし、時刻ｔ４を時刻ｔ１から３変換周期（３Ｔc＝Ｔo×２４）が経過した時刻とし、また、時刻ｔ５を時刻ｔ１から４変換周期（４Ｔc＝Ｔo×３２）が経過した時刻とする。

＜時刻ｔ１〜ｔ２の動作＞
まず、時刻ｔ１において、データ分割器２１は、変換クロックＣＬ１の立ち上がりに同期して、入力データＤin＝「０１１０１」を上位ビットデータＤp＝「０１１」と、下位ビットデータＤs＝「０１」とに分割し、上位ビットデータＤpをパルス幅変調器２２に出力すると共に、下位ビットデータＤsをデルタシグマ変調器２３に出力する。

パルス幅変調器２２は、基本クロックＣＬoに同期して、上位ビットデータＤp＝「０１１＝‘３’」に応じたパルス幅、つまり３基本クロック分（Ｔo×３）に相当するパルス幅を有する上位ビットパルス信号Ｓpを生成するが、この際、変換クロックＣＬ１の立ち上がりタイミング（時刻ｔ１）とパルスの立ち上がりタイミング（時刻ｔ１１）との間に１基本クロック（１Ｔo）分の空き領域を設ける。

一方、図３に示すように、デルタシグマ変調器２３の遅延回路２３bの出力初期値を「００」とすると、加算回路２３aの出力（加算データＳum）は下位ビットデータＤs＝「０１」と遅延回路２３bの出力との加算値であるので、加算データＳum＝「０１」となり、１ビット信号Ｓs（キャリー信号）は「０」となる。つまり、図２に示すように、時刻t１〜ｔ２の期間において、デルタシグマ変調器２３から出力される１ビット信号Ｓsはローレベルとなる。

信号加算器２４は、基本クロックＣＬo及び変換クロックＣＬ１を基に、上述した空き領域に相当する時刻ｔ１〜ｔ１１の期間では第２入力端子２４bを選択することで１ビット信号Ｓsをパルス信号Ｐoutとして積分器３に出力し、時刻ｔ１１〜ｔ２の期間では第１入力端子２４aを選択することで上位ビットパルス信号Ｓpをパルス信号Ｐoutとして積分器３に出力する。つまり、時刻t１〜ｔ２の期間において、信号加算器２４から出力されるパルス信号Ｐoutは、上位ビットパルス信号Ｓpと同一波形となる。

＜時刻ｔ２〜ｔ３の動作＞
時刻ｔ２において、データ分割器２１は、前回の変換周期と同様に、変換クロックＣＬ１の立ち上がりに同期して、上位ビットデータＤp＝「０１１」をパルス幅変調器２２に出力すると共に、下位ビットデータＤs＝「０１」をデルタシグマ変調器２３に出力する。

パルス幅変調器２２は、前回の変換周期と同様に、基本クロックＣＬoに同期して、３基本クロック分に相当するパルス幅を有する上位ビットパルス信号Ｓpを生成するが、この際、変換クロックＣＬ１の立ち上がりタイミング（時刻ｔ２）とパルスの立ち上がりタイミング（時刻ｔ２１）との間に１基本クロック分の空き領域を設ける。

一方、図３に示すように、時刻ｔ２〜ｔ３の期間では、デルタシグマ変調器２３の遅延回路２３bの出力は「０１」であるので、下位ビットデータＤs＝「０１」と遅延回路２３bの出力との加算値である加算データＳumは「１０」となり、１ビット信号Ｓs（キャリー信号）は「０」となる。つまり、図２に示すように、時刻t２〜ｔ３の期間において、デルタシグマ変調器２３から出力される１ビット信号Ｓsはローレベルの状態を維持する。

信号加算器２４は、前回の変換周期と同様に、基本クロックＣＬo及び変換クロックＣＬ１を基に、上述した空き領域に相当する時刻ｔ２〜ｔ２１の期間では１ビット信号Ｓsをパルス信号Ｐoutとして積分器３に出力し、時刻ｔ２１〜ｔ３の期間では上位ビットパルス信号Ｓpをパルス信号Ｐoutとして積分器３に出力する。つまり、時刻t２〜ｔ３の期間においても、信号加算器２４から出力されるパルス信号Ｐoutは、上位ビットパルス信号Ｓpと同一波形となる。

＜時刻ｔ３〜ｔ４の動作＞
時刻ｔ３において、データ分割器２１は、前回の変換周期と同様に、変換クロックＣＬ１の立ち上がりに同期して、上位ビットデータＤp＝「０１１」をパルス幅変調器２２に出力すると共に、下位ビットデータＤs＝「０１」をデルタシグマ変調器２３に出力する。

パルス幅変調器２２は、前回の変換周期と同様に、基本クロックＣＬoに同期して、３基本クロック分に相当するパルス幅を有する上位ビットパルス信号Ｓpを生成するが、この際、変換クロックＣＬ１の立ち上がりタイミング（時刻ｔ３）とパルスの立ち上がりタイミング（時刻ｔ３１）との間に１基本クロック分の空き領域を設ける。

一方、図３に示すように、時刻ｔ３〜ｔ４の期間では、デルタシグマ変調器２３の遅延回路２３bの出力は「１０」であるので、下位ビットデータＤs＝「０１」と遅延回路２３bの出力との加算値である加算データＳumは「１１」となり、１ビット信号Ｓs（キャリー信号）は「０」となる。つまり、図２に示すように、時刻t３〜ｔ４の期間において、デルタシグマ変調器２３から出力される１ビット信号Ｓsはローレベルの状態を維持する。

信号加算器２４は、基本クロックＣＬo及び変換クロックＣＬ１を基に、上述した空き領域に相当する時刻ｔ３〜ｔ３１の期間では１ビット信号Ｓsをパルス信号Ｐoutとして積分器３に出力し、時刻ｔ３１〜ｔ４の期間では上位ビットパルス信号Ｓpをパルス信号Ｐoutとして積分器３に出力する。つまり、時刻t３〜ｔ４の期間においても、信号加算器２４から出力されるパルス信号Ｐoutは、上位ビットパルス信号Ｓpと同一波形となる。

＜時刻ｔ４〜ｔ５の動作＞
時刻ｔ４において、データ分割器２１は、前回の変換周期と同様に、変換クロックＣＬ１の立ち上がりに同期して、上位ビットデータＤp＝「０１１」をパルス幅変調器２２に出力すると共に、下位ビットデータＤs＝「０１」をデルタシグマ変調器２３に出力する。

パルス幅変調器２２は、前回の変換周期と同様に、基本クロックＣＬoに同期して、３基本クロック分に相当するパルス幅を有する上位ビットパルス信号Ｓpを生成するが、この際、変換クロックＣＬ１の立ち上がりタイミング（時刻ｔ４）とパルスの立ち上がりタイミング（時刻ｔ４１）との間に１基本クロック分の空き領域を設ける。

一方、図３に示すように、時刻ｔ４〜ｔ５の期間では、デルタシグマ変調器２３の遅延回路２３bの出力は「１１」であるので、下位ビットデータＤs＝「０１」と遅延回路２３bの出力との加算値である加算データＳumは「００」となり、桁上りが発生して１ビット信号Ｓs（キャリー信号）は「１」となる。つまり、図２に示すように、時刻t４〜ｔ５の期間において、デルタシグマ変調器２３から出力される１ビット信号Ｓsはハイレベルに遷移する。

信号加算器２４は、基本クロックＣＬo及び変換クロックＣＬ１を基に、上述した空き領域に相当する時刻ｔ４〜ｔ４１の期間では１ビット信号Ｓsをパルス信号Ｐoutとして積分器３に出力し、時刻ｔ４１〜ｔ５の期間では上位ビットパルス信号Ｓpをパルス信号Ｐoutとして積分器３に出力する。つまり、時刻t４〜ｔ５の期間において、信号加算器２４から出力されるパルス信号Ｐoutのパルス幅は、４基本クロック分（Ｔo×４）となる。

以上の動作説明からわかるように、パルス幅変調器２２が負担するビット数は入力データＤinの上位３ビットであり、その変換周期Ｔcは８基本クロック分（Ｔo×８）、分解能は２^３＝８となるが、４変換周期（４Ｔc）に広げて分解能を見ると、Ｄ／Ａ変換器１は２^Ｎi＝２^５＝３２の分解能を有していることがわかる。すなわち、入力データＤinをパルス幅変調器２２とデルタシグマ変調器２３とに割り振ることで互いの負担するビット数を軽減し、それらの出力信号を加算することにより、ＰＷＭ方式の利点、つまり高精度・高速応答のＤ／Ａ変換器を簡便な回路で構成できるという利点と、デルタシグマ方式の利点、つまり積分器の時定数の選び方次第で高分解能を実現できるという利点（負担するビット数が少ないので精度保証するための高速な回路が必要とならない）とを兼ね備えたＤ／Ａ変換器１を実現することができる。

このように、本実施形態によれば、簡便な構成で高分解能と高速応答とを両立することの可能なＤ／Ａ変換器１を実現することが可能である。この効果は、入力データＤinのビット数が大きい程、つまりＤ／Ａ変換器１に求められる分解能が大きい程、顕著に得ることができる。

〔第２実施形態〕
続いて、第２実施形態に係るＤ／Ａ変換器１Ａについて説明する。上述した第１実施形態のＤ／Ａ変換器１は、入力データＤinの上位ビットデータＤpをパルス幅変調することで得られる上位ビットパルス信号Ｓpと、入力データＤinの下位ビットデータＤsをデルタシグマ変調することで得られる１ビット信号Ｓsとを時間領域で加算することで、入力データＤinに応じたパルス信号Ｐoutを生成する構成を採用したものであった。

これに対して、第２実施形態のＤ／Ａ変換器１Ａは、入力データＤinの下位ビットデータＤsをデルタシグマ変調することで得られる１ビット信号Ｓsと、入力データＤinの上位ビットデータＤpとを数値領域で加算することで得られる加算データＤpsをパルス幅変調することでパルス信号Ｐoutを生成する構成を採用したものである。従って、第２実施形態のＤ／Ａ変換器１Ａと第１実施形態のＤ／Ａ変換器１とで異なる点は、パルス信号生成器２の内部構成だけであるので、以下では異なる点に着目して説明し、同様の構成要素には同一符号を付して説明を省略する。

図４は、第２実施形態に係るＤ／Ａ変換器１Ａの構成ブロック図である。この図４に示すように、第２実施形態に係るＤ／Ａ変換器１Ａは、パルス信号生成器２Ａ、積分器３及び分周器４から構成されている。このように構成されたＤ／Ａ変換器１Ａは、外部入力される基本クロックＣＬoに同期して動作し、入力データＤinをアナログ信号Ａoutに変換して出力するものである。なお、第１実施形態と同様に、入力データＤinのビット数Ｎiを５ビットと想定して説明する。

パルス信号生成器２Ａは、入力データＤinに応じたパルス幅を有するパルス信号Ｐoutを生成するものであり、より詳細には入力データＤinの下位ビットデータＤsをデルタシグマ変調することで得られる１ビット信号Ｓsと、入力データＤinの上位ビットデータＤpとを数値領域で加算することで得られる加算データＤpsをパルス幅変調することでパルス信号Ｐoutを生成する。このようなパルス信号生成器２Ａは、データ分割器３１、デルタシグマ変調器３２、データ加算器３３及びパルス幅変調器３４から構成されている。

データ分割器３１は、分周器４から入力される変換クロックＣＬ１に同期して、入力データＤinをビット数Ｎp（上位３ビット）の上位ビットデータＤpと、ビット数Ｎs（下位２ビット）の下位ビットデータＤsとに分割し、上位ビットデータＤpをデータ加算器３３に出力すると共に、下位ビットデータＤsをデルタシグマ変調器３２に出力する。

デルタシグマ変調器３２は、変換クロックＣＬ１に同期して、下位ビットデータＤsをデルタシグマ変調することで１ビット信号Ｓsを生成し、その１ビット信号Ｓsをデータ加算器３３に出力する。なお、デルタシグマ変調器３２の内部構成は、第１実施形態のデルタシグマ変調器２３と同様なので説明を省略する。

データ加算器３３は、変換クロックＣＬ１に同期して、データ分割器３１から入力される上位ビットデータＤpと、デルタシグマ変調器３２から入力される１ビット信号Ｓsとを数値領域で加算した結果を加算データＤpsとしてパルス幅変調器３４に出力する。パルス幅変調器３４は、データ加算器３３から入力される加算データＤpsをパルス幅変調することで、加算データＤpsに応じたパルス幅を有するパルス信号Ｐoutを生成して積分器３に出力する。具体的には、このパルス幅変調器３４は、基本クロックＣＬo及び変換クロックＣＬ１を基に、１基本クロック単位（Ｔo単位）でパルス幅が変化すると共に変換クロックＣＬ１と同一周期（Ｔo×８）を有するパルス信号Ｐoutを生成する。

次に、上記のように構成されたＤ／Ａ変換器１Ａによるデジタル／アナログ変換動作について、図５を参照して説明する。なお、以下では、第１実施形態と同様に、入力データＤinとして「０１１０１」がＤ／Ａ変換器１に入力された場合（つまりデータ分割器２１Ａによって、入力データＤinは上位ビットデータＤp＝「０１１」と、下位ビットデータＤs＝「０１」とに分割される）を想定して説明する。

図５は、基本クロックＣＬoと、変換クロックＣＬ１と、デルタシグマ変調器３２から出力される１ビット信号Ｓsと、データ加算器３３から出力される加算データＤpsと、パルス幅変調器３４から出力されるパルス信号Ｐoutとの時間的関係を表すタイミングチャートである。また、図５において、時刻ｔ１をデジタル／アナログ変換動作の開始時刻とし、時刻ｔ２を時刻ｔ１から１変換周期（１Ｔc＝Ｔo×８）が経過した時刻とし、時刻ｔ３を時刻ｔ１から２変換周期（２Ｔc＝Ｔo×１６）が経過した時刻とし、時刻ｔ４を時刻ｔ１から３変換周期（３Ｔc＝Ｔo×２４）が経過した時刻とし、また、時刻ｔ５を時刻ｔ１から４変換周期（４Ｔc＝Ｔo×３２）が経過した時刻とする。

＜時刻ｔ１〜ｔ２の動作＞
まず、時刻ｔ１において、データ分割器３１は、変換クロックＣＬ１の立ち上がりに同期して、入力データＤin＝「０１１０１」を上位ビットデータＤp＝「０１１」と、下位ビットデータＤs＝「０１」とに分割し、上位ビットデータＤpをデータ加算器３３に出力すると共に、下位ビットデータＤsをデルタシグマ変調器３２に出力する。

デルタシグマ変調器３２の動作は第１実施形態のデルタシグマ変調器２３と同様であるので、時刻t１〜ｔ２の期間において、デルタシグマ変調器３２から出力される１ビット信号Ｓsはローレベル（「０」）となる。また、データ加算器３３は、変換クロックＣＬ１の立ち上がりに同期して、データ分割器３１から入力される上位ビットデータＤpと、デルタシグマ変調器３２から入力される１ビット信号Ｓsとを数値領域で加算し、その結果を加算データＤpsとしてパルス幅変調器３４に出力する。つまり、時刻t１〜ｔ２の期間において、加算データＤpsは「０１１」＋「０」＝「００１１」となる。

パルス幅変調器３４は、基本クロックＣＬo及び変換クロックＣＬ１に同期して、加算データＤps＝「００１１＝‘３’」に応じたパルス幅、つまり３基本クロック分（Ｔo×３）に相当するパルス幅を有するパルス信号Ｐoutを生成して積分器３に出力する。この際、第１実施形態とは異なり、変換クロックＣＬ１の立ち上がりタイミング（時刻ｔ１）とパルスの立ち上がりタイミングとは一致している。

＜時刻ｔ２〜ｔ３の動作＞
時刻ｔ２において、データ分割器３１は、前回の変換周期と同様に、変換クロックＣＬ１の立ち上がりに同期して、入力データＤin＝「０１１０１」を上位ビットデータＤp＝「０１１」と、下位ビットデータＤs＝「０１」とに分割し、上位ビットデータＤpをデータ加算器３３に出力すると共に、下位ビットデータＤsをデルタシグマ変調器３２に出力する。

デルタシグマ変調器３２の動作は第１実施形態のデルタシグマ変調器２３と同様であるので、時刻t２〜ｔ３の期間において、デルタシグマ変調器３２から出力される１ビット信号Ｓsはローレベル（「０」）となる。また、データ加算器３３は、変換クロックＣＬ１の立ち上がりに同期して、データ分割器３１から入力される上位ビットデータＤpと、デルタシグマ変調器３２から入力される１ビット信号Ｓsとを数値領域で加算し、その結果を加算データＤpsとしてパルス幅変調器３４に出力する。つまり、時刻t２〜ｔ３の期間においても、加算データＤpsは「０１１」＋「０」＝「００１１」となる。

パルス幅変調器３４は、前回の変換周期と同様に、基本クロックＣＬo及び変換クロックＣＬ１に同期して、加算データＤps＝「００１１＝‘３’」に応じたパルス幅、つまり３基本クロック分に相当するパルス幅を有するパルス信号Ｐoutを生成して積分器３に出力する。

＜時刻ｔ３〜ｔ４の動作＞
時刻ｔ３において、データ分割器３１は、前回の変換周期と同様に、変換クロックＣＬ１の立ち上がりに同期して、入力データＤin＝「０１１０１」を上位ビットデータＤp＝「０１１」と、下位ビットデータＤs＝「０１」とに分割し、上位ビットデータＤpをデータ加算器３３に出力すると共に、下位ビットデータＤsをデルタシグマ変調器３２に出力する。

デルタシグマ変調器３２の動作は第１実施形態のデルタシグマ変調器２３と同様であるので、時刻t３〜ｔ４の期間において、デルタシグマ変調器３２から出力される１ビット信号Ｓsはローレベル（「０」）となる。また、データ加算器３３は、変換クロックＣＬ１の立ち上がりに同期して、データ分割器３１から入力される上位ビットデータＤpと、デルタシグマ変調器３２から入力される１ビット信号Ｓsとを数値領域で加算し、その結果を加算データＤpsとしてパルス幅変調器３４に出力する。つまり、時刻t３〜ｔ４の期間においても、加算データＤpsは「０１１」＋「０」＝「００１１」となる。

＜時刻ｔ４〜ｔ５の動作＞
時刻ｔ４において、データ分割器３１は、前回の変換周期と同様に、変換クロックＣＬ１の立ち上がりに同期して、入力データＤin＝「０１１０１」を上位ビットデータＤp＝「０１１」と、下位ビットデータＤs＝「０１」とに分割し、上位ビットデータＤpをデータ加算器３３に出力すると共に、下位ビットデータＤsをデルタシグマ変調器３２に出力する。

デルタシグマ変調器３２の動作は第１実施形態のデルタシグマ変調器２３と同様であるので、時刻t４〜ｔ５の期間において、デルタシグマ変調器３２から出力される１ビット信号Ｓsはハイレベル（「１」）となる。また、データ加算器３３は、変換クロックＣＬ１の立ち上がりに同期して、データ分割器３１から入力される上位ビットデータＤpと、デルタシグマ変調器３２から入力される１ビット信号Ｓsとを数値領域で加算し、その結果を加算データＤpsとしてパルス幅変調器３４に出力する。つまり、時刻t４〜ｔ５の期間において、加算データＤpsは「０１１」＋「１」＝「０１００」となる。

パルス幅変調器３４は、基本クロックＣＬo及び変換クロックＣＬ１に同期して、加算データＤps＝「０１００＝‘４’」に応じたパルス幅、つまり４基本クロック分（Ｔo×４）に相当するパルス幅を有するパルス信号Ｐoutを生成して積分器３に出力する。

このように、４変換周期（４Ｔc）におけるパルス信号Ｐoutの波形を見ると、第１実施形態と同様の波形が得られることがわかる。すなわち、第２実施形態のＤ／Ａ変換器１Ａの構成によっても、第１実施形態と同様の効果を得ることができる。また、第２実施形態のＤ／Ａ変換器１Ａでは、第１実施形態のように、変換クロックＣＬ１の立ち上がりタイミングとパルスの立ち上がりタイミングとの間に１基本クロック分の空き領域を設けたり、その空き領域に１ビット信号Ｓsを挿入するためのスイッチング動作を行う必要がないため、回路構成を簡略化することができ、コスト削減を図ることができるという効果を奏する。

なお、本発明は上記実施形態に限定されず、以下のような変形例が考えられる。
（１）上記第１実施形態では、パルスの前（変換クロックＣＬ１の立ち上がりタイミングとパルスの立ち上がりタイミングとの間）に１基本クロック分の空き領域を設ける場合を例示して説明したが、パルスの後、つまりパルスの立ち下り後に１基本クロック分の空き領域を設け、その空き領域に１ビット信号Ｓsが挿入されるように信号加算器２４を動作させても良い。

（２）上記第１及び第２実施形態では、入力データＤinを５ビットと想定し、上位３ビットを上位ビットデータＤpに割り振り、下位２ビットを下位ビットデータＤsに割り振った場合を例示して説明したが、それら上位ビットデータＤp及び下位ビットデータＤsに割り振るビット数の比率は、入力データＤinのビット数、Ｄ／Ａ変換器１、１Ａに求められる分解能及び変換速度、積分器３に設定すべき時定数などに応じて適宜設定すれば良い。

（３）上記第１及び第２実施形態では、多ビットデータ列（下位ビットデータＤs）を１ビット信号に変換する手段として、デルタシグマ変調器２３、３２を用いた場合を例示して説明したが、これに限らず、多ビットデータ列を１ビット信号に変換可能であれば、他の手段を採用しても良い。また、デルタシグマ変調器２３、３２は、必ずしも１ビット信号のビット圧縮信号を生成するものでなくても良く、多ビットのビット圧縮信号を生成するものでも良い。

１、１Ａ…Ｄ／Ａ変換器、２、２Ａ…パルス信号生成器、３…積分器、４…分周器、２１、３１…データ分割器、２２、３４…パルス幅変調器、２３、３２…デルタシグマ変調器、２４…信号加算器、３３…データ加算器、２３a…加算回路、２３b…遅延回路

Claims

入力データに応じたパルス幅を有するパルス信号を生成するパルス信号生成部と、前記パルス信号を積分することで前記入力データに応じたアナログ信号を生成する積分部とを備えるＤ／Ａ変換器において、
前記パルス信号生成部は、前記入力データの上位ビットデータをパルス幅変調することで得られる上位ビットパルス信号と、前記入力データの下位ビットデータをデルタシグマ変調することで得られるビット圧縮信号とを時分割で選択することにより加算することで前記パルス信号を生成することを特徴とするＤ／Ａ変換器。
前記パルス信号生成部は、
前記入力データを上位ビットデータと下位ビットデータに分割するデータ分割部と、
前記上位ビットデータをパルス幅変調することで前記上位ビットパルス信号を生成するパルス幅変調部と、
前記下位ビットデータをデルタシグマ変調することで前記ビット圧縮信号を生成するデルタシグマ変調部と、
前記上位ビットパルス信号と前記ビット圧縮信号とを時分割で選択することにより加算することで前記パルス信号を生成する信号加算部と
を備えることを特徴とする請求項１記載のＤ／Ａ変換器。
前記パルス幅変調部は、前記基本クロック及び当該基本クロックの２Ｎp倍（Ｎｐは前記上位ビットデータのビット数）の周期を有する変換クロックを基に、１基本クロック単位でパルス幅が変化すると共に前記変換クロックと同一周期を有し、且つパルスの前または後に１基本クロック分の空き領域を有する前記上位ビットパルス信号を生成し、
前記デルタシグマ変調部は、前記変換クロックに同期して前記ビット圧縮信号を生成し、
前記信号加算部は、前記基本クロック及び前記変換クロックを基に、前記パルス幅変調部の出力と前記デルタシグマ変調部の出力とをスイッチングすることにより、前記ビット圧縮信号を前記上位ビットパルス信号の空き領域に挿入する
ことを特徴とする請求項２記載のＤ／Ａ変換器。