JP2006148964A - D/aコンバータ - Google Patents
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Abstract
【解決手段】スイッチ制御回路1は、スイッチS1〜SMのうちディジタル信号DIGに応じた個数のスイッチをスタート位置決定回路3で決定されるスイッチから昇順にオン状態にし、他のスイッチをオフ状態とする。スタート位置決定回路3は、クロック信号CLKに同期して得られるディジタル信号DIGの入力毎に選択スタート位置となるスイッチをS1,S3,S5…という具合に順次変更して選択スタート位置を決定する。
【選択図】図1
Description
図1はこの発明の実施の形態1であるN(N≧2)ビットD/Aコンバータの構成を示す説明図である。同図に示すように、一端が電源Vccに接続された単位電流源IS1〜ISMのそれぞれの他端がスイッチS1〜SMの一端に接続される。なお、Mは必要電流源数であり、M=2N−1となる。
実施の形態1ではスタート位置決定回路3により決定される選択スタート位置はサンプリング毎に変更されることのみ示したが、電流源IS1〜IS7をできるだけ片寄りなく選択するようにスタート位置を変更するようにしたのが実施の形態2である。したがって、実施の形態2のD/Aコンバータは、スタート位置決定回路3による選択スタート位置の決定方法を下記のように行う以外は図1で示した実施の形態1と同様の全体構成を採る。
図8はこの発明の実施の形態3であるN(N≧2)ビットD/Aコンバータの構成を示す説明図である。同図に示すように、一端が電源Vccに接続された単位電流源IS1〜IS(M+K)のそれぞれの他端がスイッチS1〜S(M+K)の一端に接続される。なお、Mは必要電流源数であり、M=2N−1となり、Kは余剰電流源数である。
実施の形態3ではスタート位置決定回路3Aにより決定される選択スタート位置はサンプリング毎に変更されることのみ示したが、電流源IS1〜IS(M+K)をできるだけ片寄りなく選択するように選択スタート位置を変更するようにしたのが実施の形態4である。したがって、実施の形態4のD/Aコンバータは、スタート位置決定回路3Aによるスタート位置の決定方法を下記のように行う以外は図8で示した実施の形態3と同様の全体構成を採る。
図13はこの発明の実施の形態5であるN(N≧2)ビットD/Aコンバータの構成を示す説明図である。同図に示すように、一端が電源Vccに接続された単位電流源IS1〜ISMのそれぞれの他端がスイッチS1〜SMの一端に接続される。なお、Mは必要電流源数である。
実施の形態5ではスタート位置決定回路3Bにより決定されるスタート位置はサンプリング毎に変更されることのみ示したが、電流源IS1〜IS7をできるだけ片寄りなく選択するようにスタート位置を変更するようにしたのが実施の形態6である。したがって、実施の形態6のD/Aコンバータは、スタート位置決定回路3Bによる選択スタート位置の決定方法を下記のように行う以外は図13で示した実施の形態5と同様の全体構成を採る。
図21はこの発明の実施の形態7であるN(N≧2)ビットD/Aコンバータの構成を示す説明図である。同図に示すように、一端が電源Vccに接続された単位電流源IS1〜IS(M+K)のそれぞれの他端がスイッチS1〜S(M+K)の一端に接続される。なお、Mは必要電流源数であり、Kは余剰電流源数である。
実施の形態7ではスタート位置決定回路3Bにより決定されるスタート位置は1サンプリング期間中に複数の組合せに変更されることのみ示したが、電流源IS1〜IS(M+K)をできるだけ片寄りなく選択するようにスタート位置を変更するようにしたのが実施の形態8である。したがって、実施の形態8のD/Aコンバータは、スタート位置決定回路3Bによる選択スタート位置の決定方法を下記のように行う以外は図21で示した実施の形態7と同様の全体構成を採る。
実施の形態8において、図28に示すように、M=7(N=3),K=1で構成、A=3(8(M+K)と3とは互いに素)を選択すると、図2及び図3で示したスタート位置決定回路3の構成から、ゼロ調整回路18を省略した比較的簡単な回路構成でスタート位置決定回路を構成することができる。同様なことが実施の形態3及び4のスタート位置決定回路3Aあるいは実施の形態7のスタート位置決定回路3Bにも当てはまる。
実施の形態1〜実施の形態8では単位電気量生成部として電流源を用いた電流源アレイ方式のD/Aコンバータを例に挙げたが、図29に示すように、単位電気量生成部としてキャパシタを用いた容量アレイ方式のD/Aコンバータで構成してもよい。
(M−x)C(Vo−Vb)
+xC(Vo−Vr)=0
これを解くと、以下のようになる。
その結果、オンしたスイッチ数x、すなわち選択した容量の数に応じた出力電圧Vo(アナログ信号)を得ることができる。
実施の形態1〜実施の形態8で示した構成のD/Aコンバータを図30で示した構成のオーバーサンプリング△ΣADCの多ビットの内部DAC17あるいは図31で示したオーバーサンプリング△ΣDACの内部DAC23として利用することにより、量子化ノイズも小さく、系の安定性が良好なものが得られ、さらにディジタル入力に対するアナログ出力の直線性が保証されるため、動作性能の高いオーバーサンプリング△ΣADCあるいはオーバーサンプリング△ΣDACを得ることができる。
Claims (5)
- クロック信号に同期して複数ビットのディジタル信号をアナログ信号に変換するD/Aコンバータであって、
出力部に対して所定の順序に並列に接続された複数の単位電気量生成部を備え、前記複数の単位電気量生成部のうち選択された数の単位電気量生成部に関連した電気量が前記出力部に現れ、
前記クロック信号に同期して前記複数の単位電気量生成部の選択スタート位置を順次変更して決定するスタート位置決定部と、
前記クロック信号に同期して前記ディジタル信号を受け、前記複数の単位電気量生成部のうち前記ディジタル信号で決定される個数の単位電気量生成部を、前記選択スタート位置から前記所定の順序にそって選択する選択部と、
前記出力部より得られる電気量に基づき前記アナログ信号を出力するアナログ信号出力部とをさらに備え、
前記スタート位置決定部は、前記クロック信号の1サイクル期間内の第1〜第P(≧2)の期間それぞれで順次変更して第1〜第Pの選択スタート位置を決定し、
前記選択部は、前記ディジタル信号で決定される個数の単位電気量生成部を、前記第1〜第Pの期間それぞれにおいて前記第1〜第Pの選択スタート位置から前記所定の順序にそって選択し、
前記アナログ信号生成部は、前記第1〜第Pの期間それぞれにおいて前記出力部より得られる電気量を平均した量に基づき前記アナログ信号を出力する、
D/Aコンバータ。 - 前記ディジタル信号はN(≧2)ビットのディジタル信号を含み、
前記複数の単位電気量生成部はL(≧3)個の単位電気量生成部を含み、
前記スタート位置決定部は、前記クロック信号に同期して前記所定の順序にそって変位個数A(<L)個ずつずらせながら前記第1〜第Pの選択スタート位置を決定する、
請求項1記載のD/Aコンバータ。 - 前記ディジタル信号のビット数Nと前記単位電気量生成部の個数Lとは{L>2N−1}の関係にある、
請求項2記載のD/Aコンバータ。 - 前記単位電気量生成部の個数Lと前記変位個数Aとは互いに素の関係にある、
請求項2あるいは請求項3記載のD/Aコンバータ。 - 前記ディジタル信号のビット数Nと前記単位電気量生成部の個数Lとは{L=2N}の関係にある、
請求項3記載のD/Aコンバータ。
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