KR101601178B1 - 클록 데이터 복원 장치 및 클록 데이터 복원 방법 - Google Patents

클록 데이터 복원 장치 및 클록 데이터 복원 방법 Download PDF

Info

Publication number
KR101601178B1
KR101601178B1 KR1020140023688A KR20140023688A KR101601178B1 KR 101601178 B1 KR101601178 B1 KR 101601178B1 KR 1020140023688 A KR1020140023688 A KR 1020140023688A KR 20140023688 A KR20140023688 A KR 20140023688A KR 101601178 B1 KR101601178 B1 KR 101601178B1
Authority
KR
South Korea
Prior art keywords
flop
flip
clock signal
clock
phase
Prior art date
Application number
KR1020140023688A
Other languages
English (en)
Other versions
KR20150101860A (ko
Inventor
최우영
박영석
Original Assignee
연세대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 연세대학교 산학협력단 filed Critical 연세대학교 산학협력단
Priority to KR1020140023688A priority Critical patent/KR101601178B1/ko
Priority to EP15157022.3A priority patent/EP2913926B1/en
Priority to US14/634,392 priority patent/US9337848B2/en
Publication of KR20150101860A publication Critical patent/KR20150101860A/ko
Application granted granted Critical
Publication of KR101601178B1 publication Critical patent/KR101601178B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명은 클록 데이터 복원 장치 및 위상 검출기에 관한 것으로, 클록 데이터 복원 장치는, 데이터 클록 신호의 위상을 검출하여 비교 신호를 출력하는 위상 검출기; 비교 신호에 따라 전하 공급량을 조절하는 전하 펌프부; 전하 공급량을 누적하여 조절 신호를 출력하는 루프 필터부; 및 조절 신호에 따라 가변적인 출력 클록 신호를 생성하는 전원 제어 발진기를 포함하며, 위상 검출기는 출력 클록 신호로부터 서로 다른 위상을 갖도록 변조된 변조 클록 신호들을 순차적으로 입력받고, 순차적으로 입력되는 변조 클록 신호와 데이터 클록 신호의 위상을 비교한다.

Description

클록 데이터 복원 장치 및 클록 데이터 복원 방법{CLOCK AND DATA RECOVERY CIRCUIT, AND METHOD FOR RECOVERING CLOCK AND DATA}
본 발명은 클록 데이터 복원 장치 및 데이터 클록 신호로부터 클록/데이터를 복원하는 방법에 관한 것이다.
클록 데이터 복원 장치(Clock and Data Recovery circuit)는 잡음이 있는 데이터에 대해 데이터율(data rate)에 맞는 클록을 복원하고, 데이터를 샘플링(sampling)하여 깨끗한 데이터로 복원하는 장치이며, 현재 대부분의 데이터 수신기에 없어서는 안되는 중요한 회로이다. 예컨대, 대한민국 등록특허공보 10-1225314호에는 클록 데이터 복원 장치가 개시되어 있다. 도 1은 종래의 클록 데이터 복원 장치의 구성도이다. 일반적으로, 클록 데이터 복원 장치는 위상 검출기(11), 전하 펌프부(12), 루프 필터부(13), 전원 제어 발진기(14)로 이루어진다. 위상 검출기 중 선형 위상 검출기는 데이터와 클록 둘 중의 어느 것이 빠른지와, 얼마나 빠른지를 모두 판단할 수 있으나, 고속 동작이 어렵다는 단점을 갖는다. 위상 검출기 중 뱅뱅 위상 검출기(Bang-Bang Phase Detector)는 고속 동작이 가능하나, 데이터와 클록 중 어떤 것이 위상이 더 빠른지만을 판단할 수 있다. 뱅뱅 위상 검출기를 이용하여 다중-단계 특성을 구현하는 경우, 레벨이 증가할수록 회로 면적과 전력 소모가 증가하는 문제점을 갖는다.
본 발명은 적은 면적과 전력 소모 특성을 갖는 동시에, 다중-단계의 위상 검출이 가능한 위상 검출기, 클록 데이터 복원 장치 및 클록 데이터 복원 방법을 제공하는 것을 목적으로 한다.
본 발명이 해결하고자 하는 과제는 이상에서 언급된 과제로 제한되지 않는다. 언급되지 않은 다른 기술적 과제들은 이하의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 측면에 따른 클록 데이터 복원 장치는, 데이터 클록 신호의 위상을 검출하여 비교 신호를 출력하는 위상 검출기; 상기 비교 신호에 따라 전하 공급량을 조절하는 전하 펌프부; 상기 전하 공급량을 누적하여 조절 신호를 출력하는 루프 필터부; 및 상기 조절 신호에 따라 가변적인 출력 클록 신호를 생성하는 전원 제어 발진기를 포함하며, 상기 위상 검출기는, 상기 출력 클록 신호로부터 서로 다른 위상을 갖도록 변조된 변조 클록 신호들을 순차적으로 입력받고, 순차적으로 입력되는 변조 클록 신호와 상기 데이터 클록 신호의 위상을 비교한다.
본 발명의 일 실시 예에서, 상기 클록 데이터 복원 장치는, 상기 출력 클록 신호로부터 상기 변조 클록 신호들을 생성하고, 상기 변조 클록 신호들을 순차적으로 상기 위상 검출기로 입력하는 변조 클록 생성부를 더 포함한다.
본 발명의 일 실시 예에서, 상기 변조 클록 생성부는, 상기 출력 클록 신호의 주파수를 분배하여 분주 클록 신호를 생성하는 주파수 분배기; 상기 분주 클록 신호의 클록 에지에 응답하여 비트 신호를 생성하는 비트 생성기; 및 상기 비트 신호에 따라 상기 변조 클록 신호들을 순차적으로 출력하는 변조 클록 출력부를 포함한다.
본 발명의 일 실시 예에서, 상기 변조 클록 신호들은, 상기 출력 클록 신호의 미리 설정된 기준 위상으로부터 선형적인 위상 차이를 갖도록 변조된다.
본 발명의 일 실시 예에서, 상기 변조 클록 신호들 각각은 동일한 시간 주기 동안 상기 위상 검출기로 입력된다.
본 발명의 일 실시 예에서, 상기 위상 검출기는, 상기 데이터 클록 신호와 상기 출력 클록 신호의 위상을 비교하여 제1 비교 신호를 출력하는 제1 위상 비교부; 및 상기 데이터 클록 신호와 상기 변조 클록 신호들의 위상을 순차적으로 비교하여 제2 비교 신호를 출력하는 제2 위상 비교부를 포함한다.
본 발명의 일 실시 예에서, 상기 제1 위상 비교부는, 상기 출력 클록 신호의 제1 클록 에지에 응답하여 상기 데이터 클록 신호를 출력하는 제1 플립플롭; 상기 제1 클록 에지에 응답하여 상기 제1 플립플롭의 출력 값을 출력하는 제2 플립플롭; 상기 출력 클록 신호의 제2 클록 에지에 응답하여 상기 데이터 클록 신호를 출력하는 제3 플립플롭; 상기 제1 클록 에지에 응답하여 상기 제3 플립플롭의 출력 값을 출력하는 제4 플립플롭; 상기 제1 플립플롭의 출력 값과 상기 제4 플립플롭의 출력 값을 비교하는 제1 XOR 게이트; 및 상기 제2 플립플롭의 출력 값과 상기 제4 플립플롭의 출력 값을 비교하는 제2 XOR 게이트를 포함한다.
본 발명의 일 실시 예에서, 상기 제2 위상 비교부는, 순차적으로 입력되는 제1 변조 클록 신호에 응답하여 상기 데이터 클록 신호를 출력하는 제5 플립플롭; 상기 제1 클록 에지에 응답하여 상기 제5 플립플롭의 출력 값을 출력하는 제6 플립플롭; 순차적으로 입력되는 제2 변조 클록 신호에 응답하여 상기 데이터 클록 신호를 출력하는 제7 플립플롭; 상기 제1 클록 에지에 응답하여 상기 제7 플립플롭의 출력 값을 출력하는 제8 플립플롭; 상기 제1 플립플롭 또는 상기 제4 플립플롭의 출력 값과, 상기 제6 플립플롭의 출력 값을 비교하는 제3 XOR 게이트; 및 상기 제2 플립플롭 또는 상기 제4 플립플롭의 출력 값과 상기 제8 플립플롭의 출력 값을 비교하는 제4 XOR 게이트를 포함한다.
본 발명의 일 실시 예에서, 상기 제1 변조 클록 신호는 상기 출력 클록 신호보다 빠른 위상을 갖는 신호이고, 상기 제2 변조 클록 신호는 상기 출력 클록 신호보다 느린 위상을 갖는 신호이다.
본 발명의 일 실시 예에서, 상기 전하 펌프부는, 상기 제1 비교 신호에 따라 전하 공급량을 조절하는 제1 전하 펌프; 및 상기 제2 비교 신호에 따라 전하 공급량을 조절하는 제2 전하 펌프를 포함한다.
본 발명의 일 실시 예에서, 상기 제1 비교 신호는 상기 제1 XOR 게이트의 출력 값과 상기 제2 XOR 게이트의 출력 값을 포함하고, 상기 제2 비교 신호는 상기 제3 XOR 게이트의 출력 값과 상기 제4 XOR 게이트의 출력 값을 포함한다.
상기 과제를 해결하기 위한 본 발명의 다른 일 측면에 따르면, 상기 클록 데이터 복원 장치를 포함하는 위상 고정 회로가 제공된다.
상기 과제를 해결하기 위한 본 발명의 다른 일 측면에 따르면, 데이터 클록 신호와 제1 클록 신호의 위상을 비교하여 제1 비교 신호를 출력하는 제1 위상 비교부; 및 상기 제1 클록 신호로부터 서로 다른 위상을 갖도록 변조된 변조 클록 신호들을 순차적으로 입력받고, 순차적으로 입력되는 변조 클록 신호와 상기 데이터 클록 신호의 위상을 비교하여 제2 비교 신호를 출력하는 제2 위상 비교부를 포함하는 위상 검출기가 제공된다.
본 발명의 일 실시 예에서, 상기 제2 위상 비교부는, 상기 제1 클록 신호의 미리 설정된 기준 위상으로부터 선형적인 위상 차이를 갖도록 변조된 상기 변조 클록 신호들을 순차적으로 입력받아 상기 제2 비교 신호를 출력한다.
본 발명의 일 실시 예에서, 상기 제2 위상 비교부는, 상기 변조 클록 신호들 각각을 동일한 시간 주기 동안 입력받아 상기 제2 비교 신호를 출력한다.
본 발명의 일 실시 예에서, 상기 제1 위상 비교부는, 상기 제1 클록 신호의 제1 클록 에지에 응답하여 상기 데이터 클록 신호를 출력하는 제1 플립플롭; 상기 제1 클록 에지에 응답하여 상기 제1 플립플롭의 출력 값을 출력하는 제2 플립플롭; 상기 제1 클록 신호의 제2 클록 에지에 응답하여 상기 데이터 클록 신호를 출력하는 제3 플립플롭; 상기 제1 클록 에지에 응답하여 상기 제3 플립플롭의 출력 값을 출력하는 제4 플립플롭; 상기 제1 플립플롭의 출력 값과 상기 제4 플립플롭의 출력 값을 비교하는 제1 XOR 게이트; 및 상기 제2 플립플롭의 출력 값과 상기 제4 플립플롭의 출력 값을 비교하는 제2 XOR 게이트를 포함한다.
본 발명의 일 실시 예에서, 상기 제2 위상 비교부는, 순차적으로 입력되는 제1 변조 클록 신호에 응답하여 상기 데이터 클록 신호를 출력하는 제5 플립플롭; 상기 제1 클록 에지에 응답하여 상기 제5 플립플롭의 출력 값을 출력하는 제6 플립플롭; 순차적으로 입력되는 제2 변조 클록 신호에 응답하여 상기 데이터 클록 신호를 출력하는 제7 플립플롭; 상기 제1 클록 에지에 응답하여 상기 제7 플립플롭의 출력 값을 출력하는 제8 플립플롭; 상기 제1 플립플롭 또는 상기 제4 플립플롭의 출력 값과, 상기 제6 플립플롭의 출력 값을 비교하는 제3 XOR 게이트; 및 상기 제2 플립플롭 또는 상기 제4 플립플롭의 출력 값과 상기 제8 플립플롭의 출력 값을 비교하는 제4 XOR 게이트를 포함한다.
본 발명의 일 실시 예에서, 상기 제1 변조 클록 신호는 상기 제1 클록 신호보다 빠른 위상을 갖는 신호이고, 상기 제2 변조 클록 신호는 상기 제1 클록 신호보다 느린 위상을 갖는 신호이다.
상기 과제를 해결하기 위한 본 발명의 또 다른 일 측면에 따르면, 데이터 클록 신호로부터 데이터를 복원하는 클록 데이터 복원 방법으로서, 전원 제어 발진기로부터 출력되는 출력 클록 신호를 서로 다른 위상을 갖도록 변조하여 변조 클록 신호들을 생성하는 단계; 상기 변조 클록 신호들을 위상 검출기로 순차적으로 입력하는 단계; 상기 위상 검출기에 순차적으로 입력되는 변조 클록 신호와 상기 데이터 클록 신호의 위상을 비교하여 비교 신호를 생성하는 단계; 및 상기 비교 신호에 따라 상기 전원 제어 발진기에서 출력되는 상기 출력 클록 신호의 위상이 조절되는 단계를 포함하는 클록 데이터 복원 방법이 제공된다.
상기 과제를 해결하기 위한 본 발명의 또 다른 일 측면에 따르면, 데이터 클록 신호와 제1 클록 신호의 위상을 비교하는 위상 검출 방법으로서, 상기 제1 클록 신호를 서로 다른 위상을 갖도록 변조하여 변조 클록 신호들을 생성하는 단계; 상기 변조 클록 신호들을 위상 검출기로 순차적으로 입력하는 단계; 및 상기 위상 검출기에 순차적으로 입력되는 변조 클록 신호와 상기 데이터 클록 신호의 위상을 비교하는 단계를 포함하는 위상 검출 방법이 제공된다.
본 발명의 실시 예에 의하면, 적은 면적과 낮은 전력 소모 특성을 갖는 동시에, 다중-단계의 위상 검출이 가능한 위상 검출기, 클록 데이터 복원 회로, 및 클록 데이터 복원 방법이 제공된다.
본 발명의 효과는 상술한 효과들로 제한되지 않는다. 언급되지 않은 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.
도 1은 종래의 클록 데이터 복원 장치의 구성도이다.
도 2는 본 발명의 일 실시 예에 따른 클록 데이터 복원 장치의 구성도이다.
도 3은 본 발명의 일 실시 예에 따른 클록 데이터 복원 장치를 구성하는 변조 클록 생성부에 의해 생성된 변조 클록 신호들을 예시적으로 보여주는 도면이다.
도 4a는 본 발명의 일 실시 예에 따른 클록 데이터 복원 장치를 좀 더 자세히 보여주는 구성도이다.
도 4b는 본 발명의 일 실시 예에 따른 클록 데이터 복원 장치를 구성하는 제2 위상 비교부로 입력되는 변조 클록 신호를 보여주는 도면이다.
도 5a는 본 발명의 일 실시 예에 따른 변조 클록 생성부의 기능을 설명하기 위한 신호 타이밍도이다.
도 5b는 도 5a에 도시된 'A'부의 확대도이다.
도 5c는 도 5a에 도시된 'B'부의 확대도이다.
도 6은 본 발명의 일 실시 예에 따른 클록 데이터 복원 장치를 구성하는 제1 위상 비교부의 기능을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시 예에 따른 클록 데이터 복원 장치를 구성하는 제2 위상 비교부의 기능을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시 예에 따른 위상 검출기의 기능을 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시 예에 따른 클록 데이터 복원 장치를 구성하는 위상 검출기를 좀 더 구체적으로 보여주는 구성도이다.
도 10 내지 도 11은 본 발명의 일 실시 예에 따른 클록 데이터 복원 장치의 동작을 설명하기 위한 도면이다.
본 발명의 다른 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술하는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되지 않으며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 만일 정의되지 않더라도, 여기서 사용되는 모든 용어들(기술 혹은 과학 용어들을 포함)은 이 발명이 속한 종래 기술에서 보편적 기술에 의해 일반적으로 수용되는 것과 동일한 의미를 갖는다. 공지된 구성에 대한 일반적인 설명은 본 발명의 요지를 흐리지 않기 위해 생략될 수 있다. 본 발명의 도면에서 동일하거나 상응하는 구성에 대하여는 가급적 동일한 도면부호가 사용된다.
본 발명의 실시 예에 따른 클록 데이터 복원 장치(clock and data recovery circuit)는 데이터 클록 신호의 위상을 검출하여 비교 신호를 출력하는 위상 검출기, 비교 신호에 따라 전하 공급량을 조절하는 전하 펌프부, 전하 공급량을 누적하여 조절 신호를 출력하는 루프 필터부, 조절 신호에 따라 가변적인 출력 클록 신호를 생성하는 전원 제어 발진기, 및 출력 클록 신호로부터 변조 클록 신호들을 생성하여 위상 검출기로 입력하는 변조 클록 생성부를 포함한다. 위상 검출기는 변조 클록 생성부에 의해 출력 클록 신호로부터 서로 다른 위상을 갖도록 변조된 변조 클록 신호들을 순차적으로 입력받고, 순차적으로 입력되는 변조 클록 신호와 데이터 클록 신호의 위상을 비교하여 비교 신호를 출력한다. 본 발명의 실시 예에 의하면, 위상 검출기의 면적과 전력 소모량을 최소화하여 다중-단계(multi-level) 위상 검출 특성을 갖는 위상 검출기를 구현할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 클록 데이터 복원 장치의 구성도이다. 클록 데이터 복원 장치(100)는 데이터 수신단 측에 제공될 수 있다. 클록 데이터 복원 장치(100)는 데이터 송신단으로부터 전송되는 데이터 클록 신호를 입력받고, 잡음을 포함하는 데이터 클록 신호로부터 데이터 수신단의 데이터율(data rate)에 맞는 클록을 복원하고, 복원한 클록을 이용한 샘플링을 통해 노이즈가 없는 깨끗한 데이터를 복원할 수 있다.
도 2를 참조하면, 본 발명의 일 실시 예에 따른 클록 데이터 복원 장치(100)는 위상 검출기(110), 전하 펌프부(120), 루프 필터부(130), 전원 제어 발진기(140), 및 변조 클록 생성부(150)를 포함한다. 위상 검출기(110)는 데이터 클록 신호를 입력받고, 전원 제어 발진기(140)로부터 출력되는 출력 클록 신호, 및 출력 클록 신호로부터 위상 변조된 변조 클록 신호들을 이용해 데이터 클록 신호의 위상을 검출하여 비교 신호를 출력할 수 있다. 위상 검출기(110)는 출력 클록 신호로부터 서로 다른 위상을 갖도록 변조된 변조 클록 신호들을 순차적으로 입력받고, 순차적으로 입력되는 변조 클록 신호와 데이터 클록 신호의 위상을 비교한다. 위상 검출기(110)의 구체적인 구조, 상세한 기능, 동작에 관한 설명은 후술한다.
전하 펌프부(120)는 위상 검출기(110)에서 출력되는 비교 신호에 따라 전하 공급량을 조절한다. 루프 필터부(130)는 전파 펌프부(120)에서 조절하는 전하 공급량을 누적하여 조절 신호를 출력한다. 전원 제어 발진기(140)는 루프 필터부(130)에 의해 출력되는 조절 신호에 따라 가변적인 출력 클록 신호를 생성한다. 변조 클록 생성부(150)는 전원 제어 발진기(140)로부터 출력 클록 신호를 입력받고, 출력 클록 신호의 위상을 변조하여 변조 클록 신호들을 생성한다. 변조 클록 신호들은 변조 클록 생성부(150)에 의해 서로 다른 위상을 갖도록 변조된다. 변조 클록 생성부(150)는 출력 클록 신호와 변조 클록 신호들을 위상 검출기(110)로 입력한다. 변조 클록 신호들은 변조 클록 생성부(150)에 의해 시간에 따라 순차적으로 위상 검출기(150)에 입력된다.
도 3은 본 발명의 일 실시 예에 따른 클록 데이터 복원 장치를 구성하는 변조 클록 생성부에 의해 생성된 변조 클록 신호들을 예시적으로 보여주는 도면이다. 도 2 내지 도 3을 참조하면, 변조 클록 생성부(150)는 전원 제어 발진기(140)로부터의 출력 클록 신호로부터, 제1 변조 클록 신호(Lclk)들, 및 제2 변조 클록 신호(Rclk)들을 포함하는 변조 클록 신호들을 생성한다. 도 3의 예에서, 16개의 제1 변조 클록 신호(Lclk)들과, 16개의 제2 변조 클록 신호(Rclk)들을 포함하는 32개의 변조 클록 신호들이 생성되지만, 이는 어디까지나 예시적인 것으로 이해되어야 한다.
제1 변조 클록 신호(Lclk)들은 출력 클록 신호의 미리 설정된 기준 위상(Cclk)보다 빠른 위상을 갖도록 변조되고, 제2 변조 클록 신호(Rclk)들은 출력 클록 신호의 기준 위상(Cclk)보다 느린 위상을 갖도록 변조된다. 기준 위상(Cclk)은 예시적으로, 180°일 수 있으나, 기준 위상은 0°등의 다른 위상 값으로 설정될 수도 있음은 물론이다. 위상 검출 정확도가 향상되도록, 변조 클록 신호들은 출력 클록 신호의 미리 설정된 기준 위상(Cclk)으로부터 선형적인 위상 차이를 갖도록 변조될 수 있다. 도 3의 실시 예에서, 위상 검출 정확도가 향상되도록, 제1 변조 클록 신호(Lclk)들과, 제2 변조 클록 신호(Rclk)들은 인접하는 변조 클록 신호 간에 일정한 위상 차이(△φ)를 갖도록 변조될 수 있다.
변조 클록 생성부(150)는 제1 변조 클록 신호(Lclk)들과, 제2 변조 클록 신호(Rclk)들 중의 대응하는 한 쌍의 변조 클록 신호를 미리 설정된 시간 주기 동안 위상 검출기(110)로 출력할 수 있다. 변조 클록 신호들 중 대응하는 한 쌍의 변조 클록 신호는 도 3에서, 동일한 두 자리 번호로 표시되어 있다. 예시적으로, 변조 클록 생성부(150)는 '00'으로부터 '15' 순번으로 변조 클록 신호를 순차적으로 출력하거나 그 역순으로 출력할 수 있다. 변조 클록 생성부(150)는 각 쌍의 변조 클록 신호를 동일한 시간 주기 동안 위상 검출기(110)로 입력할 수 있다.
도 4a는 본 발명의 일 실시 예에 따른 클록 데이터 복원 장치를 좀 더 자세히 보여주는 구성도이다. 도 4a를 참조하면, 위상 검출기(110)는 제1 위상 비교부(111)와, 제2 위상 비교부(112)를 포함한다. 전하 펌프부(120)는 제1 전하 펌프(121)와, 제2 전하 펌프(122)를 포함한다. 제1 위상 비교부(111)는 데이터 클록 신호와 출력 클록 신호의 위상을 비교하여 제1 비교 신호를 출력한다. 제1 위상 비교부(111)는 제1 샘플링 신호로서 전원 제어 발진기(140)의 출력 클록 신호를 입력받는다. 제1 위상 비교부(111)는 출력 클록 신호의 상승 에지(rising edge)마다, 데이터 클록 신호와 출력 클록 신호의 위상을 비교하며, 출력 클록 신호의 위상이 데이터 클록 신호보다 빠른지 느린지를 판단하여 제1 비교 신호를 출력한다. 제1 위상 비교부(111)는 뱅뱅 위상 검출기(Bang-Bang Phase Detector)로 구현될 수 있다.
제1 전하 펌프(121)는 제1 위상 비교부(111)로부터의 제1 비교 신호에 따라 전하 공급량을 조절한다. 뱅뱅 위상 검출기(BBPD)로 구현되는 제1 위상 비교부(111)는 출력 클록 신호의 위상이 데이터 클록 신호보다 빠른지 느린지 여부만을 판단할 수 있으며, 출력 클록 신호의 위상이 데이터 클록 신호보다 얼마나 빠르거나 느린지를 판단할 수 없다. 본 발명의 실시 예에 따른 클록 데이터 복원 장치(100)는 출력 클록 신호와 데이터 클록 신호 간의 위상 차를 판단할 수 있도록, 제2 위상 비교부(112)를 구비한다.
제2 위상 비교부(112)는 변조 클록 생성부(150)로부터 입력되는 변조 클록 신호를 순차적으로 입력받고, 출력 클록 신호의 상승 에지(rising edge)마다, 변조 클록 신호를 샘플링 신호로 이용해 데이터 클록 신호와 변조 클록 신호들의 위상을 순차적으로 비교하여 제2 비교 신호를 출력한다. 제2 위상 비교부(112)는 출력 클록 신호와 데이터 클록 신호 간의 위상 차를 다중-레벨 중의 어느 하나의 레벨로 결정할 수 있다. 다중-레벨은 변조 클록 생성부(150)에 의해 생성되는 서로 다른 위상을 갖는 변조 클록 신호의 개수에 대응한다.
도 4b는 본 발명의 일 실시 예에 따른 클록 데이터 복원 장치를 구성하는 제2 위상 비교부로 입력되는 변조 클록 신호를 보여주는 도면이다. 도 4b에서, 점선으로 도시된 신호는 도 3에 도시된 제1 변조 클록 신호(Lclk)에 상응하며, 실선으로 도시된 신호는 도 3에 도시된 제2 변조 클록 신호(Rclk)에 상응한다. 도 4b의 예에서, 출력 클록 신호의 기준 위상은 0°로 설정된다. 도 4b에 도시된 바와 같이, N개의 제1 변조 클록 신호(Lclk)와 N개의 제2 변조 클록 신호(Rclk)를 순차적으로 제2 위상 비교부(112)에 입력하는 경우, N개의 위상 차 중의 어느 하나의 값으로 데이터 클록 신호와 출력 클록 신호의 위상 차를 검출할 수 있다. 따라서, 변조 클록 신호들의 위상 간격을 조밀하게 할수록, 그리고 변조 클록 신호들의 개수를 증가시킬수록, 출력 클록 신호와 데이터 클록 신호 간의 위상 차를 보다 정밀하게 판단할 수 있다. 제2 전하 펌프(122)는 제2 위상 비교부(112)로부터의 제2 비교 신호에 따라 전하 공급량을 조절한다.
루프 필터부(130)는 제1 전하 펌프(121)의 전하 공급량과 제2 전하 펌프(122)의 전하 공급량을 합하여 누적한다. 전원 제어 발진기(140)는 루프 필터부(130)의 출력 값(조절 신호)에 따라 출력 클록 신호를 조절한다. 이에 따라, 출력 클록 신호는 데이터 클록 신호와 동기화될 수 있다. 전원 제어 발진기(140)는 예를 들어, 전압 제어 발진기(Voltage Controlled Oscillator)나 전류 제어 발진기(Current Controlled Oscillator)로 구현될 수 있다. 전원 제어 발진기(140)에 의해 출력되는 출력 클록 신호는 데이터 수신단 측의 데이터율에 부합하도록 생성될 수 있다. 출력 클록 신호의 180°위상을 샘플링 신호로 이용하여, 데이터 클록 신호를 샘플링할 수 있다. 데이터 클록 신호의 샘플링은 예를 들어, 제1 위상 비교부(111)에서 수행될 수 있다.
도 5a는 본 발명의 일 실시 예에 따른 변조 클록 생성부의 기능을 설명하기 위한 신호 타이밍도이다. 도 4a 및 도 5a를 참조하면, 변조 클록 생성부(150)는 주파수 분배기(151), 비트 생성기(152), 및 변조 클록 출력부(153)를 포함한다. 주파수 분배기(151)는 출력 클록 신호(fclock)의 주파수를 1/M(M은 2 이상의 정수)로 분배하여 분주 클록 신호(fclock/M)를 생성한다. 분주 클록 신호(fclock/M)는 출력 클록 신호(fclock)의 M배에 해당하는 주기를 갖는다.
비트 생성기(152)는 주파수 분배기(151)에 의해 생성된 분주 클록 신호(fclock/M)의 클록 에지, 예를 들어 상승 에지(rising edge)에 응답하여 비트 신호를 생성한다. 변조 클록 출력부(153)는 비트 생성기(152)에 의해 생성된 비트 신호에 따라 변조 클록 신호들(Lclk, Rclk)을 순차적으로 출력한다. 도 5b는 도 5a에 도시된 'A'부의 확대도이고, 도 5c는 도 5a에 도시된 'B'부의 확대도이다. 도 4a, 도 5a 내지 도 5c를 참조하면, 변조 클록 출력부(153)는 비트 신호의 상승 에지에 동기화되어 순차적으로 변조 클록 신호들(Lclk, Rclk)을 출력할 수 있다. 변조 클록 신호들(Lclk, Rclk)은 순차적으로 제2 위상 비교부(112)로 입력된다.
도 6은 본 발명의 일 실시 예에 따른 클록 데이터 복원 장치를 구성하는 제1 위상 비교부의 기능을 설명하기 위한 도면이고, 도 7은 본 발명의 일 실시 예에 따른 클록 데이터 복원 장치를 구성하는 제2 위상 비교부의 기능을 설명하기 위한 도면이고, 도 8은 본 발명의 일 실시 예에 따른 위상 검출기의 기능을 설명하기 위한 도면이다. 제1 위상 비교부(111)는 도 6에 도시된 바와 같이, 출력 클록 신호가 데이터 클록 신호보다 빠른지 느린지 여부만을 판단하여 제1 비교 신호를 출력한다. 제2 위상 비교부(112)는 도 7에 도시된 바와 같이, 데이터 클록 신호와 출력 클록 신호 간의 위상 차이 값이 변조 클록 신호의 위상 변조량보다 큰 경우, 출력 클록 신호의 위상을 조절하도록 하는 제2 비교 신호를 출력한다.
만약, 데이터 클록 신호와 출력 클록 신호 간의 위상 차이 값이 Φ1 보다 작은 경우, 제2 위상 비교부(112)는 어떠한 변조 클록 신호에 대해서도 출력 클록 신호의 위상을 조절하는 제2 비교 신호를 출력하지 않는다. 만약, 데이터 클록 신호와 출력 클록 신호 간의 위상 차이 값이 ΦN 보다 큰 경우, 제2 위상 비교부(112)는 모든 변조 클록 신호에 대하여 출력 클록 신호의 위상을 조절하는 제2 비교 신호를 출력한다. 따라서, 제2 위상 비교부(112)는 데이터 클록 신호와 출력 클록 신호 간의 위상 차이 값보다 작은 위상 변조량을 갖는 변조 클록 신호가 입력될 때만 출력 클록 신호의 위상을 조절하는 제2 비교 신호를 출력하므로, 도 8에 도시된 바와 같이, 모든 변조 클록 신호에 대하여 누적되는 제2 비교 신호에 따라 데이트 클록 신호의 위상을 다중-단계로 판단할 수 있다.
도 9는 본 발명의 일 실시 예에 따른 클록 데이터 복원 장치를 구성하는 위상 검출기를 좀 더 구체적으로 보여주는 구성도이다. 도 9를 참조하면, 제1 위상 비교부(111)는 제1 플립플롭(1111), 제2 플립플롭(1112), 제3 플립플롭(1113), 제4 플립플롭(1114), 제1 XOR 게이트(1115), 및 제2 XOR 게이트(1116)를 포함한다. 제1 플립플롭(1111)은 출력 클록 신호의 제1 클록 에지(예를 들어, 상승 에지)(CK0)에 응답하여 데이터 클록 신호를 출력한다. 제2 플립플롭(1112)은 제1 클록 에지에 응답하여 제1 플립플롭의 출력 값을 출력한다. 제3 플립플롭(1113)은 출력 클록 신호의 제2 클록 에지(예를 들어, 하강 에지)(CK180)에 응답하여 데이터 클록 신호를 출력한다. 제4 플립플롭(1114)은 제1 클록 에지에 응답하여 제3 플립플롭(1113)의 출력 값을 출력한다. 제1 XOR 게이트(1115)는 제1 플립플롭(1111)의 출력 값과 제4 플립플롭(1114)의 출력 값을 비교한다. 제2 XOR 게이트(1116)는 제2 플립플롭(1112)의 출력 값과 제4 플립플롭(1114)의 출력 값을 비교한다. 제1 위상 비교부(110)에서 출력되는 제1 비교 신호, 즉 제1 XOR 게이트(1115)의 출력 값과 제2 XOR 게이트(1116)의 출력 값은 제1 전하 펌프(121)로 입력된다.
제2 위상 비교부(112)는 제5 플립플롭(1121), 제6 플립플롭(1122), 제7 플립플롭(1123), 제8 플립플롭(1124), 제3 XOR 게이트(1125), 및 제4 XOR 게이트(1126)을 포함한다. 제5 플립플롭(1121)은 순차적으로 입력되는 제1 변조 클록 신호(CK180-pi)(Lclk)에 응답하여 데이터 클록 신호를 출력한다. 제6 플립플롭(1122)은 출력 클록 신호의 제1 클록 에지(CK0)에 응답하여 제5 플립플롭(1125)의 출력 값을 출력한다. 제7 플립플롭(1123)은 순차적으로 입력되는 제2 변조 클록 신호(CK180+pi)(Rclk)에 응답하여 데이터 클록 신호를 출력한다. 제8 플립플롭(1124)은 제1 클록 에지에 응답하여 제7 플립플롭(1123)의 출력 값을 출력한다.
제3 XOR 게이트(1125)는 제1 플립플롭(1111) 또는 제4 플립플롭(1114)의 출력 값과 제6 플립플롭(1122)의 출력 값을 비교한다. 제4 XOR 게이트(1126)는 제2 플립플롭(1112) 또는 제4 플립플롭(1114)의 출력 값과 제8 플립플롭(1124)의 출력 값을 비교한다. 제2 위상 비교부(112)에서 출력되는 제2 비교 신호, 즉 제3 XOR 게이트(1125)의 출력 값과 제4 XOR 게이트(1126)의 출력 값은 제2 전하 펌프(122)로 입력된다.
도 10 내지 도 11은 본 발명의 일 실시 예에 따른 클록 데이터 복원 장치의 동작을 설명하기 위한 도면이다. 도 10 내지 도 11을 참조하면, 3개의 서로 다른 위상 변조량(φ1, φ2, φ3)으로 변조된 3 쌍의 변조 클록 신호가 생성된다. 변조 클록 신호는 위상 검출기로 순차적으로 입력된다. 도 10에 도시된 네 가지 케이스의 데이터 클록 신호에 대하여 전하 펌프부에 형성되는 전류 값이 도 11에 도시된다. 도 11에서, 'ICP1'은 제1 위상 비교부에 의한 제1 전하 펌프의 전류 값이고, 'ICP2'는 제2 위상 비교부에 의한 제2 전하 펌프의 전류 값이다.
케이스 1의 경우, 출력 클록 신호와 데이터 클록 신호 간의 위상 차이가 모든 쌍의 변조 클록 신호 간의 데드존(dead-zone) 내에 포함되어 있어, 모든 변조 클록 신호에 대해 제2 전하 펌프에 전류(ICP2)가 흐르지 않는다. 케이스 2에서 케이스 4로 갈수록, 출력 클록 신호와 데이터 클록 신호 간의 위상 차이가 커지고, 그에 제2 전하 펌프에 전류(ICP2)가 흐르는 시간이 단계별로 증가한다. 케이스 4의 경우, 출력 클록 신호와 데이터 클록 신호 간의 위상 차이가 모든 쌍의 변조 클록 신호 간의 데드존(dead-zone)에서 벗어나 있어, 어떠한 변조 클록 신호가 입력되더라도 제2 전하 펌프에 전류(ICP2)가 흐르게 된다. 본 발명의 실시 예에 의하면, 하드웨어 추가를 최소화하면서, 다중-단계를 갖는 위상 검출기를 구현할 수 있으며, 저면적 저전력 특성을 갖는 클록 데이터 복원 장치를 제조할 수 있다. 본 발명의 실시 예에 따른 위상 검출기와 클록 데이터 복원 장치는 위상 고정 회로에 제공될 수 있다.
이상의 실시 예들은 본 발명의 이해를 돕기 위하여 제시된 것으로, 본 발명의 범위를 제한하지 않으며, 이로부터 다양한 변형 가능한 실시 예들도 본 발명의 범위에 속하는 것임을 이해하여야 한다. 본 발명의 기술적 보호범위는 특허청구범위의 기술적 사상에 의해 정해져야 할 것이며, 본 발명의 기술적 보호범위는 특허청구범위의 문언적 기재 그 자체로 한정되는 것이 아니라 실질적으로는 기술적 가치가 균등한 범주의 발명에 대하여까지 미치는 것임을 이해하여야 한다.

Claims (20)

  1. 데이터 클록 신호의 위상을 검출하여 비교 신호를 출력하는 위상 검출기;
    상기 비교 신호에 따라 전하 공급량을 조절하는 전하 펌프부;
    상기 전하 공급량을 누적하여 조절 신호를 출력하는 루프 필터부;
    상기 조절 신호에 따라 가변적인 출력 클록 신호를 생성하는 전원 제어 발진기; 및
    상기 출력 클록 신호로부터 서로 다른 위상을 갖도록 변조된 변조 클록 신호들을 생성하는 변조 클록 생성부를 포함하며,
    상기 변조 클록 생성부는, 상기 변조 클록 신호들을 순차적으로 상기 위상 검출기로 입력하고,
    상기 위상 검출기는, 상기 변조 클록 신호들을 순차적으로 입력받고, 순차적으로 입력되는 변조 클록 신호와 상기 데이터 클록 신호의 위상을 비교하는 클록 데이터 복원 장치.
  2. 삭제
  3. 제1 항에 있어서,
    상기 변조 클록 생성부는,
    상기 출력 클록 신호의 주파수를 분배하여 분주 클록 신호를 생성하는 주파수 분배기;
    상기 분주 클록 신호의 클록 에지에 응답하여 비트 신호를 생성하는 비트 생성기; 및
    상기 비트 신호에 따라 상기 변조 클록 신호들을 순차적으로 출력하는 변조 클록 출력부를 포함하는 클록 데이터 복원 장치.
  4. 제1 항에 있어서,
    상기 변조 클록 신호들은, 상기 출력 클록 신호의 미리 설정된 기준 위상으로부터 선형적인 위상 차이를 갖도록 변조되는 클록 데이터 복원 장치.
  5. 제1 항에 있어서,
    상기 변조 클록 신호들 각각은 동일한 시간 주기 동안 상기 위상 검출기로 입력되는 클록 데이터 복원 장치.
  6. 제1 항에 있어서,
    상기 위상 검출기는,
    상기 데이터 클록 신호와 상기 출력 클록 신호의 위상을 비교하여 제1 비교 신호를 출력하는 제1 위상 비교부; 및
    상기 데이터 클록 신호와 상기 변조 클록 신호들의 위상을 순차적으로 비교하여 제2 비교 신호를 출력하는 제2 위상 비교부를 포함하는 클록 데이터 복원 장치.
  7. 제6 항에 있어서,
    상기 제1 위상 비교부는,
    상기 출력 클록 신호의 제1 클록 에지에 응답하여 상기 데이터 클록 신호를 출력하는 제1 플립플롭;
    상기 제1 클록 에지에 응답하여 상기 제1 플립플롭의 출력 값을 출력하는 제2 플립플롭;
    상기 출력 클록 신호의 제2 클록 에지에 응답하여 상기 데이터 클록 신호를 출력하는 제3 플립플롭;
    상기 제1 클록 에지에 응답하여 상기 제3 플립플롭의 출력 값을 출력하는 제4 플립플롭;
    상기 제1 플립플롭의 출력 값과 상기 제4 플립플롭의 출력 값을 비교하는 제1 XOR 게이트; 및
    상기 제2 플립플롭의 출력 값과 상기 제4 플립플롭의 출력 값을 비교하는 제2 XOR 게이트를 포함하는 클록 데이터 복원 장치.
  8. 제7 항에 있어서,
    상기 제2 위상 비교부는,
    순차적으로 입력되는 제1 변조 클록 신호에 응답하여 상기 데이터 클록 신호를 출력하는 제5 플립플롭;
    상기 제1 클록 에지에 응답하여 상기 제5 플립플롭의 출력 값을 출력하는 제6 플립플롭;
    순차적으로 입력되는 제2 변조 클록 신호에 응답하여 상기 데이터 클록 신호를 출력하는 제7 플립플롭;
    상기 제1 클록 에지에 응답하여 상기 제7 플립플롭의 출력 값을 출력하는 제8 플립플롭;
    상기 제1 플립플롭 또는 상기 제4 플립플롭의 출력 값과, 상기 제6 플립플롭의 출력 값을 비교하는 제3 XOR 게이트; 및
    상기 제2 플립플롭 또는 상기 제4 플립플롭의 출력 값과 상기 제8 플립플롭의 출력 값을 비교하는 제4 XOR 게이트를 포함하는 클록 데이터 복원 장치.
  9. 제8 항에 있어서,
    상기 제1 변조 클록 신호는 상기 출력 클록 신호보다 빠른 위상을 갖는 신호이고,
    상기 제2 변조 클록 신호는 상기 출력 클록 신호보다 느린 위상을 갖는 신호인 클록 데이터 복원 장치.
  10. 제8 항에 있어서,
    상기 전하 펌프부는,
    상기 제1 비교 신호에 따라 전하 공급량을 조절하는 제1 전하 펌프; 및
    상기 제2 비교 신호에 따라 전하 공급량을 조절하는 제2 전하 펌프를 포함하는 클록 데이터 복원 장치.
  11. 제10 항에 있어서,
    상기 제1 비교 신호는 상기 제1 XOR 게이트의 출력 값과 상기 제2 XOR 게이트의 출력 값을 포함하고,
    상기 제2 비교 신호는 상기 제3 XOR 게이트의 출력 값과 상기 제4 XOR 게이트의 출력 값을 포함하는 클록 데이터 복원 장치.
  12. 제1 항, 제3 항 내지 제11 항 중 어느 한 항에 기재된 클록 데이터 복원 장치를 포함하는 위상 고정 회로.
  13. 데이터 클록 신호와 제1 클록 신호의 위상을 비교하여 제1 비교 신호를 출력하는 제1 위상 비교부; 및
    상기 제1 클록 신호로부터 서로 다른 위상을 갖도록 변조된 변조 클록 신호들을 순차적으로 입력받고, 순차적으로 입력되는 변조 클록 신호와 상기 데이터 클록 신호의 위상을 비교하여 제2 비교 신호를 출력하는 제2 위상 비교부를 포함하며,
    상기 변조 클록 신호들은 상기 제1 비교 신호 및 상기 제2 비교 신호에 따라 출력되는 전원 제어 발진기의 출력 클록 신호로부터 변조 클록 생성부에 의해 서로 다른 위상을 갖도록 변조된 신호들이고,
    상기 제2 위상 비교부는 상기 변조 클록 생성부로부터 순차적으로 입력되는 변조 클록 신호들에 따라 상기 제2 비교 신호를 출력하는 위상 검출기.
  14. 제13 항에 있어서,
    상기 제2 위상 비교부는, 상기 제1 클록 신호의 미리 설정된 기준 위상으로부터 선형적인 위상 차이를 갖도록 변조된 상기 변조 클록 신호들을 순차적으로 입력받아 상기 제2 비교 신호를 출력하는 위상 검출기.
  15. 제13 항에 있어서,
    상기 제2 위상 비교부는, 상기 변조 클록 신호들 각각을 동일한 시간 주기 동안 입력받아 상기 제2 비교 신호를 출력하는 위상 검출기.
  16. 제13 항에 있어서,
    상기 제1 위상 비교부는,
    상기 제1 클록 신호의 제1 클록 에지에 응답하여 상기 데이터 클록 신호를 출력하는 제1 플립플롭;
    상기 제1 클록 에지에 응답하여 상기 제1 플립플롭의 출력 값을 출력하는 제2 플립플롭;
    상기 제1 클록 신호의 제2 클록 에지에 응답하여 상기 데이터 클록 신호를 출력하는 제3 플립플롭;
    상기 제1 클록 에지에 응답하여 상기 제3 플립플롭의 출력 값을 출력하는 제4 플립플롭;
    상기 제1 플립플롭의 출력 값과 상기 제4 플립플롭의 출력 값을 비교하는 제1 XOR 게이트; 및
    상기 제2 플립플롭의 출력 값과 상기 제4 플립플롭의 출력 값을 비교하는 제2 XOR 게이트를 포함하는 위상 검출기.
  17. 제16 항에 있어서,
    상기 제2 위상 비교부는,
    순차적으로 입력되는 제1 변조 클록 신호에 응답하여 상기 데이터 클록 신호를 출력하는 제5 플립플롭;
    상기 제1 클록 에지에 응답하여 상기 제5 플립플롭의 출력 값을 출력하는 제6 플립플롭;
    순차적으로 입력되는 제2 변조 클록 신호에 응답하여 상기 데이터 클록 신호를 출력하는 제7 플립플롭;
    상기 제1 클록 에지에 응답하여 상기 제7 플립플롭의 출력 값을 출력하는 제8 플립플롭;
    상기 제1 플립플롭 또는 상기 제4 플립플롭의 출력 값과, 상기 제6 플립플롭의 출력 값을 비교하는 제3 XOR 게이트; 및
    상기 제2 플립플롭 또는 상기 제4 플립플롭의 출력 값과 상기 제8 플립플롭의 출력 값을 비교하는 제4 XOR 게이트를 포함하는 위상 검출기.
  18. 제17 항에 있어서,
    상기 제1 변조 클록 신호는 상기 제1 클록 신호보다 빠른 위상을 갖는 신호이고,
    상기 제2 변조 클록 신호는 상기 제1 클록 신호보다 느린 위상을 갖는 신호인 위상 검출기.
  19. 데이터 클록 신호로부터 데이터를 복원하는 클록 데이터 복원 방법으로서,
    전원 제어 발진기로부터 출력되는 출력 클록 신호를 서로 다른 위상을 갖도록 변조하여 변조 클록 신호들을 생성하는 단계;
    상기 변조 클록 신호들을 위상 검출기로 순차적으로 입력하는 단계;
    상기 위상 검출기에 순차적으로 입력되는 변조 클록 신호들 각각과 상기 데이터 클록 신호의 위상을 순차적으로 비교하여 비교 신호를 생성하는 단계; 및
    상기 비교 신호에 따라 상기 전원 제어 발진기에서 출력되는 상기 출력 클록 신호의 위상이 조절되는 단계를 포함하는 클록 데이터 복원 방법.
  20. 데이터 클록 신호와 제1 클록 신호의 위상을 비교하는 위상 검출 방법으로서,
    상기 제1 클록 신호를 서로 다른 위상을 갖도록 변조하여 변조 클록 신호들을 생성하는 단계;
    상기 변조 클록 신호들을 위상 검출기로 순차적으로 입력하는 단계; 및
    상기 위상 검출기에 순차적으로 입력되는 변조 클록 신호와 상기 데이터 클록 신호의 위상을 비교하여 비교 신호를 출력하는 단계를 포함하며,
    상기 변조 클록 신호들은 상기 비교 신호에 따라 출력되는 전원 제어 발진기의 출력 클록 신호로부터 변조 클록 생성부에 의해 서로 다른 위상을 갖도록 변조된 신호들이고,
    상기 위상 검출기는 상기 변조 클록 생성부로부터 순차적으로 입력되는 변조 클록 신호들에 따라 상기 비교 신호를 출력하는 위상 검출 방법.
KR1020140023688A 2014-02-27 2014-02-27 클록 데이터 복원 장치 및 클록 데이터 복원 방법 KR101601178B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020140023688A KR101601178B1 (ko) 2014-02-27 2014-02-27 클록 데이터 복원 장치 및 클록 데이터 복원 방법
EP15157022.3A EP2913926B1 (en) 2014-02-27 2015-02-27 Clock and data recovery device
US14/634,392 US9337848B2 (en) 2014-02-27 2015-02-27 Clock and data recovery device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140023688A KR101601178B1 (ko) 2014-02-27 2014-02-27 클록 데이터 복원 장치 및 클록 데이터 복원 방법

Publications (2)

Publication Number Publication Date
KR20150101860A KR20150101860A (ko) 2015-09-04
KR101601178B1 true KR101601178B1 (ko) 2016-03-17

Family

ID=52595137

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140023688A KR101601178B1 (ko) 2014-02-27 2014-02-27 클록 데이터 복원 장치 및 클록 데이터 복원 방법

Country Status (2)

Country Link
EP (1) EP2913926B1 (ko)
KR (1) KR101601178B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100834393B1 (ko) * 2006-10-31 2008-06-04 주식회사 하이닉스반도체 클럭 데이터 복원장치.
US20090212835A1 (en) * 2008-02-26 2009-08-27 Qualcomm Incorporated Delta-sigma modulator clock dithering in a fractional-n phase-locked loop
KR101225314B1 (ko) * 2010-12-29 2013-01-22 한양대학교 산학협력단 클럭 데이터 복원 장치 및 그 동작 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4206558B2 (ja) * 1999-04-26 2009-01-14 横河電機株式会社 位相変動発生回路、及び位相変動発生方法
US7916822B2 (en) * 2006-03-03 2011-03-29 Agere Systems Inc. Method and apparatus for reducing latency in a clock and data recovery (CDR) circuit
US8754714B2 (en) * 2010-11-19 2014-06-17 Terasquare Co., Ltd. Signal pattern and dispersion tolerant statistical reference oscillator
US8457269B2 (en) * 2011-10-27 2013-06-04 Ncku Research And Development Foundation Clock and data recovery (CDR) architecture and phase detector thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100834393B1 (ko) * 2006-10-31 2008-06-04 주식회사 하이닉스반도체 클럭 데이터 복원장치.
US20090212835A1 (en) * 2008-02-26 2009-08-27 Qualcomm Incorporated Delta-sigma modulator clock dithering in a fractional-n phase-locked loop
KR101225314B1 (ko) * 2010-12-29 2013-01-22 한양대학교 산학협력단 클럭 데이터 복원 장치 및 그 동작 방법

Also Published As

Publication number Publication date
KR20150101860A (ko) 2015-09-04
EP2913926B1 (en) 2016-12-14
EP2913926A1 (en) 2015-09-02

Similar Documents

Publication Publication Date Title
US10355852B2 (en) Lock detector for phase lock loop
US9520883B2 (en) Frequency detection circuit and reception circuit
US10090994B2 (en) Automatic detection of change in PLL locking trend
TWI535213B (zh) 時脈資料回復電路與方法
KR102577232B1 (ko) 하이브리드 클럭 데이터 복원 회로 및 수신기
JP2010509817A (ja) 装置、位相ロック・ループ・システム及び位相ロック・ループを動作させるための方法
JP2014183578A (ja) クロック・データ・リカバリ装置及びその方法
JP2014123796A (ja) クロック・データ・リカバリ回路、データ受信装置およびデータ送受信システム
US9455725B2 (en) Phase detector and associated phase detecting method
JP2003224471A (ja) Ｐｌｌ回路および光通信受信装置
CN107078743B (zh) 用于时钟和数据恢复的电路布置和方法
JP2008263508A (ja) クロックアンドデータリカバリ回路
US9553717B2 (en) Systems and methods for clock and data recovery
KR20200000322A (ko) 타이밍 복구 제공 장치 및 방법
CN109428593B (zh) 重新对准回路的电路、锁相回路、重新对准强度调整方法
US6747496B2 (en) DLL-(delay-locked-loop) circuit
KR101601178B1 (ko) 클록 데이터 복원 장치 및 클록 데이터 복원 방법
US20050057314A1 (en) Device and method for detecting phase difference and PLL using the same
KR20200041664A (ko) 클락 신호의 주파수 및 위상을 감지하는 집적 회로 및 이를 포함하는 클락 및 데이터 복원 회로
JP2011147039A (ja) 位相周波数比較器およびシリアル伝送装置
JP2005086789A (ja) クロックデータリカバリ回路
US9337848B2 (en) Clock and data recovery device
TWI630799B (zh) Phase detector and clock and data recovery device
KR100756136B1 (ko) 광대역 주파수 동작범위를 갖는 지연고정루프 회로 및 그위상고정방법
KR20160076644A (ko) 서브 샘플링 위상 고정 루프를 기반으로 한 확산 스펙트럼 클럭 발생기 및 그의 자동 캘리브레이션 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190318

Year of fee payment: 4